WO2023145071A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2023145071A1
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diffusion layer
region
termination
layer
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PCT/JP2022/003605
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雅貴 須藤
寛人 足立
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三菱電機株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • a semiconductor device in which a plurality of trenches are provided in a termination region surrounding an element region.
  • a semiconductor device in which a plurality of trenches are provided in a termination region is described, for example, in Japanese Patent Application Laid-Open No. 2019-117867 (Patent Document 1).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2019-117867
  • the trench spacing is greatly different at the boundary between the element region and the termination region. Electric field concentration occurs near the portion where the trench interval is wide. Therefore, there is a limit to further increasing the breakdown voltage of the device.
  • the present disclosure has been made in view of the above problems, and its purpose is to provide a semiconductor device with a high breakdown voltage and a method of manufacturing the semiconductor device by alleviating electric field concentration.
  • a semiconductor device of the present disclosure includes a semiconductor substrate, multiple element trenches, and multiple termination trenches.
  • the semiconductor substrate has a first surface and a second surface facing each other, and has an element region and a termination region surrounding the element region.
  • a plurality of element trenches are provided in the element region and configured to extend from the first surface toward the second surface.
  • a plurality of termination trenches are provided in the termination region and configured to extend from the first surface toward the second surface.
  • the semiconductor substrate includes a first conductivity type drift layer, a first diffusion layer, and a second diffusion layer.
  • the first diffusion layer is disposed on the first surface in the termination region and is of a second conductivity type different from the first conductivity type of the drift layer.
  • the second diffusion layer is arranged on the first surface in the element region and is of the second conductivity type.
  • the device trench has a depth greater than the thickness of the second diffusion layer.
  • the termination trench has a depth greater than the thickness of the first diffusion layer.
  • a first trench interval L1 is defined as an interval between an element trench arranged closest to the termination region among the plurality of element trenches and an element trench adjacent to the element trench arranged closest to the termination region.
  • a second trench interval L2 is defined as an interval between an element trench arranged closest to the termination region among the plurality of element trenches and a termination trench arranged closest to the element region among the plurality of termination trenches.
  • the first trench interval L1 and the second trench interval L2 have a relationship of L1 ⁇ L2 ⁇ 1.5 ⁇ L1.
  • the first trench spacing L1 and the second trench spacing L2 have a relationship of L1 ⁇ L2 ⁇ 1.5 ⁇ L1. Therefore, by alleviating the electric field concentration, a semiconductor device with a high withstand voltage can be obtained.
  • FIG. 1 is a plan view schematically showing a semiconductor device according to a first embodiment
  • FIG. FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1
  • FIG. 10 is a cross-sectional view schematically showing a semiconductor device according to a second embodiment
  • FIG. 11 is a cross-sectional view schematically showing a semiconductor device according to a third embodiment
  • FIG. 14 is a cross-sectional view schematically showing Modification 1 of the semiconductor device according to Embodiment 3
  • FIG. 12 is a cross-sectional view schematically showing Modification 2 of the semiconductor device according to Embodiment 3
  • FIG. 11 is a cross-sectional view schematically showing a semiconductor device according to a fourth embodiment
  • FIG. 11 is a cross-sectional view schematically showing a semiconductor device according to a fifth embodiment
  • FIG. 21 is a cross-sectional view schematically showing a first step of a method of manufacturing a semiconductor device according to a fifth embodiment
  • FIG. 20 is a cross-sectional view schematically showing a second step of the method for manufacturing the semiconductor device according to the fifth embodiment
  • FIG. 20 is a cross-sectional view schematically showing a third step of the method for manufacturing a semiconductor device according to the fifth embodiment
  • FIG. 20 is a cross-sectional view schematically showing a fourth step of the method for manufacturing a semiconductor device according to Embodiment 5;
  • FIG. 20 is a cross-sectional view schematically showing a fifth step of the method for manufacturing a semiconductor device according to Embodiment 5;
  • FIG. 20 is a cross-sectional view schematically showing a sixth step of the method for manufacturing a semiconductor device according to Embodiment 5;
  • FIG. 20 is a cross-sectional view schematically showing a seventh step of the method for manufacturing a semiconductor device according to Embodiment 5;
  • FIG. 20 is a cross-sectional view schematically showing a first step of a modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • FIG. 20 is a cross-sectional view schematically showing a second step of the modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • FIG. 20 is a cross-sectional view schematically showing a third step of the modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • FIG. 20 is a cross-sectional view schematically showing a fourth step of the modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • FIG. 20 is a cross-sectional view schematically showing a fifth step of the modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • FIG. 20 is a cross-sectional view schematically showing a sixth step of the modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • FIG. 21 is a cross-sectional view schematically showing a seventh step of the modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • FIG. 20 is a cross-sectional view schematically showing an eighth step of the modification of the method for manufacturing the semiconductor device according to the fifth embodiment;
  • Embodiment 1 A configuration of a semiconductor device 100 according to the first embodiment will be described with reference to FIGS. 1 and 2.
  • FIG. The semiconductor device 100 according to the first embodiment is an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • a collector layer is formed on the back side of the element region.
  • the semiconductor device 100 according to the first embodiment is not limited to an IGBT, and may be a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or RC (Reverse Conductive)-IGBT.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • RC-IGBT Reverse Conductive
  • a cathode layer is formed on part of the collector layer on the back side of the element region.
  • the semiconductor material is, for example, silicon (Si).
  • the semiconductor material is not limited to silicon (Si), and may be silicon carbide (SiC).
  • a semiconductor device 100 according to Embodiment 1 includes a semiconductor substrate 1 .
  • the semiconductor substrate 1 has a first surface S1 and a second surface S2 facing each other.
  • the semiconductor substrate 1 has an element region 1a and a termination region 1b.
  • the element region 1a is configured to pass a main current.
  • the element region 1a is arranged in the center of the semiconductor substrate 1 in plan view. That is, it is arranged in the center of the semiconductor substrate 1 when the semiconductor substrate 1 is viewed from the first surface S1.
  • the termination region 1b is configured to maintain the breakdown voltage in the horizontal direction of the semiconductor device 100 in the current blocking state.
  • the termination region 1b is provided so as to surround the element region 1a. Termination region 1b is arranged to surround element region 1a in plan view.
  • the semiconductor substrate 1 includes an n drift layer 6a as a first conductivity type drift layer, a p diffusion layer 5e as a first diffusion layer, and a p base layer 5b as a second diffusion layer.
  • a p diffusion layer 5e as a first diffusion layer is arranged on the first surface S1 in the termination region 1b.
  • the p diffusion layer 5e as the first diffusion layer has a second conductivity type different from the first conductivity type of the n drift layer 6a as the drift layer.
  • the p base layer 5b as a second diffusion layer is arranged on the first surface S1 in the element region 1a.
  • the p base layer 5b as the second diffusion layer is of the second conductivity type.
  • Semiconductor substrate 1 also includes an n source layer 5a, an n buffer layer 7a, a p collector layer 8a, and an n channel stop layer 5g.
  • a MOS channel portion MP, a breakdown voltage holding portion WP, a p collector layer 8a, an electrode portion EP, an interlayer film 4b, and a plug 4a are provided in the element region 1a.
  • the MOS channel portion MP is configured to control the flow of electrons.
  • the MOS channel portion MP has an n source layer 5a, a p base layer 5b, an oxide film 5c and a trench gate electrode 5d.
  • the breakdown voltage holding portion WP is configured such that a depletion layer spreads in a current blocking state.
  • Breakdown voltage holding portion WP has an n drift layer 6a and an n buffer layer 7a.
  • the p-collector layer 8a is configured to inject holes in a current-conducting state.
  • the electrode part EP is configured to be connected to an external circuit.
  • the electrode part EP has a collector electrode 9a and an emitter electrode 3a.
  • the interlayer film 4b is configured to insulate upper and lower portions having different layers.
  • the plug 4a is configured to wire upper and lower portions of different layers.
  • the n source layer 5a is provided on the first surface S1.
  • N source layer 5a is an n type impurity region.
  • a plug 4a and an interlayer film 4b are provided on the first surface S1.
  • Emitter electrode 3a is provided on plug 4a and interlayer film 4b.
  • N source layer 5a is conductively connected to emitter electrode 3a through plug 4a.
  • N source layer 5a is in contact with p base layer 5b.
  • N source layer 5a is separated from n drift layer 6a by p base layer 5b.
  • P base layer 5b is a p-type impurity region.
  • P base layer 5b is provided on first surface S1.
  • the p base layer 5b is a second diffusion layer.
  • P base layer 5b is in contact with n drift layer 6a.
  • the n drift layer 6a is an n-type impurity region.
  • An n buffer layer 7a is provided on n drift layer 6a.
  • the n-buffer layer 7a is an n-type impurity region.
  • a p collector layer 8a is provided on n buffer layer 7a.
  • the p collector layer 8a is a p-type impurity region.
  • a collector electrode 9a is provided on the p collector layer 8a.
  • a plurality of element trenches ET are provided in the element region 1a.
  • Element trench ET is configured to extend from first surface S1 toward second surface S2.
  • Element trench ET has a depth greater than the thickness of p base layer 5b (second diffusion layer).
  • Element trench ET penetrates p base layer 5b and is formed deeper than p base layer 5b.
  • Element trench ET penetrates n source layer 5a and p base layer 5b to reach n drift layer 6a.
  • Element trench ET has oxide film 5c and trench gate electrode 5d.
  • a trench TR is provided in the element region 1a.
  • An oxide film 5c is provided on the inner surface of trench TR.
  • Trench gate electrode 5d is provided on oxide film 5c.
  • An electric field relaxation region 2a and a channel stop region 2b are provided in the termination region 1b.
  • the electric field relaxation region 2a is configured to relax the electric field.
  • the channel stop region 2b is configured so that no electric field is generated at the edge of the semiconductor substrate 1.
  • a termination trench TT, a p diffusion layer 5e, a field plate 3b, an interlayer film 4b, and a plug 4a are provided in the electric field relaxation region 2a.
  • the termination trench TT is configured to alleviate electric field concentration under the element trench ET in the element region 1a without forming a deep p diffusion layer.
  • Termination trench TT has oxide film 5c and termination trench electrode 5f.
  • the p-diffusion layer 5e is configured to promote the spread of the depletion layer.
  • the p diffusion layer 5e is a first diffusion layer.
  • the p diffusion layer 5e is a field limiting ring.
  • the field plate 3b is configured to relax the electric field concentration at the interlayer interface.
  • the interlayer film 4b is configured to insulate upper and lower portions having different layers.
  • the plug 4a is configured to wire upper and lower portions of different layers.
  • the p diffusion layer 5e is provided on the first surface S1.
  • the p diffusion layer 5e is a p-type impurity region.
  • P diffusion layer 5e is in contact with n drift layer 6a.
  • Field plate 3b is provided on plug 4a and interlayer film 4b.
  • a termination trench TT is provided in the termination region 1b.
  • Termination trench TT is configured to extend from first surface S1 toward second surface S2.
  • Termination trench TT has a depth greater than the thickness of p diffusion layer 5e (first diffusion layer).
  • Termination trench TT penetrates p diffusion layer 5e and is formed deeper than p diffusion layer 5e.
  • Termination trench TT penetrates p diffusion layer 5e and reaches n drift layer 6a.
  • a trench TR is provided in the termination region 1b.
  • An oxide film 5c is provided on the inner surface of trench TR.
  • Termination trench electrode 5f is provided on oxide film 5c. Termination trench electrode 5f is electrically connected to p diffusion layer 5e.
  • n-channel stop layer 5g An n-channel stop layer 5g, a field plate 3b, an interlayer film 4b, and a plug 4a are provided in the channel stop region 2b.
  • N-channel stop layer 5g is configured to suppress the spread of the depletion layer.
  • the field plate 3b is configured to relax the electric field concentration at the interlayer interface.
  • the interlayer film 4b is configured to insulate upper and lower portions having different layers.
  • the plug 4a is configured to wire upper and lower portions of different layers.
  • the n channel stop layer 5g is provided on the first surface S1.
  • N channel stop layer 5g is in contact with n drift layer 6a.
  • the n-channel stop layer 5g is an n-type impurity region.
  • Emitter electrode 3a is provided on plug 4a and interlayer film 4b.
  • the intervals between the plurality of element trenches ET in the element region 1a are usually the same, but they may be different.
  • the interval between the element trenches ET in the element region 1a is the first trench interval L1.
  • the first trench interval L1 is the interval between the element trench ET arranged closest to the termination region 1b among the plurality of element trenches ET and the element trench ET adjacent to the element trench ET arranged closest to the termination region 1b. is.
  • the first trench interval L1 is, for example, 2 ⁇ m or more and 10 ⁇ m or less.
  • the multiple element trenches ET include a first element trench ET1 and a second element trench ET2.
  • the first element trench ET1 is arranged closest to the termination region 1b.
  • the second element trench ET2 is arranged on the side opposite to the termination region 1b with respect to the first element trench ET1.
  • the second element trench ET2 is arranged adjacent to the first element trench ET1.
  • the first trench interval L1 refers to the interval between the first element trenches ET1 and the second element trenches ET2.
  • the multiple termination trenches TT include a first termination trench TT1 and a second termination trench TT2.
  • the first termination trench TT1 is arranged closest to the element region 1a.
  • the second termination trench TT2 is arranged on the side opposite to the element region 1a with respect to the first termination trench TT1.
  • the second termination trench TT2 is arranged adjacent to the first termination trench TT1.
  • the interval between the element trench ET arranged closest to the termination region 1b among the plurality of element trenches ET and the termination trench TT arranged closest to the element region 1a among the plurality of termination trenches TT is a second trench interval. is L2. That is, the interval between the element trench ET closest to the termination region 1b and the termination trench TT closest to the element region 1a is the second trench interval L2.
  • the second trench spacing L2 is set so as not to be significantly different from the first trench spacing L1.
  • the first trench interval L1 and the second trench interval L2 have a relationship of L1 ⁇ L2 ⁇ 1.5 ⁇ L1.
  • the first trench spacing L1 is 4.0 ⁇ m and the second trench spacing L2 is 4.4 ⁇ m. If the first trench interval L1 is larger than the second trench interval L2 (L1>L2), the electric field concentration point shifts to the element region 1a where the trench interval is wider than the second trench interval L2. Therefore, it is not preferable to make the first trench spacing L1 larger than the second trench spacing L2. In addition, a sudden change in the trench spacing, in which the second trench spacing L2 exceeds 1.5 times the first trench spacing L1, also concentrates the electric field.
  • the second trench spacing L2 is not preferable to make the second trench spacing L2 larger than 1.5 times the first trench spacing L1. Furthermore, it is desirable to widen the interval between the formation of the termination trenches TT as the distance from the element region 1a increases. In the present embodiment, the distance between the termination trenches TT increases with distance from the element region 1a.
  • the first trench spacing L1 and the second trench spacing L2 have a relationship of L1 ⁇ L2 ⁇ 1.5 ⁇ L1. If the trench interval is abruptly widened, electric field concentration occurs, but the electric field concentration can be alleviated by the relationship between the first trench interval L1 and the second trench interval L2. As a result, the semiconductor device 100 with high withstand voltage is obtained.
  • Embodiment 2 has the same structure, manufacturing method and effects as those of the first embodiment unless otherwise specified.
  • boundary region 2c is provided at the edge of element region 1a.
  • the element region 1a includes a boundary region 2c.
  • the boundary region 2c adjoins the terminal region 1b.
  • Element trench ET includes dummy trench DT.
  • a p-base layer 5b, a dummy trench DT, an interlayer film 4b, and a plug 4a are provided in the boundary region 2c.
  • Dummy trench DT is a boundary trench.
  • Dummy trench DT is a trench that does not have n source layer 5a.
  • Dummy trench DT penetrates p base layer 5b and is formed deeper than p base layer 5b.
  • Dummy trench DT has oxide film 5c and boundary trench electrode 12a.
  • An oxide film 5c is provided on the inner surface of trench TR.
  • a boundary trench electrode 12a is provided on oxide film 5c.
  • the boundary trench electrode 12a is electrically connected to the emitter electrode 3a.
  • the boundary trench electrode 12a may be conductively connected to the trench gate electrode 5d without being conductively connected to the emitter electrode 3a.
  • the interlayer film 4b is configured to insulate upper and lower portions having different layers.
  • the plug 4a is configured to wire upper and lower portions of different layers.
  • the dummy trench DT is provided in the boundary region 2c. Therefore, current concentration at the edge of the element region 1a can be suppressed during the transition period from current conduction to current interruption. As a result, the semiconductor device 100 with high withstand voltage and high breakdown resistance can be obtained.
  • Embodiment 3 has the same structure, manufacturing method and effects as those of the first embodiment unless otherwise specified.
  • p diffusion layer 10a is provided below the trenches of element region 1a and termination region 1b.
  • the semiconductor substrate 1 includes a p diffusion layer 10a as a third diffusion layer.
  • the p diffusion layer 10a is of the second conductivity type.
  • the p diffusion layer 10a is a p-type impurity region.
  • the p diffusion layer 10a is in contact with the n drift layer 6a.
  • the p diffusion layer 10a is a third diffusion layer.
  • P diffusion layer 10a (third diffusion layer) may be provided in bottom portion BP of at least one of element trench ET and termination trench TT.
  • P diffusion layer 10a may be provided only in part of at least one of element trench ET and termination trench TT.
  • p diffusion layer 10a is provided only in element region 1a.
  • the p diffusion layer 10a is provided in the element region 1a and does not have to be provided in the termination region 1b.
  • p diffusion layer 10a is provided only in termination region 1b.
  • the p diffusion layer 10a is provided in the termination region 1b and does not have to be provided in the element region 1a.
  • the p diffusion layer 10a (third diffusion layer) is provided in the bottom portion BP of at least one of the element trench ET and the termination trench TT. Therefore, electric field concentration in the lower portion of at least one of element trench ET and termination trench TT can be alleviated. As a result, a semiconductor device with a high withstand voltage can be obtained.
  • Embodiment 4 has the same structure, manufacturing method and effects as those of the first embodiment unless otherwise specified.
  • a charge storage (CT: Carrier Stored) layer 11a is provided in an element region 1a.
  • the semiconductor substrate 1 includes a charge storage layer 11a as a fourth diffusion layer.
  • the charge storage layer 11a is of the first conductivity type.
  • the charge storage layer 11a is an n-type impurity region.
  • the charge storage layer 11a is the fourth diffusion layer.
  • the charge storage layer 11a (fourth diffusion layer) is arranged between the p base layer 5b (second diffusion layer) and the second surface S2 in the element region 1a and is adjacent to the p base layer 5b (second diffusion layer). are doing.
  • the charge storage layer 11a (fourth diffusion layer) is arranged between the p base layer 5b (second diffusion layer) and the second surface S2 in the element region 1a. It is also adjacent to the p base layer 5b (second diffusion layer). Therefore, device performance can be improved. As a result, the semiconductor device 100 with high element performance and high withstand voltage is obtained.
  • Embodiment 5 has the same structure, manufacturing method and effects as those of the third and fourth embodiments unless otherwise specified.
  • a charge storage layer 11a is provided in the element region 1a, and an n diffusion layer 11b is provided in the termination region 1b.
  • the semiconductor substrate 1 includes an n diffusion layer 11b as a fifth diffusion layer.
  • the n diffusion layer 11b is of the first conductivity type.
  • the n diffusion layer 11b is an n-type impurity region.
  • the n diffusion layer 11b is a fifth diffusion layer.
  • the n diffusion layer 11b (fifth diffusion layer) is arranged between the p diffusion layer 5e (first diffusion layer) and the second surface S2 in the termination region 1b and is adjacent to the p diffusion layer 5e (first diffusion layer). are doing.
  • FIG. 9 a method for manufacturing the semiconductor device 100 according to the fifth embodiment will be described with reference to FIGS. 9 to 15.
  • FIG. 9
  • a semiconductor substrate 1 having a first surface S1 and a second surface S2 facing each other is prepared.
  • the semiconductor substrate 1 has an n drift layer 6a as a drift layer.
  • a charge storage layer 11a and an n-diffusion layer 11b are simultaneously formed in the semiconductor substrate 1 by an ion implantation process using a mask.
  • a charge storage layer (fourth diffusion layer) 11a is formed in the element region 1a, and an n diffusion layer 11b (fifth diffusion layer) is formed in the termination region 1b at the same time.
  • the charge storage layer 11a is arranged between the p base layer 5b (second diffusion layer) and the second surface S2 in the element region 1a.
  • the charge storage layer 11a is adjacent to the p base layer 5b (second diffusion layer).
  • N diffusion layer 11b is arranged between p diffusion layer 5e (first diffusion layer) and second surface S2 in termination region 1b.
  • the n diffusion layer 11b is adjacent to the p diffusion layer 5e (first diffusion layer).
  • the p base layer 5b and the p diffusion layer 5e are simultaneously formed in the ion implantation process using the same mask as the charge storage layer 11a and the n diffusion layer 11b are formed. That is, in the semiconductor substrate 1, the p diffusion layer 5e (first diffusion layer) in the termination region 1b and the p base layer 5b (second diffusion layer) in the element region 1a are formed at the same time. P diffusion layer 5e (first diffusion layer) is arranged on first surface S1. The p diffusion layer 5e (first diffusion layer) is of a second conductivity type different from the first conductivity type of the n drift layer 6a. P base layer 5b (second diffusion layer) is arranged on first surface S1.
  • the p base layer 5b (second diffusion layer) is of the second conductivity type. It is also possible to form only the charge storage layer 11a without forming the n diffusion layer 11b by using a mask different from that used when the charge storage layer 11a and the n diffusion layer 11b were formed.
  • n source layer 5a is formed by an ion implantation process.
  • trenches TR in element region 1a and termination region 1b are dug simultaneously by an anisotropic etching process. Trench TR in element region 1a and termination region 1b are formed at the same time.
  • an oxide film 5c made of, for example, a silicon oxide film is simultaneously formed on the inner surfaces of the trenches TR in the element region 1a and the termination region 1b by an oxidation process.
  • a trench gate electrode 5d and a termination trench electrode 5f made of conductive polysilicon, for example, are simultaneously formed inside oxide film 5c in trench TR of element region 1a and termination region 1b.
  • the element trench ET is configured to extend from the first surface S1 toward the second surface S2 in the element region 1a
  • the element trench ET is configured to extend from the first surface S1 toward the second surface S2 in the termination region 1b.
  • a termination trench TT is formed at the same time.
  • the configurations of element trench ET and termination trench TT are similar to those of semiconductor device 100 according to the first embodiment.
  • FIG. 16 A modification of the method for manufacturing the semiconductor device 100 according to the fifth embodiment will be described with reference to FIGS. 16 to 23.
  • FIG. 16 A modification of the method for manufacturing the semiconductor device 100 according to the fifth embodiment will be described with reference to FIGS. 16 to 23.
  • the modification of the method for manufacturing the semiconductor device 100 according to the fifth embodiment mainly differs from the method for manufacturing the semiconductor device 100 according to the fifth embodiment in the following points.
  • p base layer 5b and p diffusion layer 5e are formed apart from each other. All p diffusion layers 5e are formed apart from each other.
  • a p diffusion layer 10a is formed.
  • a semiconductor substrate 1 is prepared.
  • charge storage layer 11a and n-diffusion layer 11b are simultaneously formed in semiconductor substrate 1 by an ion implantation process using a mask.
  • the charge storage layer 11a (fourth diffusion layer) in the element region 1a and the n diffusion layer 11b (fifth diffusion layer) in the termination region 1b are formed at the same time.
  • the p diffusion layer 5e (first diffusion layer) in the termination region 1b and the p base layer 5b (second diffusion layer) in the element region 1a are simultaneously formed.
  • P base layer 5b and p diffusion layer 5e are formed apart from each other. All p diffusion layers 5e are formed apart from each other.
  • n source layer 5a is formed by an ion implantation process.
  • trenches TR in element region 1a and termination region 1b are dug simultaneously by an anisotropic etching process. Trench TR in element region 1a and termination region 1b are formed at the same time.
  • p diffusion layers 10a are simultaneously formed in the element region 1a and the termination region 1b by an ion implantation process.
  • an oxide film 5c is simultaneously formed on the inner surfaces of the trenches TR in the element region 1a and the termination region 1b by an oxidation process.
  • trench gate electrode 5d and termination trench electrode 5f are simultaneously formed inside oxide film 5c in trench TR of element region 1a and termination region 1b.
  • n diffusion layer 11b (fifth diffusion layer) is arranged between p diffusion layer 5e (first diffusion layer) and second surface S2 in termination region 1b. It is also adjacent to the p diffusion layer 5e (first diffusion layer). Therefore, the manufacturing process can be simplified while improving the device performance. As a result, the semiconductor device 100 with low manufacturing cost and high withstand voltage can be obtained.
  • the p diffusion layer 5e (first diffusion layer) and the p base layer 5b (second diffusion layer) are formed at the same time. Therefore, the manufacturing process can be simplified. As a result, the semiconductor device 100 with low manufacturing cost and high withstand voltage can be obtained.
  • the trenches TR of the element region 1a and the termination region 1b are formed at the same time. Therefore, the manufacturing process can be simplified. As a result, the semiconductor device 100 with high element performance, low manufacturing cost, and high withstand voltage can be obtained.
  • the charge storage layer 11a (fourth diffusion layer) and the n diffusion layer 11b (fifth diffusion layer) are formed at the same time. Therefore, the manufacturing process can be simplified. As a result, the semiconductor device 100 with low manufacturing cost and high withstand voltage can be obtained.
  • 1 semiconductor substrate 1a element region, 1b termination region, 2a electric field relaxation region, 2b channel stop region, 2c boundary region, 3a emitter electrode, 3b field plate, 4a plug, 4b interlayer film, 5a n source layer, 5b p base layer , 5c oxide film, 5d trench gate electrode, 5ep diffusion layer, 10a p diffusion layer, 11b n diffusion layer, 5f termination trench electrode, 5g channel stop layer, 6a n drift layer, 7a n buffer layer, 8a p collector layer, 9a collector electrode, 11a charge storage layer, 12a boundary trench electrode, 100 semiconductor device, BP bottom, DT dummy trench, ET element trench, L1 first trench spacing, L2 second trench spacing, S1 first surface, S2 second surface , TT termination trench.

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Abstract

半導体装置（１００）は、半導体基板（１）と、複数の素子トレンチ（ＥＴ）と、複数の終端トレンチ（ＴＴ）とを備えている。半導体基板（１）は、素子領域（１ａ）と終端領域（１ｂ）とを有する。素子トレンチ（ＥＴ）は、第２拡散層としてのｐベース層（５ｂ）の厚さよりも大きな深さを有している。終端トレンチ（ＴＴ）は、第１拡散層としてのｐ拡散層（５ｅ）の厚さよりも大きな深さを有している。複数の素子トレンチ（ＥＴ）同士の間隔を第１トレンチ間隔Ｌ１とする。複数の素子トレンチ（ＥＴ）のうち最も終端領域（１ｂ）の近くに配置された素子トレンチ（ＥＴ）と複数の終端トレンチ（ＴＴ）のうち最も素子領域（１ａ）の近くに配置された終端トレンチ（ＴＴ）との間隔を第２トレンチ間隔Ｌ２とする。このときに、第１トレンチ間隔Ｌ１と第２トレンチ間隔Ｌ２とは、Ｌ１≦Ｌ２≦１．５×Ｌ１の関係にある。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関するものである。
　従来、素子領域を取り囲む終端領域に複数のトレンチが設けられた半導体装置が用いられている。終端領域に複数のトレンチが設けられた半導体装置は、例えば特開２０１９－１１７８６７号公報（特許文献１）に記載されている。この公報に記載された半導体装置では、トレンチゲートと同程度の深さを有する拡散層を形成することなく、耐圧を保持することが可能である。
特開２０１９－１１７８６７号公報
　上記公報に記載された半導体装置では、素子領域と終端領域との境界で、トレンチ間隔が大きく異なる。そして、トレンチ間隔が広い部分の付近で電界集中が発生している。このため、素子の更なる高耐圧化には限界がある。
　本開示は上記課題に鑑みてなされたものであり、その目的は、電界集中を緩和することにより高耐圧の半導体装置および半導体装置の製造方法を提供することである。
　本開示の半導体装置は、半導体基板と、複数の素子トレンチと、複数の終端トレンチとを備えている。半導体基板は、互いに対向する第１面と第２面とを有し、かつ素子領域と素子領域を取り囲むように設けられた終端領域とを有する。複数の素子トレンチは、素子領域に設けられ、第１面から第２面に向けて延びるように構成されている。複数の終端トレンチは、終端領域に設けられ、第１面から第２面に向けて延びるように構成されている。半導体基板は、第１導電型のドリフト層と、第１拡散層と、第２拡散層とを含んでいる。第１拡散層は、終端領域において第１面に配置されかつドリフト層の第１導電型と異なる第２導電型である。第２拡散層は、素子領域において第１面に配置されかつ第２導電型である。素子トレンチは、第２拡散層の厚さよりも大きな深さを有している。終端トレンチは、第１拡散層の厚さよりも大きな深さを有している。複数の素子トレンチのうち最も終端領域の近くに配置された素子トレンチと最も終端領域の近くに配置された素子トレンチに隣り合う素子トレンチとの間隔を第１トレンチ間隔Ｌ１とする。複数の素子トレンチのうち最も終端領域の近くに配置された素子トレンチと複数の終端トレンチのうち最も素子領域の近くに配置された終端トレンチとの間隔を第２トレンチ間隔Ｌ２とする。このときに、第１トレンチ間隔Ｌ１と第２トレンチ間隔Ｌ２とは、Ｌ１≦Ｌ２≦１．５×Ｌ１の関係にある。
　本開示の半導体装置によれば、第１トレンチ間隔Ｌ１と第２トレンチ間隔Ｌ２とは、Ｌ１≦Ｌ２≦１．５×Ｌ１の関係にある。このため、電界集中を緩和することにより高耐圧の半導体装置が得られる。
実施の形態１に係る半導体装置を概略的に示す平面図である。 図１のＩＩ－ＩＩ線に沿う断面図である。 実施の形態２に係る半導体装置を概略的に示す断面図である。 実施の形態３に係る半導体装置を概略的に示す断面図である。 実施の形態３に係る半導体装置の変形例１を概略的に示す断面図である。 実施の形態３に係る半導体装置の変形例２を概略的に示す断面図である。 実施の形態４に係る半導体装置を概略的に示す断面図である。 実施の形態５に係る半導体装置を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第１工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第２工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第３工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第４工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第５工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第６工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第７工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第１工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第２工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第３工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第４工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第５工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第６工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第７工程を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の変形例の第８工程を概略的に示す断面図である。
　以下、実施の形態について図に基づいて説明する。なお、以下では、同一または相当する部分に同一の符号を付すものとし、重複する説明は繰り返さない。
　実施の形態１．
　図１および図２を参照して、実施の形態１に係る半導体装置１００の構成について説明する。実施の形態１に係る半導体装置１００は、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）である。ＩＧＢＴでは、素子領域の裏面側にコレクタ層が形成されている。実施の形態１に係る半導体装置１００は、ＩＧＢＴに限定されず、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）、ＲＣ（Reverse　Conductive）－ＩＧＢＴであってもよい。ＭＯＳＦＥＴでは、素子領域の裏面側にドレイン層が形成されている。ＲＣ－ＩＧＢＴでは、素子領域の裏面側のコレクタ層の一部にカソード層が形成されている。また、半導体材料は、例えば珪素（Ｓｉ）である。半導体材料は、珪素（Ｓｉ）に限定されず、炭化珪素（ＳｉＣ）であってもよい。
　実施の形態１に係る半導体装置１００は、半導体基板１を備えている。半導体基板１は、互いに対向する第１面Ｓ１および第２面Ｓ２を有している。半導体基板１は、素子領域１ａと、終端領域１ｂとを有している。素子領域１ａは、主電流を流すように構成されている。素子領域１ａは、平面視において半導体基板１の中央に配置されている。つまり、半導体基板１を第１面Ｓ１から見たときに半導体基板１の中央に配置されている。終端領域１ｂは、電流遮断状態で半導体装置１００の水平方向の耐圧を保持するように構成されている。終端領域１ｂは、素子領域１ａを取り囲むように設けられている。終端領域１ｂは、平面視において素子領域１ａを取り囲むように配置されている。
　半導体基板１は、第１導電型のドリフト層としてのｎドリフト層６ａと、第１拡散層としてのｐ拡散層５ｅと、第２拡散層としてのｐベース層５ｂとを含んでいる。第１拡散層としてのｐ拡散層５ｅは、終端領域１ｂにおいて第１面Ｓ１に配置されている。第１拡散層としてのｐ拡散層５ｅは、ドリフト層としてのｎドリフト層６ａの第１導電型と異なる第２導電型である。第２拡散層としてのｐベース層５ｂは、素子領域１ａにおいて第１面Ｓ１に配置されている。第２拡散層としてのｐベース層５ｂは、第２導電型である。また、半導体基板１は、ｎソース層５ａと、ｎバッファ層７ａと、ｐコレクタ層８ａと、ｎチャネルストップ層５ｇとを含んでいる。
　素子領域１ａには、ＭＯＳチャネル部ＭＰと、耐圧保持部ＷＰと、ｐコレクタ層８ａと、電極部ＥＰと、層間膜４ｂと、プラグ４ａとが設けられている。ＭＯＳチャネル部ＭＰは、電子の流れを制御するように構成されている。ＭＯＳチャネル部ＭＰは、ｎソース層５ａ、ｐベース層５ｂ、酸化膜５ｃおよびトレンチゲート電極５ｄを有している。耐圧保持部ＷＰは、電流遮断状態で空乏層が広がるように構成されている。耐圧保持部ＷＰは、ｎドリフト層６ａおよびｎバッファ層７ａを有している。ｐコレクタ層８ａは、電流導通状態で正孔を注入するように構成されている。電極部ＥＰは、外部回路に接続するように構成されている。電極部ＥＰは、コレクタ電極９ａおよびエミッタ電極３ａを有している。層間膜４ｂは、層が異なる上下部分を絶縁するように構成されている。プラグ４ａは、層が異なる上下部分を配線するように構成されている。
　ｎソース層５ａは、第１面Ｓ１に設けられている。ｎソース層５ａは、ｎ型の不純物領域である。第１面Ｓ１上にプラグ４ａおよび層間膜４ｂが設けられている。プラグ４ａおよび層間膜４ｂ上にエミッタ電極３ａが設けられている。ｎソース層５ａは、プラグ４ａを介してエミッタ電極３ａに導電接続されている。ｎソース層５ａは、ｐベース層５ｂに接している。ｎソース層５ａは、ｐベース層５ｂによってｎドリフト層６ａから隔てられている。ｐベース層５ｂは、ｐ型の不純物領域である。ｐベース層５ｂは、第１面Ｓ１に設けられている。ｐベース層５ｂは、第２拡散層である。ｐベース層５ｂは、ｎドリフト層６ａに接している。ｎドリフト層６ａは、ｎ型の不純物領域である。ｎドリフト層６ａ上にｎバッファ層７ａが設けられている。ｎバッファ層７ａは、ｎ型の不純物領域である。ｎバッファ層７ａ上にｐコレクタ層８ａが設けられている。ｐコレクタ層８ａは、ｐ型の不純物領域である。ｐコレクタ層８ａ上にコレクタ電極９ａが設けられている。
　素子領域１ａに複数の素子トレンチＥＴが設けられている。素子トレンチＥＴは、第１面Ｓ１から第２面Ｓ２に向けて延びるように構成されている。素子トレンチＥＴは、ｐベース層５ｂ（第２拡散層）の厚さよりも大きな深さを有している。素子トレンチＥＴは、ｐベース層５ｂを貫通し、かつｐベース層５ｂよりも深く形成されている。素子トレンチＥＴは、ｎソース層５ａおよびｐベース層５ｂを貫通してｎドリフト層６ａに達している。素子トレンチＥＴは、酸化膜５ｃおよびトレンチゲート電極５ｄを有している。素子領域１ａに溝ＴＲが設けられている。溝ＴＲの内面に酸化膜５ｃが設けられている。酸化膜５ｃ上にトレンチゲート電極５ｄが設けられている。
　終端領域１ｂには、電界緩和領域２ａおよびチャネルストップ領域２ｂが設けられている。電界緩和領域２ａは、電界を緩和するように構成されている。チャネルストップ領域２ｂは、半導体基板１の端に電界が発生しないように構成されている。電界緩和領域２ａには、終端トレンチＴＴと、ｐ拡散層５ｅと、フィールドプレート３ｂと、層間膜４ｂと、プラグ４ａとが設けられている。終端トレンチＴＴは、深いｐ拡散層を形成しなくても素子領域１ａの素子トレンチＥＴの下部の電界集中を緩和するように構成されている。終端トレンチＴＴは、酸化膜５ｃおよび終端トレンチ電極５ｆを有している。ｐ拡散層５ｅは、空乏層の広がりを促進するように構成されている。ｐ拡散層５ｅは、第１拡散層である。ｐ拡散層５ｅは、フィールドリミッティングリング（Field　Limiting　Ring）である。フィールドプレート３ｂは、層間膜界面の電界集中を緩和するように構成されている。層間膜４ｂは、層が異なる上下部分を絶縁するように構成されている。プラグ４ａは、層が異なる上下部分を配線するように構成されている。
　電界緩和領域２ａにおいて、ｐ拡散層５ｅは、第１面Ｓ１に設けられている。ｐ拡散層５ｅは、ｐ型の不純物領域である。ｐ拡散層５ｅは、ｎドリフト層６ａに接している。プラグ４ａおよび層間膜４ｂ上にフィールドプレート３ｂが設けられている。
　終端領域１ｂに終端トレンチＴＴが設けられている。終端トレンチＴＴは、第１面Ｓ１から第２面Ｓ２に向けて延びるように構成されている。終端トレンチＴＴは、ｐ拡散層５ｅ（第１拡散層）の厚さよりも大きな深さを有している。終端トレンチＴＴは、ｐ拡散層５ｅを貫通し、かつｐ拡散層５ｅよりも深く形成されている。終端トレンチＴＴは、ｐ拡散層５ｅを貫通してｎドリフト層６ａに達している。終端領域１ｂに溝ＴＲが設けられている。溝ＴＲの内面に酸化膜５ｃが設けられている。酸化膜５ｃ上に終端トレンチ電極５ｆが設けられている。終端トレンチ電極５ｆは、ｐ拡散層５ｅと導電接続されている。
　チャネルストップ領域２ｂには、ｎチャネルストップ層５ｇと、フィールドプレート３ｂと、層間膜４ｂと、プラグ４ａとが設けられている。ｎチャネルストップ層５ｇは、空乏層の広がりを抑制するように構成されている。フィールドプレート３ｂは、層間膜界面の電界集中を緩和するように構成されている。層間膜４ｂは、層が異なる上下部分を絶縁するように構成されている。プラグ４ａは、層が異なる上下部分を配線するように構成されている。
　チャネルストップ領域２ｂにおいて、ｎチャネルストップ層５ｇは、第１面Ｓ１に設けられている。ｎチャネルストップ層５ｇは、ｎドリフト層６ａに接している。ｎチャネルストップ層５ｇは、ｎ型の不純物領域である。プラグ４ａおよび層間膜４ｂ上にエミッタ電極３ａが設けられている。
　素子領域１ａの複数の素子トレンチＥＴの間隔は全て同一である場合が通常であるが、異なっていても良い。素子領域１ａの素子トレンチＥＴ同士の間隔は、第１トレンチ間隔Ｌ１である。第１トレンチ間隔Ｌ１は、複数の素子トレンチＥＴのうち最も終端領域１ｂの近くに配置された素子トレンチＥＴと最も終端領域１ｂの近くに配置された素子トレンチＥＴに隣り合う素子トレンチＥＴとの間隔である。第１トレンチ間隔Ｌ１は、例えば、２μｍ以上１０μｍ以下である。
　複数の素子トレンチＥＴは、第１素子トレンチＥＴ１と、第２素子トレンチＥＴ２とを含んでいる。第１素子トレンチＥＴ１は、最も終端領域１ｂの近くに配置されている。第２素子トレンチＥＴ２は、第１素子トレンチＥＴ１に対して終端領域１ｂと反対側に配置されている。第２素子トレンチＥＴ２は、第１素子トレンチＥＴ１に隣り合うように配置されている。なお、複数の素子トレンチＥＴの間隔が異なる場合においては、第１トレンチ間隔Ｌ１は、第１素子トレンチＥＴ１と第２素子トレンチＥＴ２との間隔のことを指すものとする。
　複数の終端トレンチＴＴは、第１終端トレンチＴＴ１と、第２終端トレンチＴＴ２とを含んでいる。第１終端トレンチＴＴ１は、最も素子領域１ａの近くに配置されている。第２終端トレンチＴＴ２は、第１終端トレンチＴＴ１に対して素子領域１ａと反対側に配置されている。第２終端トレンチＴＴ２は、第１終端トレンチＴＴ１と隣り合うように配置されている。
　複数の素子トレンチＥＴのうち最も終端領域１ｂの近くに配置された素子トレンチＥＴと複数の終端トレンチＴＴのうち最も素子領域１ａの近くに配置された終端トレンチＴＴとの間隔は、第２トレンチ間隔Ｌ２である。つまり、最も終端領域１ｂ側の素子トレンチＥＴと最も素子領域１ａ側の終端トレンチＴＴの間隔は、第２トレンチ間隔Ｌ２である。
　第２トレンチ間隔Ｌ２は、第１トレンチ間隔Ｌ１と大きく異ならないように設定される。第１トレンチ間隔Ｌ１と第２トレンチ間隔Ｌ２とは、Ｌ１≦Ｌ２≦１．５×Ｌ１の関係にある。例えば、第１トレンチ間隔Ｌ１は４．０μｍであり、第２トレンチ間隔Ｌ２は４．４μｍである。第１トレンチ間隔Ｌ１が第２トレンチ間隔Ｌ２よりも大きい（Ｌ１＞Ｌ２）と、第２トレンチ間隔Ｌ２よりもトレンチ間隔が広い素子領域１ａに電界集中ポイントが移ってしまう。このため、第１トレンチ間隔Ｌ１を第２トレンチ間隔Ｌ２よりも大きくすることは好ましくない。また、第２トレンチ間隔Ｌ２が第１トレンチ間隔Ｌ１の１．５倍を超える急激なトレンチ間隔の変化も電界を集中させてしまう。このため、第２トレンチ間隔Ｌ２を第１トレンチ間隔Ｌ１の１．５倍よりも大きくにすることは好ましくない。さらに、終端トレンチＴＴの形成間隔を素子領域１ａから離れるにつれて広くすることが望ましい。本実施の形態では、終端トレンチＴＴ同士の間隔は素子領域１ａから離れるにつれて広くなっている。
　次に、実施の形態１に係る半導体装置１００の作用効果について説明する。
　実施の形態１に係る半導体装置１００によれば、第１トレンチ間隔Ｌ１と第２トレンチ間隔Ｌ２とは、Ｌ１≦Ｌ２≦１．５×Ｌ１の関係にある。トレンチ間隔を急激に広くすると電界集中が発生するが、この第１トレンチ間隔Ｌ１と第２トレンチ間隔Ｌ２との関係によって電界集中を緩和することができる。これにより、高耐圧の半導体装置１００が得られる。
　実施の形態２．
　実施の形態２は、特に説明しない限り、実施の形態１と同一の構造、製造方法および作用効果を有している。
　図３を参照して、実施の形態２に係る半導体装置１００では、素子領域１ａの端に境界領域２ｃが設けられている。素子領域１ａは、境界領域２ｃを含んでいる。境界領域２ｃは、終端領域１ｂに隣接する。素子トレンチＥＴは、ダミートレンチＤＴを含んでいる。境界領域２ｃに、ｐベース層５ｂと、ダミートレンチＤＴと、層間膜４ｂと、プラグ４ａとが設けられている。ダミートレンチＤＴは、境界トレンチである。ダミートレンチＤＴとはｎソース層５ａを有さないトレンチのことである。ダミートレンチＤＴは、ｐベース層５ｂを貫通し、かつｐベース層５ｂよりも深く形成されている。ダミートレンチＤＴは、酸化膜５ｃおよび境界トレンチ電極１２ａを有している。溝ＴＲの内面に酸化膜５ｃが設けられている。酸化膜５ｃ上に境界トレンチ電極１２ａが設けられている。境界トレンチ電極１２ａは、エミッタ電極３ａと導電接続されている。境界トレンチ電極１２ａは、エミッタ電極３ａと導電接続されずに、トレンチゲート電極５ｄと導電接続されてもよい。層間膜４ｂは、層が異なる上下部分を絶縁するように構成されている。プラグ４ａは、層が異なる上下部分を配線するように構成されている。
　実施の形態２に係る半導体装置１００によれば、境界領域２ｃにダミートレンチＤＴが設けられている。このため、電流導通から電流遮断に移行する過渡期間において、素子領域１ａの端への電流集中を抑制することができる。これにより、破壊耐量が高い高耐圧の半導体装置１００が得られる。
　実施の形態３．
　実施の形態３は、特に説明しない限り、実施の形態１と同一の構造、製造方法および作用効果を有している。
　図４を参照して、実施の形態３に係る半導体装置１００では、素子領域１ａおよび終端領域１ｂのトレンチ下部にｐ拡散層１０ａが設けられている。半導体基板１は、第３拡散層としてのｐ拡散層１０ａを含んでいる。ｐ拡散層１０ａは、第２導電型である。ｐ拡散層１０ａは、ｐ型の不純物領域である。ｐ拡散層１０ａは、ｎドリフト層６ａに接している。ｐ拡散層１０ａは、第３拡散層である。ｐ拡散層１０ａ（第３拡散層）は、素子トレンチＥＴおよび終端トレンチＴＴの少なくともいずれかの底部ＢＰに設けられていればよい。ｐ拡散層１０ａは、素子トレンチＥＴおよび終端トレンチＴＴの少なくともいずれかの一部だけに設けられていてもよい。
　図５を参照して、実施の形態３に係る半導体装置１００の変形例１では、ｐ拡散層１０ａは、素子領域１ａだけに設けられている。つまり、ｐ拡散層１０ａは、素子領域１ａに設けられており、終端領域１ｂに設けられていなくてもよい。
　図６を参照して、実施の形態３に係る半導体装置１００の変形例２では、ｐ拡散層１０ａは、終端領域１ｂだけに設けられている。つまり、ｐ拡散層１０ａは、終端領域１ｂに設けられており、素子領域１ａに設けられていなくてもよい。
　実施の形態３に係る半導体装置１００によれば、ｐ拡散層１０ａ（第３拡散層）は、素子トレンチＥＴおよび終端トレンチＴＴの少なくともいずれかの底部ＢＰに設けられている。このため、素子トレンチＥＴおよび終端トレンチＴＴの少なくともいずれかの下部への電界集中を緩和することができる。これにより、高耐圧の半導体装置が得られる。
　実施の形態４．
　実施の形態４は、特に説明しない限り、実施の形態１と同一の構造、製造方法および作用効果を有している。
　図７を参照して、実施の形態４に係る半導体装置１００では、素子領域１ａに電荷蓄積（ＣＴ：Carrier　Stored）層１１ａが設けられている。半導体基板１は、第４拡散層としての電荷蓄積層１１ａを含んでいる。電荷蓄積層１１ａは、第１導電型である。電荷蓄積層１１ａは、ｎ型の不純物領域である。電荷蓄積層１１ａは、第４拡散層である。電荷蓄積層１１ａ（第４拡散層）は、素子領域１ａにおいてｐベース層５ｂ（第２拡散層）と第２面Ｓ２との間に配置されかつｐベース層５ｂ（第２拡散層）に隣接している。
　実施の形態４に係る半導体装置１００によれば、電荷蓄積層１１ａ（第４拡散層）は、素子領域１ａにおいてｐベース層５ｂ（第２拡散層）と第２面Ｓ２との間に配置されかつｐベース層５ｂ（第２拡散層）に隣接している。このため、素子性能を向上させることができる。これにより、素子性能が高い高耐圧の半導体装置１００が得られる。
　実施の形態５．
　実施の形態５は、特に説明しない限り、実施の形態３、４と同一の構造、製造方法および作用効果を有している。
　図８を参照して、実施の形態５に係る半導体装置１００では、素子領域１ａに電荷蓄積層１１ａが設けられているとともに、終端領域１ｂにｎ拡散層１１ｂが設けられている。半導体基板１は、第５拡散層としてのｎ拡散層１１ｂを含んでいる。ｎ拡散層１１ｂは、第１導電型である。ｎ拡散層１１ｂは、ｎ型の不純物領域である。ｎ拡散層１１ｂは、第５拡散層である。ｎ拡散層１１ｂ（第５拡散層）は、終端領域１ｂにおいてｐ拡散層５ｅ（第１拡散層）と第２面Ｓ２との間に配置されかつｐ拡散層５ｅ（第１拡散層）に隣接している。
　続いて、図９～図１５を参照して、実施の形態５に係る半導体装置１００の製造方法について説明する。
　図９に示されるように、互いに対向する第１面Ｓ１と第２面Ｓ２とを有する半導体基板１が準備される。半導体基板１は、ドリフト層としてのｎドリフト層６ａを有している。
　図１０に示されるように、半導体基板１に電荷蓄積層１１ａおよびｎ拡散層１１ｂがマスクを使用してイオン注入工程により同時に形成される。素子領域１ａにおいて電荷蓄積層（第４拡散層）１１ａと、終端領域１ｂにおいてｎ拡散層１１ｂ（第５拡散層）とが同時に形成される。電荷蓄積層１１ａは、素子領域１ａにおいてｐベース層５ｂ（第２拡散層）と第２面Ｓ２との間に配置される。電荷蓄積層１１ａは、ｐベース層５ｂ（第２拡散層）に隣接する。ｎ拡散層１１ｂは、終端領域１ｂにおいてｐ拡散層５ｅ（第１拡散層）と第２面Ｓ２との間に配置される。ｎ拡散層１１ｂは、ｐ拡散層５ｅ（第１拡散層）に隣接する。
　図１１に示されるように、電荷蓄積層１１ａおよびｎ拡散層１１ｂが形成された際と同じマスクを使用して、ｐベース層５ｂおよびｐ拡散層５ｅがイオン注入工程で同時に形成される。つまり、半導体基板１に、終端領域１ｂにおいてｐ拡散層５ｅ（第１拡散層）と、素子領域１ａにおいてｐベース層５ｂ（第２拡散層）とが同時に形成される。ｐ拡散層５ｅ（第１拡散層）は、第１面Ｓ１に配置される。ｐ拡散層５ｅ（第１拡散層）は、ｎドリフト層６ａの第１導電型と異なる第２導電型である。ｐベース層５ｂ（第２拡散層）は、第１面Ｓ１に配置される。ｐベース層５ｂ（第２拡散層）は、第２導電型である。なお、電荷蓄積層１１ａおよびｎ拡散層１１ｂが形成された際とは別のマスクを使用して、ｎ拡散層１１ｂが形成されず、電荷蓄積層１１ａだけが形成されてもよい。
　図１２に示されるように、ｎソース層５ａがイオン注入工程で形成される。
　図１３に示されるように、素子領域１ａおよび終端領域１ｂの溝ＴＲが異方性エッチング工程で同時に掘られる。素子領域１ａおよび終端領域１ｂの溝ＴＲが同時に形成される。
　図１４に示されるように、素子領域１ａおよび終端領域１ｂの溝ＴＲ内面に、例えばシリコン酸化膜からなる酸化膜５ｃが酸化工程で同時に形成される。
　図１５に示されるように、素子領域１ａおよび終端領域１ｂの溝ＴＲ内において酸化膜５ｃの内側に、例えば導電性を有するポリシリコンからなるトレンチゲート電極５ｄおよび終端トレンチ電極５ｆが同時に形成される。このようにして、素子領域１ａにおいて第１面Ｓ１から第２面Ｓ２に向けて延びるように構成された素子トレンチＥＴと、終端領域１ｂにおいて第１面Ｓ１から第２面Ｓ２に向けて延びるように構成された終端トレンチＴＴとが同時に形成される。素子トレンチＥＴおよび終端トレンチＴＴの構成は、実施の形態１に係る半導体装置１００と同様である。
　また、図１６～図２３を参照して、実施の形態５に係る半導体装置１００の製造方法の変形例について説明する。
　実施の形態５に係る半導体装置１００の製造方法の変形例は、実施の形態５に係る半導体装置１００の製造方法と次の点で主に異なっている。実施の形態５に係る半導体装置１００の製造方法の変形例では、ｐベース層５ｂとｐ拡散層５ｅとは互いに離れて形成される。ｐ拡散層５ｅ同士は全て離れて形成される。ｐ拡散層１０ａが形成される。
　図１６に示されるように、半導体基板１が準備される。
　図１７に示されるように、半導体基板１に電荷蓄積層１１ａおよびｎ拡散層１１ｂがマスクを使用してイオン注入工程により同時に形成される。つまり、素子領域１ａにおいて電荷蓄積層１１ａ（第４拡散層）と、終端領域１ｂにおいてｎ拡散層１１ｂ（第５拡散層）とが同時に形成される。
　図１８に示されるように、半導体基板１に、終端領域１ｂにおいてｐ拡散層５ｅ（第１拡散層）と、素子領域１ａにおいてｐベース層５ｂ（第２拡散層）とが同時に形成される。ｐベース層５ｂとｐ拡散層５ｅとは離れて形成される。ｐ拡散層５ｅ同士は全て離れて形成される。
　図１９に示されるように、ｎソース層５ａがイオン注入工程で形成される。
　図２０に示されるように、素子領域１ａおよび終端領域１ｂの溝ＴＲが異方性エッチング工程で同時に掘られる。素子領域１ａおよび終端領域１ｂの溝ＴＲが同時に形成される。
　図２１に示されるように、素子領域１ａおよび終端領域１ｂにｐ拡散層１０ａがイオン注入工程で同時に形成される。
　図２２に示されるように、素子領域１ａおよび終端領域１ｂの溝ＴＲ内面に、酸化膜５ｃが酸化工程で同時に形成される。
　図２３に示されるように、素子領域１ａおよび終端領域１ｂの溝ＴＲ内において酸化膜５ｃの内側に、トレンチゲート電極５ｄおよび終端トレンチ電極５ｆが同時に形成される。
　次に、実施の形態５の作用効果について説明する。
　実施の形態５に係る半導体装置１００によれば、ｎ拡散層１１ｂ（第５拡散層）は、終端領域１ｂにおいてｐ拡散層５ｅ（第１拡散層）と第２面Ｓ２との間に配置されかつｐ拡散層５ｅ（第１拡散層）に隣接している。このため、素子性能を向上しつつ製造プロセスを単純化することができる。これにより、製造コストが安い高耐圧の半導体装置１００が得られる。
　実施の形態５に係る半導体装置１００の製造方法によれば、ｐ拡散層５ｅ（第１拡散層）およびｐベース層５ｂ（第２拡散層）が同時に形成される。このため、製造プロセスを単純化することができる。これにより、製造コストが安い高耐圧の半導体装置１００が得られる。
　実施の形態５に係る半導体装置１００の製造方法によれば、素子領域１ａおよび終端領域１ｂの溝ＴＲが同時に形成される。このため、製造プロセスを単純化することができる。これにより、素子性能が高く、製造コストが安い高耐圧の半導体装置１００が得られる。
　実施の形態５に係る半導体装置１００の製造方法によれば、電荷蓄積層１１ａ（第４拡散層）およびｎ拡散層１１ｂ（第５拡散層）が同時に形成される。このため、製造プロセスを単純化することができる。これにより、製造コストが安い高耐圧の半導体装置１００が得られる。
　上記の各実施の形態を適宜組み合わせることが可能である。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　半導体基板、１ａ　素子領域、１ｂ　終端領域、２ａ　電界緩和領域、２ｂ　チャネルストップ領域、２ｃ　境界領域、３ａ　エミッタ電極、３ｂ　フィールドプレート、４ａ　プラグ、４ｂ　層間膜、５ａ　ｎソース層、５ｂ　ｐベース層、５ｃ　酸化膜、５ｄ　トレンチゲート電極、５ｅ　ｐ拡散層、１０ａ　ｐ拡散層、１１ｂ　ｎ拡散層、５ｆ　終端トレンチ電極、５ｇ　チャネルストップ層、６ａ　ｎドリフト層、７ａ　ｎバッファ層、８ａ　ｐコレクタ層、９ａ　コレクタ電極、１１ａ　電荷蓄積層、１２ａ　境界トレンチ電極、１００　半導体装置、ＢＰ　底部、ＤＴ　ダミートレンチ、ＥＴ　素子トレンチ、Ｌ１　第１トレンチ間隔、Ｌ２　第２トレンチ間隔、Ｓ１　第１面、Ｓ２　第２面、ＴＴ　終端トレンチ。

Claims (8)

  1. 　互いに対向する第１面と第２面とを有し、かつ素子領域と前記素子領域を取り囲むように設けられた終端領域とを有する半導体基板と、
    　前記素子領域に設けられ、前記第１面から前記第２面に向けて延びるように構成された複数の素子トレンチと、
    　前記終端領域に設けられ、前記第１面から前記第２面に向けて延びるように構成された複数の終端トレンチとを備え、
    　前記半導体基板は、第１導電型のドリフト層と、前記終端領域において前記第１面に配置されかつ前記ドリフト層の前記第１導電型と異なる第２導電型の第１拡散層と、前記素子領域において前記第１面に配置されかつ前記第２導電型の第２拡散層とを含み、
    　前記素子トレンチは、前記第２拡散層の厚さよりも大きな深さを有し、
    　前記終端トレンチは、前記第１拡散層の厚さよりも大きな深さを有し、
    　複数の前記素子トレンチのうち最も前記終端領域の近くに配置された前記素子トレンチと最も前記終端領域の近くに配置された前記素子トレンチに隣り合う前記素子トレンチとの間隔を第１トレンチ間隔Ｌ１とし、
    　複数の前記素子トレンチのうち最も前記終端領域の近くに配置された前記素子トレンチと複数の前記終端トレンチのうち最も前記素子領域の近くに配置された前記終端トレンチとの間隔を第２トレンチ間隔Ｌ２としたときに、
    　前記第１トレンチ間隔Ｌ１と前記第２トレンチ間隔Ｌ２とは、Ｌ１≦Ｌ２≦１．５×Ｌ１の関係にある、半導体装置。
  2. 　前記素子領域は、前記終端領域に隣接する境界領域を含み、
    　前記素子トレンチは、ダミートレンチを含み、
    　前記境界領域に前記ダミートレンチが設けられている、請求項１に記載の半導体装置。
  3. 　前記半導体基板は、前記第２導電型の第３拡散層を含み、
    　前記第３拡散層は、前記素子トレンチおよび前記終端トレンチの少なくともいずれかの底部に設けられている、請求項１または２に記載の半導体装置。
  4. 　前記半導体基板は、前記第１導電型の第４拡散層を含み、
    　前記第４拡散層は、前記素子領域において前記第２拡散層と前記第２面との間に配置されかつ前記第２拡散層に隣接している、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記半導体基板は、前記第１導電型の第５拡散層を含み、
    　前記第５拡散層は、前記終端領域において前記第１拡散層と前記第２面との間に配置されかつ前記第１拡散層に隣接している、請求項４に記載の半導体装置。
  6. 　互いに対向する第１面と第２面とを有し、第１導電型のドリフト層を有する半導体基板を準備する工程と、
    　前記半導体基板に、終端領域において前記第１面に配置された前記ドリフト層の前記第１導電型と異なる第２導電型の第１拡散層と、素子領域において前記第１面に配置された前記第２導電型の第２拡散層とが同時に形成される工程と、
    　前記素子領域において前記第１面から前記第２面に向けて延びるように構成された素子トレンチと、前記終端領域において前記第１面から前記第２面に向けて延びるように構成された終端トレンチとが形成される工程とを備え、
    　前記素子トレンチは、前記第２拡散層の厚さよりも大きな深さを有し、
    　前記終端トレンチは、前記第１拡散層の厚さよりも大きな深さを有し、
    　複数の前記素子トレンチのうち最も前記終端領域の近くに配置された前記素子トレンチと最も前記終端領域の近くに配置された前記素子トレンチに隣り合う前記素子トレンチとの間隔を第１トレンチ間隔Ｌ１とし、
    　複数の前記素子トレンチのうち最も前記終端領域の近くに配置された前記素子トレンチと複数の前記終端トレンチのうち最も前記素子領域の近くに配置された前記終端トレンチとの間隔を第２トレンチ間隔Ｌ２としたときに、
    　前記第１トレンチ間隔Ｌ１と前記第２トレンチ間隔Ｌ２とは、Ｌ１≦Ｌ２≦１．５×Ｌ１の関係にある、半導体装置の製造方法。
  7. 　前記素子トレンチと前記終端トレンチとが形成される工程において、前記素子領域および前記終端領域の溝が同時に形成される、請求項６に記載の半導体装置の製造方法。
  8. 　前記素子領域において前記第２拡散層と前記第２面との間に配置されかつ前記第２拡散層に隣接する前記第１導電型の第４拡散層と、前記終端領域において前記第１拡散層と前記第２面との間に配置されかつ前記第１拡散層に隣接する前記第１導電型の第５拡散層とが同時に形成される工程をさらに備えた、請求項６または７に記載の半導体装置の製造方法。
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