JP2014523122A - 絶縁ゲート型トランジスタおよびその製造方法 - Google Patents

絶縁ゲート型トランジスタおよびその製造方法 Download PDF

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Abstract

エミッタ側（１１）のエミッタ電極（２）と、コレクタ側（１５）のコレクタ電極（２５）との間に層を有するＩＧＢＴが提供され、ＩＧＢＴは、
− コレクタ側（１５）のコレクタ層（９）と、
− ドリフト層（８）と、
− 第２の導電型のベース層（４）と、
− ベース層（４）の上にエミッタ側（１１）に向かって配置されている、第１のソース領域（７）と、
− ベース層（４）の横方向に配置されており、ベース層（４）よりも深く、ドリフト層（８）内へ延在している、トレンチゲート電極（３）と、
− ベース層（４）の横方向に配置されており、ベース層（４）よりも深く、ドリフト層（８）内へ延在している、ウェル（５）と、
− ベース層（４）を取り囲んでおり、ドリフト層（８）とウェル（５）とからベース層（４）を完全に分離するようになっている、エンハンスメント層（６）と、
− エミッタ電極（２）に加えて、ウェル（５）をカバーし、第２の電気的絶縁層（３６）によってウェル（５）から分離されている、導電層（３２）と、
− 導電層（３２）の上部に凹部（３９）を有し、その結果、導電層（３２）がエミッタ電極（２）に電気的に接触するようになっている、第３の絶縁層（３８）と
を備える。
【選択図】図６

Description

本発明は、パワー半導体デバイスの分野に関する。本発明は、請求項１のプリアンブルによる絶縁ゲート型バイポーラに関する。
図１は、プレーナ型ゲート電極を有する先行技術のＩＧＢＴ１２０を示している。ＩＧＢＴ１２０は、４層構造を有するデバイスであり、それらの層は、エミッタ側１１のエミッタ電極２とコレクタ側１５のコレクタ電極２５との間に配置されており、コレクタ側１５は、エミッタ側１１の反対側に配置されている。（ｎ−）型にドープされたドリフト層８が、エミッタ側１１とコレクタ側１５との間に配置されている。ｐ型にドープされたベース層４が、ドリフト層８とエミッタ電極２との間に配置されており、ベース層４は、エミッタ電極２に直接的に電気的接触する。ｎ−型にドープされたソース領域７が、エミッタ側１１に配置され、プレーナ型ベース層４内に埋め込まれ、エミッタ電極２に接触する。
プレーナ型ゲート電極３１が、エミッタ側１１の上部に配置されている。プレーナ型ゲート電極３１は、第１の絶縁層３４によって、ベース層４と、第１のソース領域７と、ドリフト層８とから電気的に絶縁されている。プレーナ型ゲート電極３１とエミッタ電極２との間に配置された第３の絶縁層３８が存在している。コレクタ側において、コレクタ層９が、ドリフト層８とコレクタ電極２５との間に配置されている。
そのようなプレーナ型ＭＯＳセル設計は、ＢｉＭＯＳタイプスイッチ概念に適用されるときに、多数の欠点を示す。このデバイスは、複数の効果により、高いオン状態（on-state）損失を有する。プレーナ型設計は、横型ＭＯＳチャネルを提供し、横型ＭＯＳチャネルは、セルの近くのキャリアの拡がり（ＪＦＥＴ効果とも称される）に悩まされている。したがって、プレーナ型セルは、低いキャリアエンハンスメント（carrier enhancement）を示す。そのうえ、横型のチャネル設計により、プレーナ型設計も、ＭＯＳチャネルから出ていく横方向の電子の拡がりに起因するホールドレイン（hole drain effect）効果（ＰＮＰ効果）に悩まされている。セル間の領域は、ＰｉＮダイオード部のための強い電荷エンハンスメント（charge enhancement）をもたらす。しかし、このＰｉＮ効果は、セル実装密度が低い（ある面積内のセルが少ない）高電圧デバイスでプラスの影響を示すことが可能であるにすぎない。低減したチャネル抵抗を実現するために、プレーナ型デバイスは、より小さいセル実装密度で作製され、このことは、幅の狭いピッチ（２つのセルの間の距離）によってのみ補償され、それによって、ＰｉＮ効果を低減させることが可能である。
高い損失は、ｎ型にドープされたエンハンスメント層の導入によって低減されており、ｎ型にドープされたエンハンスメント層は、プレーナ型ベース層を取り囲んでいる。
遮断機能に関して、プレーナ型設計は、セル内およびセル間の低いピーク電界（peak fields）により、良好な遮断機能を提供する。
プレーナ型設計は、ゲート電極の下方の大きいＭＯＳ蓄積領域と、関連する大きいキャパシタンスとを有することが可能である。それにもかかわらず、このデバイスは、ミラーキャパシタンス低減のために、セル間のフィールド酸化物タイプの層の適用により、良好な制御可能性を示す。したがって、良好な制御可能性、および低いスイッチング損失が、プレーナ型設計に関して実現されることが可能である。
そのうえ、プレーナ型設計内のセル密度は、要求される短絡電流に対して、容易に調節されることが可能である。
結果として、すべての上述の効果を考慮に入れると、先行技術のプレーナ型セルは、フィールド酸化物層を有する非常に幅の狭いセルと幅の広いピッチとを適用する。
プレーナ型設計の代替として、図２に示されているようなトレンチＭＯＳセル設計を有する先行技術のＩＧＢＴ１３０が導入されており、ＩＧＢＴ１３０では、トレンチゲート電極３が、第１の絶縁層３４によって、ベース層４と、第１のソース領域７と、ドリフト層８とから電気的に絶縁されている。トレンチゲート電極３は、ベース層４と同じ平面に、および、ベース層４の横方向に配置されており、ベース層４よりも深くドリフト層８内へ延在している。
そのようなトレンチゲート電極設計であれば、オン状態損失がより低くなる。何故なら、トレンチ設計が、垂直型のＭＯＳチャネルを提供し、垂直方向の強化された電子の注入をもたらし、セルの近くの電荷の拡がり（いわゆるＪＦＥＴ効果）に悩まされないからである。したがって、トレンチセルは、より低い損失のために、非常に改善されたキャリアエンハンスメントを示す。また、垂直型のチャネル設計により、トレンチは、ＭＯＳチャネルから出ていく改善された電子の拡がりに起因する、より小さいホールドレイン効果（ＰＮＰ効果）ももたらす。トレンチの底部では、蓄積層が存在し、蓄積層は、ＰＩＮダイオード部のための強い電荷エンハンスメントをもたらす。したがって、幅の広いおよび／または深いトレンチが、最適な性能を示す。トレンチ設計は、低減されたチャネル抵抗に対して、大きいセル実装密度を提供する。しかし、トレンチ設計は、高いピーク電界により、トレンチの底部角部の近くにおいて、より低い遮断機能に悩まされる。トレンチ設計は、大きいＭＯＳ蓄積領域と、関連のキャパシタンスとを有し、ミラーキャパシタンス低減のためにトレンチ内にフィールド酸化物タイプの層を適用するという困難を伴う。したがって、デバイスは、不十分な制御可能性と、高いスイッチング損失とを結果として生じる。そのうえ、トレンチ設計における高いセル密度は、高い短絡電流を結果として生じることになる。
上述の効果を低減させるために、トレンチゲート電極は、幅を広く、および、深くされており、一方で、セルは、幅を狭くされなければならず、損失が低減され、かつ、短絡電流が低く維持され得るようになっている。しかし、そのようなトレンチは、加工するのが難しく、依然として、不十分な制御可能性に悩まされることになる。
図３に示されているさらなる先行技術の概念では、ピッチ型（pitched）トレンチゲート電極３００設計を有するＩＧＢＴ１４０が適用されており、ＩＧＢＴ１４０では、ＭＯＳ範囲が、セル間に挿入されている。２つのトレンチゲート電極３は、トレンチゲート電極と同じ材料から作製された層によって接続されており、それによって、ベース層の一部が配置される範囲を下方に形成するが、ソース領域、または、エミッタ電極へのベース層の接触は、このＭＯＳ範囲では利用可能でない。しかし、そのようなデバイスは、スイッチングの間にピッチ型範囲から広がる遅い電界（slow field）により、不十分な遮断特性と高いスイッチング損失とを結果として生じる（図３）。
図４に示されている別のアプローチでは、ダミートレンチセル１１０が、別の先行技術のＩＧＢＴ１５０内へ導入されており、ＩＧＢＴ１５０では、アクティブセル１００およびダミーセル１１０が、交互の様式で配置されている。ベース層４および第１のソース領域７は、ダミーセル１１０内のエミッタ電極２への接点を有していないが、ピッチ型トレンチ設計に関して述べられている問題と同様の問題が当てはまる。この設計に関して、オン状態損失を低減させるために、ｎ型にドープされたエンハンスメント層が、ドリフト層８とベース層４との間に導入されることが可能である。
特開（ＪＰ）第２０１１−４０５８６号では、トレンチゲート電極を有する別の先行技術のＩＧＢＴ１６０が、説明されている。２つのアクティブトレンチ３の間には、上側に存在する同じ導電性のポリシリコン材料から作製されたプレーナ型層を有する浅いピッチ型トレンチ３００が、配置されており、トレンチ３００は、（図３に示されている）先行技術のＩＧＢＴ１４０と同様のエミッタ電極２への接点を有していない。しかし、１つのベース層４が、アクティブセルに、および、浅いピッチ型トレンチ３００の下方のピッチ型ゲート範囲に適用されるとき、ピッチ型ゲート電極３００がベース層４内に埋め込まれているので、このベース層４は、さらに深くならなければならず、一方で、アクティブトレンチ３は、ベース層４よりも深い。異なる深さを有するそのようなトレンチ３、３００と、深いｐ型ベース層４との製造は、アクティブトレンチ３とピッチ型トレンチとが別々に製造されなければならないので、非常に難しい。そのうえ、深いｐ型ベース層４は、アクティブトレンチ３に接続されており、それは、制御可能性の観点から、デバイスターンオン挙動に悪影響を有する。
本発明の目的は、低減されたオン状態損失と、改善された遮断機能と、低いホールドレインと、良好な制御可能性とを有し、先行技術のデバイスよりも製造が容易なパワー半導体デバイスを提供することである。
課題は、請求項１の特徴を有する半導体デバイスによって解決される。
本発明の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、エミッタ側のエミッタ電極と、エミッタ側の反対側のコレクタ側のコレクタ電極と、の間に層を有し、
− 第１の導電型のドリフト層と、
− 第１の導電型とは異なる第２の導電型のコレクタ層であって、ドリフト層とコレクタ電極との間に配置されており、コレクタ電極に電気的に接触する、コレクタ層と、
− ドリフト層とエミッタ電極との間に配置されており、エミッタ電極に直接的に電気的接触をしている、第２の導電型のベース層と、
− ドリフト層よりも高いドーピング濃度を有する第１の導電型の第１のソース領域であって、ベース層の上にエミッタ側に向かって配置され、エミッタ電極に接触する、第１のソース領域と、
− ベース層の横方向に配置されており、ベース層よりも深く、ドリフト層内へ延在しており、第１の絶縁層によって、ベース層と、第１のソース領域と、ドリフト層とから分離されている、１つまたは少なくとも２つのトレンチゲート電極であって、チャネルが、エミッタ電極と、第１のソース領域と、ベース層と、ドリフト層との間に形成可能である、トレンチゲート電極と、
− ベース層の横方向に配置されており、ベース層よりも深く、ドリフト層内へ延在している、第２の導電型のウェルと、
− ベース層を取り囲んでおり、ドリフト層とウェルとからベース層を完全に分離するようになっている、第１の導電型のエンハンスメント層と、
− エミッタ電極に加えて、ウェルをカバーし、第２の電気的絶縁層によって、少なくともウェルから分離されている、導電層と、
− エミッタ側において、トレンチゲート電極と、導電層と、トレンチゲート電極とウェルとの間にあるベース層、エンハンスメント層、およびドリフト層の部分との上部に配置されている第３の絶縁層であって、導電層の上部に凹部を有し、その結果、導電層がエミッタ電極に電気的に接触するようになっている、第３の絶縁層と
を備える。
この構造は、２つのアクティブセルの間に深いウェルを有することによって、先行技術デバイスのプラスの効果を組み合わせ、そのことが、良好な遮断性能と、改善された制御可能性と、低いスイッチング損失とを確実にする。そのうえ、より良好なターンオン挙動のために、深いウェルは、エンハンスメント層によってベース層から分離される。また、エンハンスメント層自身も、オン状態損失が低減するという利点を有する。導電層は、エミッタ電極の電位にあり、それは、ゲート回路内に容量効果を加えることによって、負の役割を果たすことはなく、したがって、改善されたスイッチングが、より低い損失および良好な制御可能性とともに得られる。
本発明のＩＧＢＴの作製に関して、異なる深さを有するトレンチのような複雑なステップは使用しない。本発明のＩＧＢＴは、静特性と動特性の両方に関して、良好な電気的特性を有する。
そのうえ、デバイスは、製造することが容易である。何故なら、本発明の設計は、ウェルとゲートとの間のベース層およびエンハンスメント層のための、および、存在するならば第２のソース領域のための、自己整合されるプロセスに基づいて製造されることが可能であり、本発明のエミッタ側の構造も、多数の可能な組み合わせで、逆導通型設計のような他のＩＧＢＴデバイスタイプに適用される可能性を有するからである。本発明の設計は、完全なまたは部分的なストライプに適切であるが、セル式の設計で実施することも可能である。導電層は、エンハンスメント層およびベース層の生成のためにマスクとして使用され（自己整合）、そのことは、有利である。何故なら、マスクの整合が必要でなく（これらの層の生成にだけ適用され、その後に除去されるマスクの場合と同様）、マスクは、デバイスを完成させるために除去される必要がないからである。
本発明によるさらなる利点は、従属請求項から明らかになることになる。
本発明の主題は、添付の図面を参照して、より詳細に、以下の本文で説明されることになる。
先行技術によるプレーナ型ゲート電極を有するＩＧＢＴを示す図。 先行技術によるトレンチゲート電極を有するＩＧＢＴを示す図。 先行技術によるピッチ型トレンチゲート電極を有する別のＩＧＢＴを示す図。 先行技術によるダミーセルを有する別のＩＧＢＴを示す図。 先行技術によるピッチ型トレンチゲート電極を有する別のＩＧＢＴを示す図。 本発明によるＩＧＢＴの第１の例示的な実施形態を示す図。 本発明によるＩＧＢＴの他の例示的な実施形態を示す図。 本発明によるＩＧＢＴの他の例示的な実施形態を示す図。 本発明によるＩＧＢＴの他の例示的な実施形態を示す図。 本発明によるＩＧＢＴの他の例示的な実施形態を示す図。 本発明によるＩＧＢＴの他の例示的な実施形態を示す図。 本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
図において使用されている参照符号と、それらの意味とは、参照符号のリストにまとめられている。全体的に、同様の、または、同様に機能する部分には、同じ参照符号が与えられている。説明されている実施形態は、例を意味しており、本発明を限定するべきではない。
図６は、４層構造（ｐｎｐｎ）を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の形式の本発明のパワー半導体デバイス１の第１の実施形態を示している。層が、エミッタ側１１のエミッタ電極２とコレクタ側１５のコレクタ電極２５との間に配置されており、コレクタ側１５は、エミッタ側１１の反対側に配置されている。ＩＧＢＴは、以下の層を備える。
− （ｎ−）型に低濃度ドープされたドリフト層８が、エミッタ側１１とコレクタ側１５との間に配置されている。例示的に、ドリフト層は、一定の均一な低いドーピング濃度を有している。
− ｐ型にドープされたコレクタ層９が、ドリフト層８とコレクタ電極２５との間に配置されている。コレクタ層は、コレクタ電極２５に隣接して配置されており、コレクタ電極２５に電気的に接触する。
− ｐ型にドープされたベース層４が、ドリフト層８とエミッタ電極２との間に配置されている。ベース層４は、エミッタ電極２に直接的に電気的接触する。
− ｎ型にドープされた第１のソース領域７が、ベース層４の上にエミッタ側１１に向かって配置されており、エミッタ電極２に接触する。第１のソース領域７は、リフト層８よりも高いドーピング濃度を有している。第１のソース領域７がベース層４の上部に配置されているので、そのことは、第１のソース領域７が、エミッタ側１１における表面に配置されているということを意味している。第１のソース領域７は、ベース層４内に埋め込まれ、両方の層が、エミッタ側１１において共通の表面を有するようになっていることが可能である。
− トレンチゲート電極３、または、複数の、すなわち、少なくとも２つのトレンチゲート電極３が、同じ平面（その平面は、エミッタ側１１に平行に位置している）で、ベース層４の横方向に配置されており、ベース層４よりも深く、エミッタ側１１からドリフト層８内へ延在している。トレンチゲート電極３は、第１の絶縁層３４によって、ベース層４と、第１のソース領域７と、ドリフト層８とから分離されている。チャネルが、エミッタ電極２と、第１のソース領域７と、ベース層４と、ドリフト層８との間に形成可能である。トレンチゲート電極は、セル式の設計、完全なまたは部分的なストライプのような、専門家に周知の任意の設計を有することが可能である。
− ｐ型にドープされたウェル５が、ベース層４と同じ平面で、ベース層４の横方向に配置されており、ベース層４よりも深く、ドリフト層８内へ延在している。ｐ型ウェル５は、ｐ型ベース層４に接続されていない。
− ｎ型にドープされたエンハンスメント層６が、ドリフト層８よりも高くドープされ、ベース層４を取り囲んでおり、エンハンスメント層６が、ドリフト層８とウェル５とからベース層４を完全に分離するようになっている。典型的には、エンハンスメント層６は、ウェル５よりも浅い。
− エミッタ電極（２）に追加して、導電層３２が、エミッタ側１１に配置されており、導電層３２が、ウェル５をカバーしている（図１２）。さらに、導電層３２は、そのようなエンハンスメント層６（エンハンスメント層６は、ウェル５とベース層４との間に配置されている）の一部をカバーすることが可能であり、ベース層４の上方の領域まで延在している。ドリフト層がエミッタ側１１の表面まで延在している場合には、ドリフト層８も、この実施形態の導電層３２によってカバーされる。そのようなデバイスを製造するために、第２の電気的絶縁層３６および／または導電層３２が、マスクとして使用されることが可能であり、したがって、製造を簡単にする。導電層３２は、任意の適切な導電性の材料から、例示的には、ポリシリコンまたは金属から、作製することが可能である。
− 第２の電気的絶縁層３６が、ウェル５と他の層４、６とから導電層３２をそれぞれ分離している。この第２の絶縁層３６は、５０ｎｍから１５０ｎｍと同じ程度に薄く選ばれることが可能であり、図３および図４に示されているデバイスのような先行技術のデバイスで使用される絶縁層３８よりも非常に薄くなっており、図３および図４に示されているデバイスは、５００ｎｍから１５００ｎｍの厚さを有する酸化ケイ素層の形式の第３の絶縁層３８を有している。そのような薄い第２の絶縁層を有することによって、キャパシタンスは、積極的に低減させられ、それによって、スイッチング機能が改善させられる。
− 第３の絶縁層３８が、エミッタ側１１において、トレンチゲート電極３と、導電層３２と、ベース層４、エンハンスメント層６、およびドリフト層８の部分との上部に配置されており、第３の絶縁層３８は、トレンチゲート電極３とウェル５との間で、エミッタ側１１まで延在している。第３の絶縁層３８は、導電層３２の上部に、すなわち、第２の絶縁層３８の反対側に位置するそのような層３２の側に、凹部３９を有しており、導電層３２が、エミッタ電極２に電気的接触をするようになっている。
「横方向の」は、本明細書では、２つの層／領域が同じ平面に配置されており、平面が、エミッタ側に平行に位置しているということを意味するべきである。その平面内において、層は、互いのちょうど横方向に（近隣に、左右に）または、互いに隣接して、配置されており、一方、層は、互いに距離を有することが可能であり、すなわち、別の層が、２つの層の間に配置されることが可能であるが、それらは、直接的に互いに隣接して、すなわち、互いに触れていることも可能である。層の「横方向の側」は、エミッタ側１１に対して垂直な物体の側であるべきである。
図７から図１２では、図６に示されているものと同様のＩＧＢＴが、開示されているが、これらのＩＧＢＴは、より詳細に以下に説明されているような追加的な特徴を備える。
図７に示されている本発明のＩＧＢＴでは、ｎ型にドープされた第２のソース領域７５が、エミッタ側１１において、ベース層４の上に、および、トレンチゲート電極３とウェル５との間に横方向に配置されており、例示的には、第２のソース領域７５は、第１の電気的絶縁層３４から、少なくとも導電層３２の境界部へ延在している。例示的には、第２のソース領域７５は、第１のソース領域７とともに生成されており、したがって、製造の間に、マスキングステップを低減させる。第２のソース領域７５は、ドリフト層８よりも高いドーピング濃度を有する。
図８は、ｎ型にドープされたバッファ層８５を備える別の本発明のＩＧＢＴを示しており、バッファ層８５は、ドリフト層８よりも高いドーピング濃度を有しており、バッファ層８５は、ドリフト層８とコレクタ層９との間に配置されている。
また、本発明のエミッタ側を有する設計は、逆導通型ＩＧＢＴに適用することも可能であり、逆導通型ＩＧＢＴでは、コレクタ層９と同じ平面において（すなわち、コレクタ側１５において、および、コレクタ層９の横方向に）、ｎ型にドープされた第１の領域９５が、図９に示されているように配置されている。したがって、第１の領域９５は、コレクタ層９と交互に配置されている。第１の領域９５は、ドリフト層８よりも高いドーピング濃度を有している。
導電層３２は、トレンチゲート電極３と同じ材料から作製することが可能である。エミッタ電極２へのその接触によって、導電層３２は、エミッタ電極２と同じ電位にある。この層は、ゲート電極のように制御可能ではない。したがって、それは、ゲートの上の増大された容量効果により、スイッチング性能に関して悪影響を有さない。
図１０に示されているようなさらなる例示的な実施形態では、本発明のＩＧＢＴは、ｐ型ウェル５を備えており、ｐ型ウェル５は、トレンチゲート電極３よりも深く、ドリフト層８内へ延在している。このことは、改善された遮断性能と、より低いスイッチング損失とをもたらすことになる。
図６から図１０、および図１２では、エンハンスメント層６が、ウェル５に直接的に隣接している。代替的に、図１１に示されているように、ドリフト層８は、ウェル５とエンハンスメント層６との間の範囲において、絶縁層３６まで延在することが可能である。この実施形態では、ドリフト層８は、ウェーハの表面まで延在しており、エンハンスメント層６およびウェル５が、ドリフト層８によって互いに分離されるようになっている。オン状態損失は、そのような配置によって低減させられることが可能である。
この実施形態のための例示的な製造方法では、第２の絶縁層３６および導電層３２が、ベース層４とエンハンスメント層６との生成のためのマスクとして使用される。幅の広い導電層３２および幅の狭いウェル５の場合では、ウェル５およびエンハンスメント層６が、互いに離れて配設されることになる。典型的には、本発明の半導体デバイスは、導電層３２とは異なる数のトレンチゲート電極３を有するゲート電極設計を備えることが可能である。例えば、その設計内で配置されるトレンチゲート電極３よりも少ない導電層３２が存在し、全体範囲に対するアクティブセル１００の密度が増加されるようになっていることが可能である。別の代替例では、複数のｐ型ウェル５が、アクティブトレンチ間に配置されており、ウェル５が、共通の導電層の下方に配置されることが可能であるか、または、ウェル５が、別々の導電層３２の下方に配置されることが可能であり、層３２は、第３の絶縁層３８によって分離されている。２つのウェル５間で、エンハンスメント層６によって取り囲まれるベース層４を有する構造が、繰り返されることが可能である。
さらなる例示的な実施形態では、本発明のＩＧＢＴ１は、ベース層４よりも高いドーピング濃度を有する、ｐ型にドープされたバーを備える。バーは、エミッタ側１１において、図６から図１２に示されている視点に垂直の平面に配置されている。バーにおいて、ソース領域７、７５、ベース層４、およびエンハンスメント層６が、終端している。バーは、ウェーハの表面まで延在している。バーは、エミッタ側に平行な平面において、第１のソース領域７が第１のトレンチゲート電極３を取り付ける方向に対して垂直に延在している。
ウェル５は、バー４５まで延在することが可能であり、または、代替的に、ウェル５は、バー４５への接触が実現されないように終端することが可能である。この場合には、エンハンスメント層６もしくはベース層４、または、これらの層の両方は、ウェル５とバー４５との間に配置されることが可能である。ウェルとバーとの間の接続は、フローティングしていないウェルを結果として生じさせることになり、フローティングしていないウェルは、静的損失を増加させ、スイッチング性能を悪化させることになる。
別の実施形態では、導電型が、切り替えられ、すなわち、第１の導電型のすべての層は、ｐタイプであり（例えば、ドリフト層８、第１および第２のソース領域７、７５）、かつ第２の導電型すべての層は、ｎタイプである（例えば、ベース層４、ウェル５）。
本発明のＩＧＢＴ１は、以下の方法によって製造される。エミッタ側と、コレクタ側とを有する、（ｎ−）型に低濃度ドープされたウェーハが、提供される。ウェーハは、均一な、一定のドーピング濃度を有する。ウェーハは、シリコンまたはＧａＮまたはＳｉＣウェーハに基づいて作製することが可能である。最終的な絶縁ゲート型バイポーラトランジスタ１において、修正されていない（unamended）低いドーピングを有するウェーハの一部が、ドリフト層８を形成する。
マスクが適用され、第１のｐ型ドーパントが、ウェル５を形成させるために導入される。
トレンチ凹部が、エミッタ側１１に導入され、トレンチ凹部が、第１の絶縁層３４でコーティングされるようになっている。次いで、コーティングされたトレンチ凹部は、高濃度にドープされたポリシリコンのような導電性の材料、または、アルミニウムのような金属によって充填される。このステップによって、トレンチゲート電極３が形成される。
その後に、ウェル５をカバーする第２の絶縁層３６が形成される。この第２の絶縁層３６の上部に、導電層３２が形成される。この導電層３２は、トレンチゲート電極３と同じ材料から形成されることが可能であるが、また、他の導電性の材料を使用することも可能である。導電層３２は、ウェル５をカバーし、ウェル５を越えて横方向に（すなわち、エミッタ側１１に平行な平面で）延在することが可能であり、ウェルが、導電層３２によってカバーされるが、第２の絶縁層３６によって導電層３２から絶縁されるようになっている。例示的には、導電層３２は、１μｍから１０μｍだけ、別の例示的な実施形態では、１μｍから５μｍだけ、または、５μｍから１０μｍだけ、ウェル５の外側に延在することが可能である。第２の絶縁層３６は、ウェーハから導電層３２を絶縁するので、第２の絶縁層３６は、少なくとも導電層３２の横方向の側まで、または、その横方向の側をさらに越えて、横方向に延在する。
次いで、エミッタ側１１にｎ型の第２のドーパントを導入することによって、エンハンスメント層６が形成され、それは、マスクとして導電層３２を使用してウェーハ内へ拡散される。
ｎ型の第２のドーパントの導入の後に、マスクとして導電層３２を使用して、エミッタ側１１にｐ型の第３のドーパントを導入することによって、ベース層４が形成される。ｐ型の第３のドーパントは、ベース層５がエンハンスメント層６内に埋め込まれるように第２のドーパントが拡散された深さよりも低い深さまで、エミッタ側１１からウェーハ内へ拡散される。導電層３２がｐ型のウェル５を越えて延在する距離に応じて、および、第２および第３のドーパントの拡散深さ／長さに応じて、図６（エンハンスメント層６がｐ型のウェル５まで延在しているが、ベース層４からｐ型のウェル５を分離する）に、または、図１２（図１２では、エンハンスメント層６は、依然として、ドリフト層８からベース層４を分離するが、ドリフト層８によって、ｐ型のウェル５から分離されている）に、実施形態が示される。そのようなデバイスでは、第３のドーパントは、ｐ型のウェル５に到達するほどには横方向に拡散されていない。
次いで、例示的に、ｐ型の第４のドーパントをコレクタ側１５に導入することによって、コレクタ層９が形成され、第４のドーパントは、ウェーハ内へ拡散される。また、コレクタ層９は、別の製造ステップにおいて、作製することも可能である。
バッファ層８５が生成される場合には（図８参照）、バッファ層８５は、コレクタ層９の前に生成されなければならない。例示的には、バッファ層８５は、コレクタ側１５にｎ型のドーパントを導入することによって生成される。バッファ層８５は、常に、ドリフト層８よりも高いドーピング濃度を有する。
次いで、第３の絶縁層３８が、導電層３２の上部に適用され、第３の絶縁層３８が、トレンチゲート電極３まで横方向に延在する。第３の絶縁層３８は、エミッタ電極２への導電層３２の接触のために、導電層３２の上の凹部３９とともに、および、ベース層４へのエミッタ電極２の接触開口部とともに作製される。例示的には、凹部および接触開口部は、ベース層および導電層の上部における第３の絶縁層３８の部分的な除去によって、それぞれ作製される。
接触開口部では、第１のソース領域７を形成するために、マスクとして、第３の絶縁層３８と導電層３２とを使用して、ｎ型の第５のドーパントが導入される。例示的には、第５のドーパントが、その後に活性化される。
代替的に、導電層３２は、ｎ型の第５のドーパントを導入するために、マスクとして使用することが可能である。この場合には、２つのトレンチゲート電極３間の第１のソース領域とおよびトレンチゲート電極３とｐ型ウェル５との間の第２のソース領域７５が、生成される。次いで、第３の絶縁層３８が、ソース領域７、７５の生成の後に適用されることが可能である。第３の絶縁層３８は、第２のソース領域７５、凹部３９を除いて導電層３２をカバーし、かつ、２つのトレンチゲート電極３の間に接触開口部を開けたままにする。例示的には、エッチングステップが実施され、エミッタ電極２へのベース層５の接触のために、第１のソース領域７を通してエッチングするようになっている（図には示されていない。この方法によって、エミッタ電極２へのベース層５の接触開口部が、エミッタ側１１の下方の平面に配置される）。ウェーハのエミッタ側１１は、最も外側の平面であるべきであり、その平面で、層または領域が、エミッタ電極２が配置されている側において、ウェーハ内で平行に配置される。
代替として、ソース領域は、マスクによって生成され、エミッタ電極３へのベース層５の接触のために、２つのトレンチゲート電極３間の中央範囲をカバーする。
最後に、エミッタ電極２とコレクタ電極２５が作製される。
ドーパントは、注入（implantation）または堆積（deposition）のような任意の適当な方法によって導入することが可能である。拡散ステップは、対応するドーパントを導入する直後に行われることが可能であるが、例えば、ベース層４のために、後の段階において、実施されることも可能であり、ｐ型ウェル５は、拡散ステップによって作製され、それらのドーピングプロファイルは、最大値からドーパントの最大拡散深さへ着実に減少する（それは、ドーパント種類、および拡散時間および温度のような拡散条件に依存する）。用語「備える」は、他のエレメントまたはステップを排除せず、かつ不定冠詞「１つの（ａ）」または「１つの（ａｎ）」は、複数を排除しないということが留意されるべきである。また、異なる実施形態に関連付けて説明されているエレメントが、組み合わせられることも可能である。また、特許請求の範囲の参照符号は、特許請求の範囲を限定するものとして解釈されるべきではないということも留意されるべきである。
１ ＩＧＢＴ
１０ ウェーハ
１１ エミッタ側
１２ 第１の側
１５ コレクタ側
１６ 第２の側
１００ アクティブセル
１１０ ダミーセル
１２０、１３０、１４０、１５０、１６０ 先行技術のＩＧＢＴ
２ エミッタ電極
２５ コレクタ電極
３ トレンチゲート電極
３１ プレーナ型ゲート
３００ ピッチ型トレンチゲート
３２ 導電層
３４ 第１の絶縁層
３６ 第２の絶縁層
３８ 第３の絶縁層
３９ 凹部
４ ベース層
５ ウェル
６ エンハンスメント層
７ 第１のソース領域
７５ 第２のソース領域
８ ドリフト層
８５ バッファ層
９ コレクタ層
９５ 第１の領域

Claims (14)

  1. エミッタ側（１１）のエミッタ電極（２）と、前記エミッタ側（１１）の反対側のコレクタ側（１５）のコレクタ電極（２５）との間に層を有する絶縁ゲート型バイポーラトランジスタであって、
    第１の導電型のドリフト層（８）と、
    前記第１の導電型とは異なる第２の導電型のコレクタ層（９）であって、前記ドリフト層（８）と前記コレクタ電極（２５）との間に配置されており、前記コレクタ電極（２５）に電気的に接触する、コレクタ層（９）と、
    前記ドリフト層（８）と前記エミッタ電極（２）との間に配置されており、前記エミッタ電極（２）に電気的に接触する、第２の導電型のベース層（４）と、
    前記ベース層（４）の上に前記エミッタ側（１１）に向かって配置され、前記エミッタ電極（２）に電気的に接触しており、前記ドリフト層（８）よりも高いドーピング濃度を有している、前記第１の導電型の第１のソース領域（７）と、
    前記ベース層（４）の横方向に配置されており、前記ベース層（４）よりも深く、前記ドリフト層（８）内へ延在しており、第１の絶縁層（３４）によって、前記ベース層（４）と、前記第１のソース領域（７）と、前記ドリフト層（８）とから分離されているトレンチゲート電極（３）であって、チャネルが、前記エミッタ電極（２）と、前記第１のソース領域（７）と、前記ベース層（４）と、前記ドリフト層（８）との間に形成可能である、トレンチゲート電極（３）と、
    前記ベース層（４）の横方向に配置されており、前記ベース層（４）よりも深く、前記ドリフト層（８）内へ延在している、前記第２の導電型のウェル（５）と、
    前記ベース層（４）を取り囲んでおり、前記ドリフト層（８）と前記ウェル（５）とから前記ベース層（４）を完全に分離するようになっている、前記第１の導電型のエンハンスメント層（６）と、
    前記エミッタ電極（２）に加えて、前記ウェル（５）をカバーし、第２の電気的絶縁層（３６）によって前記ウェル（５）から分離されている、導電層（３２）と、
    前記エミッタ側（１１）において、前記トレンチゲート電極（３）と、前記導電層（３２）と、前記トレンチゲート電極（３）と前記ウェル（５）との間にある前記ベース層（４）、前記エンハンスメント層（６）、および前記ドリフト層（８）の部分との上部に配置されている第３の絶縁層（３８）であって、前記導電層（３２）の上部に凹部（３９）を有し、その結果、前記導電層（３２）が前記エミッタ電極（２）に電気的に接触するようになっている、第３の絶縁層（３８）と
    を備える、絶縁ゲート型バイポーラトランジスタ。
  2. 前記第１の導電型の第２のソース領域（７５）が、前記エミッタ側（１１）において、前記トレンチゲート電極（３）と前記ウェル（５）との間の前記ベース層（４）の上に配置されており、前記第２のソース領域（７５）が、前記第１の電気的絶縁層（３４）から、少なくとも前記第２の電気的絶縁層（３６）の境界部まで延在しており、前記第２のソース領域（７５）が、前記ドリフト層（８）よりも高いドーピング濃度を有することを特徴とする、請求項１に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  3. 前記ウェル（５）が、前記トレンチゲート電極（３）よりも深く、前記ドリフト層（８）内へ延在していることを特徴とする、請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  4. 前記ドリフト層（８）よりも高いドーピング濃度を有する前記第１の導電型のバッファ層（８５）が、前記ドリフト層（８）と前記コレクタ層（９）との間に配置されていることを特徴とする、請求項１から３のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  5. 前記絶縁ゲート型バイポーラトランジスタ（１）が、前記第１の導電型の第１の領域（９５）をさらに備え、前記第１の領域（９５）が、前記コレクタ側（１５）の上に、前記コレクタ層（９）の横方向に配置されており、前記第１の領域（９５）が、前記ドリフト層（８）よりも高いドーピング濃度を有していることを特徴とする、請求項１から４のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  6. 前記導電層（３２）が、前記トレンチゲート電極（３）と同じ材料から作製されていることを特徴とする、請求項１から５のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  7. 前記絶縁ゲート型バイポーラトランジスタ（１）が、前記ベース層（４）よりも高いドーピング濃度を有する前記第２の導電型のバー（４５）をさらに備え、前記バー（４５）が、前記エミッタ側（１１）において、前記第１のソース領域（７）が前記トレンチゲート電極（３）を取り付ける方向に対して垂直に、前記エミッタ側（１１）に平行な平面に配置されており、前記バーにおいて、前記第１のソース領域（７）と、前記ベース層（４）と、前記トレンチゲート電極（３）とが終端していることを特徴とする、請求項１から６のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  8. 前記ウェル（５）が、前記バーまで延在していることを特徴とする、請求項６に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  9. 前記ウェル（５）が、前記エンハンスメント層（６）および前記ベース層（４）のうちの少なくとも１つによって、前記バーから分離されていることを特徴とする、請求項６に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  10. 前記導電層（３２）が、そのような前記エンハンスメント層（６）の一部を追加的にカバーし、前記導電層（３２）が、前記ウェル（５）と前記第１の絶縁層（３４）との間の範囲において、前記エミッタ側（１１）まで延在し、かつ、前記ベース層（４）の上方の領域まで延在しており、前記導電層（３２）が、前記第２の電気的絶縁層（３６）によって、これらの層（４、５、６）から分離されていることを特徴とする、請求項１から８のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  11. 前記ドリフト層（８）が、前記ウェル（５）と前記エンハンスメント層（６）との間の範囲において、前記第２の電気的絶縁層（３６）まで延在していることを特徴とする、請求項１から９のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  12. 前記第２の絶縁層（３６）が、５０ｎｍから１５０ｎｍの厚さを有する、請求項１から１０のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
  13. 絶縁ゲート型バイポーラトランジスタを製造するための方法であって、以下の製造ステップ、すなわち、
    エミッタ側およびコレクタ側を有する第１の導電型の、低濃度ドープされたウェーハを提供するステップであって、前記ウェーハの一部が、最終的な絶縁ゲート型バイポーラトランジスタ（１）において、修正されていない低いドーピングを有し、ドリフト層（８）を形成する、ステップと、
    ウェル（５）を形成するために、マスクを適用し、前記第１の導電型とは異なる第２の導電型の第１のドーパントを導入するステップと、
    前記エミッタ側（１１）にトレンチ凹部を作製し、前記トレンチ凹部を第１の絶縁層（３４）でコーティングし、コーティングされたトレンチ凹部を導電性の材料で充填し、その結果、トレンチゲート電極（３）が形成されるステップと、
    前記ウェル（５）をカバーする第２の絶縁層（３６）を形成するステップと、
    前記第２の絶縁層（３６）の上部に導電層（３２）を形成するステップと、
    前記第１の導電型の第２のドーパントを導入することによって、および、マスクとして前記導電層（３２）を使用して、前記第２のドーパントを前記ウェーハ内へ拡散させることによって、エンハンスメント層（６）を生成するステップと、
    前記第２のドーパントの導入の後に、前記第２の導電型の第３のドーパントを導入することによって、マスクとして前記導電層（３２）を使用することによって、および、前記第２のドーパントが拡散された深さよりも低い深さまで、前記エミッタ側（１１）から前記ウェーハ内へ前記第３のドーパントを拡散させることによって、ベース層（４）を生成するステップと、
    前記第２の導電型の第４のドーパントを前記コレクタ側（１５）に導入することによって、および、前記第４のドーパントを前記ウェーハ内へ拡散させることによって、コレクタ層（９）を生成するステップと、
    第１のソース領域（７）を形成するために、少なくとも前記導電層（３２）をマスクとして使用して、前記第１の導電型の第５のドーパントを導入するステップと、
    前記導電層（３２）の上部に第３の絶縁層（３８）を適用するステップであって、前記第３の絶縁層（３８）は、前記エミッタ電極（２）への前記導電層（３２）の接触と、前記ベース層（４）への接触開口部とのために、前記導電層（３２）の上に凹部（３９）を有する、ステップと、
    エミッタ電極（２）とコレクタ電極（２５）とを適用するステップと
    が実施される、方法。
  14. 前記導電層（３２）の上部に前記第３の絶縁層（３８）を最初に適用し、その結果、前記第３の絶縁層（３８）が前記トレンチゲート電極（３）まで横方向に延在するステップであって、前記第３の絶縁層（３８）は、前記ベース層（４）への接触開口部を有する、ステップと、
    第１のソース領域（７）を形成するために、前記第３の絶縁層（３８）と前記導電層（３２）とをマスクとして使用して、前記第１の導電型の第５のドーパントを導入するステップと
    を特徴とする、請求項１３に記載の絶縁ゲート型バイポーラトランジスタを製造するための方法。
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