JP7371335B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
また、ＭＯＳＦＥＴは、ＩＧＢＴと構造上の違いがあり、ｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵し、この寄生ダイオードを、ＭＯＳＦＥＴを保護するための還流ダイオードとして使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく、経済性の面でも注目されている。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）も有する。
従来の半導体装置の構造について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いたｎチャネル型ＭＯＳＦＥＴを例に説明する。図１６は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１６に示す従来の半導体装置２２０は、炭化珪素からなる半導体基板２１０の活性領域２０１に、有効領域２０１ａおよび無効領域２０１ｂを有する縦型のＭＯＳＦＥＴ２１１である。
活性領域２０１の有効領域２０１ａは、ＭＯＳＦＥＴ２１１のオン時にＭＯＳＦＥＴ２１１の主電流が流れる領域である。活性領域２０１の有効領域２０１ａにおいて、半導体基板２１０のおもて面上には、ＭＯＳＦＥＴ２１１のソースパッド２２１ａが設けられている。ソースパッド２２１ａの直下には、半導体基板２１０の内部に、ＭＯＳＦＥＴ２１１の複数の単位セル（素子の機能単位）が設けられている。
活性領域２０１の無効領域２０１ｂは、ＭＯＳＦＥＴ２１１として動作しない領域であり、半導体基板２１０のおもて面上にＭＯＳＦＥＴ２１１のゲートパッド２２１ｂが設けられている。ゲートパッド２２１ｂの直下には、活性領域２０１の無効領域２０１ｂのほぼ全体にわたって、半導体基板２１０のおもて面の表面領域にｐ型領域２３０が設けられている。符号２０２，２０３は、それぞれエッジ終端領域およびゲートランナーである。
また、大電流化に伴い、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成されるトレンチゲート構造はコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるからである。
デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに信頼性を考慮して、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造を有することが必要になる。
従来の半導体装置として、ＭＯＳＦＥＴのオフ時にドリフト領域とのｐｎ接合により寄生ダイオードを形成するｐ型領域が活性領域に隣接して設けられた半導体装置であって、当該寄生ダイオードを形成するｐ型領域を覆う絶縁膜をフィールド酸化膜とすることで、ＭＯＳＦＥＴのオフ時にゲート電極との電位差が大きくなる当該ｐ型領域付近の電界を抑制して、絶縁破壊を抑制した装置が提案されている（例えば、下記特許文献１参照。）。
特許第４９６２６６４号公報
しかしながら、上述したように、従来の半導体装置２２０（図１６参照）では、活性領域２０１の無効領域２０１ｂのｐ型領域２３０がＭＯＳＦＥＴ２１１のソース電位に接続されている場合、活性領域２０１の無効領域２０１ｂのｐ型領域２３０は、ＭＯＳＦＥＴ２１１のｐ型ベース領域に電気的に接続されている。活性領域２０１の無効領域２０１ｂのｐ型領域２３０の外周部は、半導体基板２１０のおもて面と直交する方向（以下、縦方向とする）Ｚにソースパッド２２１ａに対向し、コンタクトホールを介してソースパッド２２１ａに電気的に接続されている。
このように活性領域２０１の無効領域２０１ｂのｐ型領域２３０がＭＯＳＦＥＴ２１１のソース電位に接続されている場合、ＭＯＳＦＥＴ２１１がオンからオフにスイッチングしたときに、活性領域２０１の有効領域２０１ａにＭＯＳＦＥＴ２１１のｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で寄生ダイオードが形成されると同時に、活性領域２０１の無効領域２０１ｂにも、ｐ型領域２３０とｎ-型ドリフト領域とのｐｎ接合で寄生ダイオードが形成される。
上述したように、活性領域２０１の無効領域２０１ｂにおいて半導体基板２１０のおもて面の表面領域には、無効領域２０１ｂのほぼ全体にわたってｐ型領域２３０のみが設けられている。このため、活性領域２０１の無効領域２０１ｂに形成される寄生ダイオードの表面積はかなり大きくなる。この活性領域２０１の無効領域２０１ｂに形成される寄生ダイオードは、ＭＯＳＦＥＴ２１１がオフからオンにスイッチングしたときに、活性領域２０１の有効領域２０１ａの寄生ダイオードとともにターンオフする。
寄生ダイオードのターンオフ時、活性領域２０１の無効領域２０１ｂ付近の正孔（ホール）はｐ型領域２３０を通ってソースパッド２２１ａへ引き抜かれるため、正孔電流（寄生ダイオードの逆回復電流）がｐ型領域２３０のコーナー部２３１に集中する。ｐ型領域２３０のコーナー部２３１とは、矩形状の平面形状を有するｐ型領域２３０の４つの頂点であり、略直角をなす。この正孔電流集中により、活性領域２０１の無効領域２０１ｂのｐ型領域２３０のコーナー部２３１での電界が大きくなり、絶縁破壊が起きる虞がある。
活性領域２０１の無効領域２０１ｂの寄生ダイオードの表面積が大きくなるほど、活性領域２０１の無効領域２０１ｂのｐ型領域２３０のコーナー部２３１で電界集中が大きくなる。さらに、ピン状の配線部材（以下、端子ピンとする）を用いた配線構造とする場合には、ゲートパッド２２１ｂに端子ピンをはんだ接合する際に生じて半導体基板２１０の表面に残る残留応力の悪影響も重なる。このため、寄生ダイオードの逆回復耐量の向上が求められる。
この発明は、上述した従来技術による問題点を解消するため、寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型領域は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に設けられている。第１の第２導電型領域は、前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置し、前記第１導電型領域に接する。絶縁ゲート型電界効果トランジスタは、前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする。前記絶縁ゲート型電界効果トランジスタのソースパッドは、前記半導体基板の第１主面上に設けられて、前記第１の第２導電型領域に電気的に接続され、前記半導体基板の第１主面と直交する方向に前記第１の第２導電型領域に対向する。前記絶縁ゲート型電界効果トランジスタのゲートパッドは、前記絶縁ゲート型電界効果トランジスタが配置された有効領域を除く無効領域において、前記半導体基板の第１主面上に、前記ソースパッドと離れて設けられている。前記絶縁ゲート型電界効果トランジスタのドレイン電極は、前記半導体基板の第２主面に電気的に接続されている。第２の第２導電型領域は、前記無効領域において前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置して、前記第１導電型領域に接する。前記第２の第２導電型領域は、前記半導体基板の第１主面と直交する方向に前記ゲートパッドに対向する。第３の第２導電型領域は、前記第２の第２導電型領域の内部に設けられている。前記第３の第２導電型領域は、前記第２の第２導電型領域よりも不純物濃度が高い。前記半導体基板には１つ以上の素子が設けられる。前記無効領域において前記半導体基板の第１主面上に、前記ソースパッドおよび前記ゲートパッドと離れて前記素子の１つ以上の電極パッドが設けられる。前記ゲートパッドおよび前記電極パッドは、前記無効領域の一部に配置される。前記第２の第２導電型領域は、前記第３の第２導電型領域を介して前記ソースパッドに電気的に接続されており、コーナー部が面取りされた矩形状の平面形状を有する。前記第２の第２導電型領域は、前記半導体基板の第１主面と直交する方向に前記ゲートパッドおよびすべての前記電極パッドに対向する部分のみに設けられる。前記第３の第２導電型領域は、コーナー部が面取りされた矩形状に前記第２の第２導電型領域の中央部を囲む平面形状を有する。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型領域は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に設けられている。第１の第２導電型領域は、前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置し、前記第１導電型領域に接する。絶縁ゲート型電界効果トランジスタは、前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする。前記絶縁ゲート型電界効果トランジスタのソースパッドは、前記半導体基板の第１主面上に設けられて、前記第１の第２導電型領域に電気的に接続され、前記半導体基板の第１主面と直交する方向に前記第１の第２導電型領域に対向する。前記絶縁ゲート型電界効果トランジスタのゲートパッドは、前記絶縁ゲート型電界効果トランジスタが配置された有効領域を除く無効領域において、前記半導体基板の第１主面上に、前記ソースパッドと離れて設けられている。前記絶縁ゲート型電界効果トランジスタのドレイン電極は、前記半導体基板の第２主面に電気的に接続されている。第２の第２導電型領域は、前記無効領域において前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置して、前記第１導電型領域に接する。前記第２の第２導電型領域は、前記半導体基板の第１主面と直交する方向に前記ゲートパッドに対向する。第３の第２導電型領域は、前記第２の第２導電型領域の内部に設けられている。前記第３の第２導電型領域は、前記第２の第２導電型領域よりも不純物濃度が高い。前記半導体基板には、前記絶縁ゲート型電界効果トランジスタ以外の１つ以上の素子が設けられる。前記無効領域において前記半導体基板の第１主面上に、前記ソースパッドおよび前記ゲートパッドと離れて、前記素子の１つ以上の電極パッドが設けられる。前記第２の第２導電型領域は、前記第３の第２導電型領域を介して前記ソースパッドに電気的に接続されており、コーナー部が面取りされた矩形状の平面形状を有する。前記第２の第２導電型領域は、前記半導体基板の第１主面と直交する方向に前記ゲートパッドおよび前記電極パッドに対向する位置にそれぞれ互いに離れて配置される。前記第３の第２導電型領域は、コーナー部が面取りされた矩形状に前記第２の第２導電型領域の中央部を囲む平面形状を有する。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型領域は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に設けられている。第１の第２導電型領域は、前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置し、前記第１導電型領域に接する。絶縁ゲート型電界効果トランジスタは、前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする。前記絶縁ゲート型電界効果トランジスタのソースパッドは、前記半導体基板の第１主面上に設けられて、前記第１の第２導電型領域に電気的に接続され、前記半導体基板の第１主面と直交する方向に前記第１の第２導電型領域に対向する。前記絶縁ゲート型電界効果トランジスタのゲートパッドは、前記絶縁ゲート型電界効果トランジスタが配置された有効領域を除く無効領域において、前記半導体基板の第１主面上に、前記ソースパッドと離れて設けられている。前記絶縁ゲート型電界効果トランジスタのドレイン電極は、前記半導体基板の第２主面に電気的に接続されている。第２の第２導電型領域は、前記無効領域において前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置して、前記第１導電型領域に接する。前記第２の第２導電型領域は、前記半導体基板の第１主面と直交する方向に前記ゲートパッドに対向する。第３の第２導電型領域は、前記第２の第２導電型領域の内部に設けられている。前記第３の第２導電型領域は、前記第２の第２導電型領域よりも不純物濃度が高い。前記第２の第２導電型領域は、前記第３の第２導電型領域を介して前記ソースパッドに電気的に接続されており、コーナー部が面取りされた矩形状の平面形状を有する。前記第２の第２導電型領域のコーナー部は、面取りされて鈍角をなしている。前記第３の第２導電型領域は、コーナー部が面取りされた矩形状に前記第２の第２導電型領域の中央部を囲む平面形状を有する。
また、この発明にかかる半導体装置は、前記半導体基板に設けられた１つ以上の素子と、前記素子の１つ以上の電極パッドと、をさらに備える。前記電極パッドは、前記無効領域において前記半導体基板の第１主面上に、前記ソースパッドおよび前記ゲートパッドと離れて設けられている。前記第２の第２導電型領域は、前記半導体基板の第１主面と直交する方向に前記ゲートパッドおよびすべての前記電極パッドに対向することを特徴とする。
また、この発明にかかる半導体装置は、前記ゲートパッドおよび前記電極パッドは、前記無効領域の一部に配置されている。前記第２の第２導電型領域は、前記無効領域の全域にわたって設けられていることを特徴とする。
また、この発明にかかる半導体装置は、前記第２の第２導電型領域のコーナー部は、円弧状に丸く面取りされていることを特徴とする。
また、この発明にかかる半導体装置は、前記第２の第２導電型領域のコーナー部は、面取りされて鈍角をなすことを特徴とする。
上述した発明によれば、第２の第２導電型領域と第１導電型領域とのｐｎ接合で形成される寄生ダイオードがターンオフしたときに、第２の第２導電型領域を通ってソースパッドへ引き抜かれる電流が第２の第２導電型領域のコーナー部に集中しない。これにより、第２の第２導電型領域のコーナー部で局所的に電界が大きくなることを防止することができる。
本発明にかかる半導体装置によれば、寄生ダイオードの逆回復耐量を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１のゲートパッド付近の一例を拡大して示す平面図である。 図１のゲートパッド付近の一例を拡大して示す平面図である。 図１のゲートパッド付近の一例を拡大して示す平面図である。 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 図１５は、実施例と従来例との遮断電流の電流量の比較結果を示す説明図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図１には、ソースパッド２１ａを粗い破線で示し、ゲートパッド２１ｂおよびゲートランナー３を細かい破線で示す。図１には、ソースパッド２１ａおよびゲートパッド２１ｂをそれぞれＳおよびＧと付した矩形状の平面形状に図示する。また、図１には、活性領域１の無効領域１ｂのｐ型領域３４ｂを実線で示し、活性領域１の有効領域１ａの半導体素子１１の素子構造を図示省略する。図２～４は、図１のゲートパッド付近の一例を拡大して示す平面図である。
図１に示す実施の形態１にかかる半導体装置２０は、炭化珪素からなる半導体基板（半導体チップ）１０の活性領域１に、有効領域１ａおよび無効領域１ｂを有する。活性領域１の有効領域１ａは、半導体素子１１のオン時に半導体素子１１の主電流が流れる領域である。半導体素子１１は、トレンチゲート構造の縦型ＭＯＳＦＥＴである。活性領域１の有効領域１ａは、例えば、無効領域１ｂを囲むように一部を内側（活性領域１の中央部側）へ凹ませた略矩形状の平面形状を有する。
活性領域１の有効領域１ａにおいて、半導体基板１０のおもて面上には、半導体基板１０のおもて面のほぼ全面にわたって、半導体素子１１のソースパッド２１ａが設けられている。ソースパッド２１ａの平面形状は、例えば、活性領域１の有効領域１ａと略同じ平面形状で、活性領域１の有効領域１ａよりも表面積が小さい。ソースパッド２１ａの直下には、半導体基板１０の内部に、半導体素子１１の複数の単位セル（素子の機能単位）が設けられている（図１～４には不図示）。
活性領域１の無効領域１ｂは、半導体素子１１として動作しない領域であり、半導体素子１１の単位セルは設けられていない。活性領域１の無効領域１ｂは、例えば、略矩形状の平面形状を有し、その３辺の周囲を有効領域１ａに囲まれ、残りの１辺が後述するエッジ終端領域２に対向する。活性領域１の無効領域１ｂには、半導体基板１０のおもて面上に、半導体基板１０のおもて面のほぼ全面にわたって、半導体素子１１のゲートパッド２１ｂが設けられている。
ゲートパッド２１ｂの直下には、活性領域１の無効領域１ｂのほぼ全体にわたって、半導体基板１０のおもて面の表面領域にｐ型領域３４ｂが設けられている。活性領域１の無効領域１ｂと有効領域１ａとが対向する箇所において、ｐ型領域３４ｂの外周部は、半導体基板１０のおもて面と直交する方向（縦方向）Ｚにソースパッド２１ａに対向する。ｐ型領域３４ｂは、ソースパッド２１ａに対向する部分でソースパッド２１ａに電気的に接続されている。
また、活性領域１の無効領域１ｂのｐ型領域３４ｂは、活性領域１の有効領域１ａから延在する半導体素子１１のｐ型ベース領域３４ａ（図５参照）に隣接し、当該ｐ型ベース領域３４ａと電気的に接続されている。図２～４には、活性領域１の有効領域１ａから無効領域１ｂに延在するトレンチ３７を太線で示す。トレンチ３７は、無効領域１ｂ側へ延在して、半導体素子１１のｐ型ベース領域３４ａに達していてもよい。
半導体素子１１のｐ型ベース領域３４ａは、隣り合うトレンチ３７間（メサ領域）に配置されている。半導体素子１１のｐ型ベース領域３４ａは、無効領域１ｂ側へ延在し、後述するｎ-型領域３２ａ（図５参照）により無効領域１ｂのｐ型領域３４ｂと分離されている。図１～４では、無効領域１ｂのｐ型領域３４ｂの外周を図示し、半導体素子１１のｐ型ベース領域３４ａおよびｎ-型領域３２ａを図示省略する。
活性領域１の無効領域１ｂのｐ型領域３４ｂは、コーナー部８１が面取りされた略矩形状の平面形状を有する。活性領域１の有効領域１ａと無効領域１ｂとの界面付近において、無効領域１ｂのｐ型領域３４ｂと、有効領域１ａの半導体素子１１のｐ型ベース領域３４ａおよびトレンチ３７と、を接触させるための、これらｐ型領域３４ｂ、ｐ型ベース領域３４ａおよびトレンチ３７の配置を設計可能であれば、活性領域１の無効領域１ｂのｐ型領域３４ｂは略円形状や楕円状の平面形状を有していてもよい。
また、活性領域１の無効領域１ｂのｐ型領域３４ｂは、例えば、ゲートランナー３の直下のｐ型領域３４ｃに、当該ｐ型領域３４ｂ，３４ｃ間に配置されたｐ型領域（以下、ｐ型連結部とする）３４ｄを介して連結されている（図２，３）。ｐ型領域３４ｂ，３４ｃ間には、ソースパッド２１ａ（図１では図示省略）、ｐ型ベース領域３４ａおよびトレンチ３７が延在する。活性領域１の無効領域１ｂのｐ型領域３４ｂは、ゲートランナー３の直下のｐ型領域３４ｃに例えば１辺全体が直接接触して連結されていてもよい（図４）。
無効領域１ｂのｐ型領域３４ｂが図２～４のいずれの配置であっても、当該ｐ型領域３４ｂのコーナー部８１，８１’は面取りされている。ｐ型領域３４ｂのコーナー部８１，８１’とは、矩形状の平面形状を有するｐ型領域３４ｂの４つの頂点である。ｐ型領域３４ｂのコーナー部８１，８１’が面取りされているとは、従来の半導体装置２２０（図１６参照）のｐ型領域２３０の略直角なコーナー部２３１と比べて、ｐ型領域３４ｂのコーナー部８１，８１’が内側（ｐ型領域３４ｂの中央部側）に位置することである。
活性領域１の無効領域１ｂのｐ型領域３４ｂのコーナー部８１，８１’は、円弧状に丸く面取りされていてもよいし（Ｒ（Ｒａｄｉｕｓ）面取り：図１，２，４参照）、鈍角をなすように面取りされていてもよい（例えばＣ（Ｃｈａｍｆｅｒ）面取り：図３参照）。また、ｐ型領域３４ｂ，３４ｃとｐ型連結部３４ｄとの連結箇所の端部８２，８２’（図２，３）や、ｐ型領域３４ｂとｐ型領域３４ｃとの連結箇所の端部８３（図４）は、外周に直角をなす部分が生じないようにＲ面取りまたはＣ面取りされていてもよい。
ｐ型領域３４ｂ，３４ｃとｐ型連結部３４ｄとの連結箇所の端部８２，８２’や、ｐ型領域３４ｂとｐ型領域３４ｃとの連結箇所の端部８３には、外周に直角をなす部分が生じた状態（面取りされていない状態）であっても、半導体素子１１のオフ時にほぼ均等に電界がかかる。このため、これら連結箇所の端部８２，８２’，８３は面取りされていなくてもよい。ゲートランナー３の直下のｐ型領域３４ｃは、ゲートランナー３と同様に、活性領域１とエッジ終端領域２との境界に沿って設けられ、活性領域１の周囲を囲む。
活性領域１の周囲は、エッジ終端領域２に囲まれている。エッジ終端領域２は、活性領域１と半導体基板１０の端部との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
また、エッジ終端領域２には、ポリシリコン（ｐｏｌｙ－Ｓｉ）からなるゲートランナー３が設けられている。ゲートランナー３は、ゲートパッド２１ｂに電気的に接続されている。ゲートランナー３は、エッジ終端領域２において半導体基板１０のおもて面を覆うフィールド酸化膜（不図示）上に配置されている。ゲートランナー３は、活性領域１とエッジ終端領域２との境界に沿って設けられ、活性領域１の周囲を囲む。
次に、上実施の形態１にかかる半導体装置の断面構造について説明する。図５は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図５は、図１の活性領域１の有効領域１ａから無効領域１ｂを通って、再度活性領域１の有効領域１ａに至る切断線Ａ－Ａ’における断面構造である。図５に示すように、半導体基板１０は、炭化珪素からなるｎ+型出発基板３１上にｎ-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させた半導体基板である。
活性領域１の有効領域１ａにおいて、半導体基板１０のおもて面側には、半導体素子１１のＭＯＳゲートを構成する各部が設けられている。メイン半導体素子１１のＭＯＳゲートを構成する各部とは、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５、ｐ++型コンタクト領域３６ａ、トレンチ３７、ゲート絶縁膜３８およびゲート電極３９である。トレンチ３７は、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から縦方向Ｚにｐ型炭化珪素層７２を貫通してｎ-型炭化珪素層７１に達する。
トレンチ３７は、例えば、半導体基板１０のおもて面に平行な方向（以下、第１方向とする：横方向）Ｘ、または、第１方向Ｘと直交する方向（以下、第２方向とする：横方向）Ｙに延びるストライプ状に配置されている。図２～４には、トレンチ３７が第１方向Ｘに延びるストライプ状に配置されている場合を示す。トレンチ３７の内部には、ゲート絶縁膜３８を介してゲート電極３９が設けられている。隣り合うトレンチ３７間（メサ領域）に、ｐ型ベース領域３４ａに接して、ｎ型領域（以下、ｎ型電流拡散領域とする）３３が設けられていてもよい。
ｎ型電流拡散領域３３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３は、ｐ型ベース領域３４ａとの界面から、トレンチ３７の底面よりもｎ+型ドレイン領域（ｎ+型出発基板３１）に近い位置に達する。また、ｎ-型炭化珪素層７１の内部に、第１，２ｐ+型領域６１，６２ａがそれぞれ選択的に設けられていてもよい。
第１ｐ+型領域６１は、ｐ型ベース領域３４ａと離して設けられ、かつ縦方向Ｚにトレンチ３７の底面に対向する。第２ｐ+型領域６２ａは、メサ領域に、第１ｐ+型領域６１およびトレンチ３７と離して設けられ、かつｐ型ベース領域３４ａに接する。第１，２ｐ+型領域６１，６２ａは、トレンチ３７の底面においてゲート絶縁膜３８にかかる電界を緩和させる機能を有する。ｎ型電流拡散領域３３および第１，２ｐ+型領域６１，６２ａとｎ+型ドレイン領域との間に、これらの領域に接してｎ-型ドリフト領域３２が設けられている。
ｐ型炭化珪素層７２の内部には、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に設けられている。ｎ+型ソース領域３５は、トレンチ３７の側壁のゲート絶縁膜３８に接し、当該ゲート絶縁膜３８を介してゲート電極３９に対向する。層間絶縁膜４０は、ゲート電極３９を覆うように、半導体基板１０のおもて面全面に設けられている。
メイン半導体素子１１のすべてのゲート電極３９は、図示省略する部分で、例えばポリシリコンからなるゲートランナー３（図１参照）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。層間絶縁膜４０には、層間絶縁膜４０を縦方向Ｚに貫通して半導体基板１０のおもて面に達する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａが露出されている。
第１コンタクトホール４０ａの内部において、半導体基板１０のおもて面上に、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ2Ｓｉまたは熱的に安定なＮｉＳｉ2：以下、まとめてＮｉＳｉとする）膜４１が設けられている。ＮｉＳｉ膜４１は、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａに電気的に接続されている。
活性領域１の有効領域１ａにおいて、層間絶縁膜４０およびＮｉＳｉ膜４１の表面全体に、バリアメタル４６が設けられている。バリアメタル４６は、バリアメタルの各金属膜間またはバリアメタルを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６は、例えば、第１窒化チタン（ＴｉＮ）膜４２、第１チタン（Ｔｉ）膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層した積層構造を有していてもよい。
第１ＴｉＮ膜４２は、層間絶縁膜４０の表面のみに設けられ、層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３は、第１ＴｉＮ膜４２およびＮｉＳｉ膜４１の表面に設けられている。第２ＴｉＮ膜４４は、第１Ｔｉ膜４３の表面に設けられている。第２Ｔｉ膜４５は、第２ＴｉＮ膜４４の表面に設けられている。
ソースパッド２１ａは、第１コンタクトホール４０ａに埋め込まれ、かつ第２Ｔｉ膜４５の表面全面に設けられている。ソースパッド２１ａは、バリアメタル４６およびＮｉＳｉ膜４１を介してｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａに電気的に接続され、メイン半導体素子１１のソース電極として機能する。ソースパッド２１ａは、例えば、アルミニウム（Ａｌ）膜またはＡｌ合金膜である。
具体的には、ソースパッド２１ａをＡｌ合金膜とする場合、ソースパッド２１ａは、例えば、シリコンを全体の５％以下程度含むアルミニウム－シリコン（Ａｌ－Ｓｉ）膜であってもよいし、シリコンを全体の５％以下程度および銅（Ｃｕ）を全体の５％以下程度含むアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよいし、銅を全体の５％以下程度含むアルミニウム－銅（Ａｌ－Ｃｕ）膜であってもよい。
ソースパッド２１ａ上には、めっき膜４７およびはんだ層（不図示）を介して、端子ピン４８の一方の端部が接合されている。端子ピン４８の他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８の他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。
端子ピン４８は、所定直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８は、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７にはんだ接合されている。端子ピン４８は、ソースパッド２１ａの電位を外部に取り出す外部接続用端子となる。端子ピン４８を介して、ソースパッド２１ａが外部の接地電位（最低電位）に接続される。
めっき膜４７は、高温度条件下（例えば２００℃～３００℃）においてもソースパッド２１ａとの密着性が高く、ワイヤボンディングに比べて剥離しにくい材料で形成されている。ソースパッド２１ａの表面のめっき膜４７以外の部分は、第１保護膜４９で覆われている。めっき膜４７と第１保護膜４９との境界は、第２保護膜５０で覆われている。第１，２保護膜４９，５０は、例えばポリイミド膜である。
また、活性領域１の無効領域１ｂにおいて、半導体基板１０のおもて面の表面上には、層間絶縁膜４０を介して、ゲートパッド２１ｂが設けられている。ゲートパッド２１ｂと層間絶縁膜４０との間に、バリアメタル４６の第１ＴｉＮ膜４２、第１Ｔｉ膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５が設けられていてもよい。ゲートパッド２１ｂ上には、ソースパッド２１ａ上の端子ピン４８と同様に、めっき膜４７およびはんだ層（不図示）を介して、端子ピン４８の一方の端部が接合されている。
ゲートパッド２１ｂ上の端子ピン４８の他方の端部は、ソースパッド２１ａ上の端子ピン４８と同様に、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。ゲートパッド２１ｂ上に接合された端子ピン４８の直径および本数は、それぞれ、ソースパッド２１ａ上に接合された端子ピン４８の直径および本数と異なっていてもよい。
ゲートパッド２１ｂの直下において、半導体基板１０のおもて面の表面領域には、ゲートパッド２１ｂとの間に層間絶縁膜４０を挟んで、ｐ型領域３４ｂが選択的に設けられている。無効領域１ｂのｐ型領域３４ｂは、半導体基板１０のおもて面に平行な方向（第１，２方向Ｘ，Ｙ）にゲートパッド２１ｂよりも活性領域１の有効領域１ａ側へ延在している。
ｐ型領域３４ｂの内部に、ｐ++型コンタクト領域３６ｂが選択的に設けられていてもよい。ｐ++型コンタクト領域３６ｂは、ｐ型領域３４ｂの中央部を略矩形状に囲む平面形状を有し、ｐ型領域３４ｂの外周に沿って設けられている。ｐ++型コンタクト領域３６ｂのコーナー部（略矩形状の４つの頂点：不図示）は、ｐ型領域３４ｂのコーナー部８１と同様に面取りされていている。ｐ++型コンタクト領域３６ｂは、縦方向Ｚにソースパッド２１ａに対向し、ゲートパッド２１ｂに対向していない。
ｐ++型コンタクト領域３６ｂのコーナー部がｐ型領域３４ｂのコーナー部８１と同様に面取りされていることで、ｐ型領域３４ｂの外周から、ｐ++型コンタクト領域３６ｂとソースパッド２１ａとのコンタクト（電気的接触部）までの、半導体基板１０のおもて面に平行な方向の距離がｐ型領域３４ｂの外周の全周にわたって等しくなる。これにより、後述するｐ型領域３４ｂのコーナー部８１への正孔電流集中を抑制する効果が高くなる。
ｐ++型コンタクト領域３６ｂは、半導体素子１１のｐ++型コンタクト領域３６ａと同様に、第２コンタクトホール４０ｂの内部においてＮｉＳｉ膜４１にオーミック接触し、ＮｉＳｉ膜４１およびバリアメタル４６を介してソースパッド２１ａに電気的に接続されている。図５では、第２コンタクトホール４０ｂのＮｉＳｉ膜４１およびバリアメタル４６を図示そう略する。
ｐ型領域３４ｂとｎ-型ドリフト領域３２との間に、これらの領域に接して第２ｐ+型領域６２ｂが設けられていてもよい。ｐ型領域３４ｂ、ｐ++型コンタクト領域３６ｂおよび第２ｐ+型領域６２ｂは、例えば、それぞれ半導体素子１１のｐ型ベース領域３４ａ、ｐ++型コンタクト領域３６ａおよび第２ｐ+型領域６２ａと同じ深さおよび不純物濃度を有する。
活性領域１の有効領域１ａと無効領域１ｂとの間において、半導体基板１０のおもて面の表面領域には、ｎ-型領域３２ａが設けられている。このｎ-型領域３２ａによって、無効領域１ｂのｐ型領域３４ｂおよび第２ｐ+型領域６２ｂと、有効領域１ａのｐ型ベース領域３４ａおよび第２ｐ+型領域６２ａと、が分離されている。無効領域１ｂのｐ型領域３４ｂおよび第２ｐ+型領域６２ｂと有効領域１ａのｐ型ベース領域３４ａおよび第２ｐ+型領域６２ａとが部分的に接していてもよい。
ドレイン電極５１は、半導体基板１０の裏面（ｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、ドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造を有する。ドレインパッドを構成するＮｉ膜およびＡｕ膜の厚さは、例えば、それぞれ２０μｍ、１００μｍおよび２μｍであってもよい。
ドレインパッドは、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体基板１０は両面冷却構造を備える。すなわち、半導体基板１０で発生した熱は、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８を接合した金属バーから放熱される。
実施の形態１にかかる半導体装置２０の動作について説明する。半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧がドレイン電極５１に印加された状態で、ゲート電極３９にしきい値電圧以上の電圧が印加されると、ｐ型ベース領域３４ａの、ｎ+型ソース領域３５とｎ型電流拡散領域３３とに挟まれた部分にｎ型の反転層（チャネル）が形成される。それによって、ｎ+型ドレイン領域（ｎ+型出発基板３１）から、ｎ-型ドリフト領域３２、ｎ型電流拡散領域３３、ｐ型ベース領域３４ａの表面反転層およびｎ+型ソース領域３５の経路で電流が流れ、半導体素子１１がオンする。
一方、ゲート電極３９にしきい値電圧未満の電圧が印加されているときには、第１，２ｐ+型領域６１，６２ａとｎ型電流拡散領域３３およびｎ-型ドリフト領域３２との間のｐｎ接合が逆バイアスされ、電流は流れない。これにより、半導体素子１１はオフ状態を維持する。このように半導体素子１１がオンからオフにスイッチングしたときに、活性領域１の有効領域１ａに、ｐ型ベース領域３４ａおよび第１，２ｐ+型領域６１，６２ａとｎ型電流拡散領域３３およびｎ-型ドリフト領域３２との間のｐｎ接合で寄生ダイオード６０ａが形成される。
また、上述したようにｐ型領域３４ｂがソースパッド２１ａに電気的に接続されてソース電位となっていることで、半導体素子１１がオンからオフにスイッチングしたときに、活性領域１の無効領域１ｂにも、ｐ型領域３４ｂおよび第２ｐ+型領域６２ｂとｎ-型ドリフト領域３２とのｐｎ接合で寄生ダイオード６０ｂが形成される。エッジ終端領域２にも、ｐ型領域３４ｃとｎ-型ドリフト領域３２とのｐｎ接合で寄生ダイオードが形成される。これら寄生ダイオードは、半導体素子１１がオフからオンにスイッチングしたときにターンオフする。
活性領域１の寄生ダイオード６０ａ，６０ｂのターンオフ時、ｎ-型ドリフト領域３２中の正孔（ホール）は、ｐ型ベース領域３４ａおよびｐ型領域３４ｂからソースパッド２１ａへ引き抜かれる。活性領域１の無効領域１ｂ付近では、有効領域１ａのｐ型ベース領域３４ａを通ってソースパッド２１ａへ引き抜かれる正孔電流（寄生ダイオード６０ａ，６０ｂの逆回復電流）の電流量よりも、無効領域１ｂのｐ型領域３４ｂを通ってソースパッド２１ａへ引き抜かれる正孔電流の電流量が多い。このため、有効領域１ａのｐ型ベース領域３４ａよりも、無効領域１ｂのｐ型領域３４ｂに正孔電流が集中する。
従来の半導体装置２２０（図１６参照）では、活性領域２０１の無効領域２０１ｂのｐ型領域２３０の略直角のコーナー部２３１に正孔電流が集中していた。一方、実施の形態１においては、上述したように活性領域１の無効領域１ｂのｐ型領域３４ｂのコーナー部８１が面取りされていることで、ｐ型領域３４ｂへ流れ込む正孔電流は、ｐ型領域３４ｂの外周にわたって略均等であり、ｐ型領域３４ｂのコーナー部８１に集中しない。したがって、活性領域１の無効領域１ｂのｐ型領域３４ｂのコーナー部８１で局所的に電界が大きくなることを防止することができる。
次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図６～１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図６～１１には、活性領域１の有効領域１ａの半導体素子１１のみを示す。活性領域１の無効領域１ｂについては、図１を参照する。
まず、図６に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１は、例えば３０μｍ程度であってもよい。
次に、図７に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、活性領域１の有効領域１ａ（図１参照）において、ｎ-型炭化珪素層７１の表面領域に、第１ｐ+型領域６１およびｐ+型領域９１をそれぞれ選択的に形成する。このｐ+型領域９１は、第２ｐ+型領域６２ａの一部である。第１ｐ+型領域６１とｐ+型領域９１とは、ｎ+型出発基板３１のおもて面に平行な方向（例えば図１の第１方向Ｘまたは第２方向Ｙ）に交互に繰り返し配置される。
第１ｐ+型領域６１およびｐ+型領域９１は、例えば図１の第２方向Ｙまたは第１方向Ｘに延びるストライプ状に配置される。隣り合う第１ｐ+型領域６１とｐ+型領域９１との間の距離ｄ２は、例えば１．５μｍ程度であってもよい。第１ｐ+型領域６１およびｐ+型領域９１の深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。そして、第１ｐ+型領域６１およびｐ+型領域９１の形成に用いたイオン注入用マスク（不図示）を除去する。
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、活性領域１の有効領域１ａの全域にわたって、ｎ-型炭化珪素層７１の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、例えば、第１ｐ+型領域６１とｐ+型領域９１との間に、これらの領域に接して形成される。ｎ型領域９２の深さｄ３および不純物濃度は、例えばそれぞれ０．４μｍ程度および１．０×１０17／ｃｍ3程度であってもよい。
このｎ型領域９２は、ｎ型電流拡散領域３３の一部である。ｎ-型炭化珪素層７１の、ｎ型領域９２、第１ｐ+型領域６１およびｐ+型領域９１と、ｎ+型出発基板３１と、に挟まれた部分がｎ-型ドリフト領域３２となる。そして、ｎ型領域９２の形成に用いたイオン注入用マスク（不図示）を除去する。ｎ型領域９２と、第１ｐ+型領域６１およびｐ+型領域９１と、の形成順序を入れ替えてもよい。
次に、図８に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。ｎ-型炭化珪素層７１の厚さを増した部分７１ａの不純物濃度は、ｎ-型炭化珪素層７１の、厚さを増した部分７１ａとｎ+型出発基板３１との間に挟まれた部分の不純物濃度と同じであってもよい。
次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａの、深さ方向にｐ+型領域９１に対向する部分に、ｐ+型領域９１に達する深さでｐ+型領域９３を選択的に形成する。ｐ+型領域９１，９３同士が深さ方向に連結されることで、第２ｐ+型領域６２ａが形成される。ｐ+型領域９３の幅および不純物濃度は、例えばｐ+型領域９１と略同じである。そして、ｐ+型領域９３の形成に用いたイオン注入用マスク（不図示）を除去する。
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、活性領域１の有効領域１ａにおける隣り合うｐ+型領域９３間に、ｎ型領域９２に達する深さでｎ型領域９４を形成する。ｎ型領域９４の不純物濃度は、例えばｎ型領域９２と略同じである。ｎ型領域９２，９４同士が深さ方向に連結されることで、ｎ型電流拡散領域３３が形成される。ｐ+型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。そして、ｎ型領域９４の形成に用いたイオン注入用マスク（不図示）を除去する。
次に、図９に示すように、ｎ-型炭化珪素層７１上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板３１上にエピタキシャル成長によりｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に積層した半導体基板１０が形成される。
次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、活性領域１の有効領域１ａにおいて、ｐ型炭化珪素層７２の表面領域に、ｎ+型ソース領域３５を選択的に形成する。そして、ｎ+型ソース領域３５の形成に用いたイオン注入用マスクを除去する。
次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、活性領域１の有効領域１ａにおいて、ｐ型炭化珪素層７２の表面領域に、ｐ++型コンタクト領域３６ａを選択的に形成する。そして、ｐ++型コンタクト領域３６ａの形成に用いたイオン注入用マスクを除去する。
次に、フォトリソグラフィおよび例えばリン等のｎ型不純物のイオン注入により、活性領域１の有効領域１ａと無効領域１ｂとの境界付近に、ｐ型炭化珪素層７２を縦方向Ｚに貫通してｎ-型炭化珪素層７１に達するｎ-型領域３２ａ（図５参照）を形成する。このｎ-型領域３２ａにより、活性領域１の有効領域１ａと無効領域１ｂとが分離される。そして、ｎ-型領域３２ａの形成に用いたイオン注入用マスクを除去する。
ｎ+型ソース領域３５、ｐ++型コンタクト領域３６ａおよびｎ-型領域３２ａの形成順序を入れ替えてもよい。活性領域１の有効領域１ａにおいて、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａと、ｎ-型炭化珪素層７１と、に挟まれた部分がｐ型ベース領域３４ａとなる。上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。
また、活性領域１の無効領域１ｂの拡散領域は、半導体素子１１を構成する拡散領域のうちの導電型、不純物濃度および拡散深さの同じ拡散領域と同時に形成すればよい。具体的には、活性領域１の無効領域１ｂにｐ型領域３４ｂ、ｐ++型コンタクト領域３６ｂおよび第２ｐ+型領域６２ｂは、それぞれ、半導体素子１１のｐ型ベース領域３４ａ、ｐ++型コンタクト領域３６ａおよび第２ｐ+型領域６２ａと同時に形成すればよい。
次に、イオン注入で形成したすべての拡散領域（第１ｐ+型領域６１、第２ｐ+型領域６２ａ，６２ｂ、ｎ型電流拡散領域３３、ｎ+型ソース領域３５、ｐ++型コンタクト領域３６ａ，３６ｂおよびｎ-型領域３２ａ）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図１０に示すように、フォトリソグラフィおよび例えばドライエッチングにより、ｎ+型ソース領域３５およびｐ型ベース領域３４ａを貫通して、ｎ型電流拡散領域３３の内部の第１ｐ+型領域６１に達するトレンチ３７を形成する。トレンチ３７を形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。
次に、図１１に示すように、半導体基板１０の表面およびトレンチ３７の内壁に沿ってゲート絶縁膜３８を形成する。ゲート絶縁膜３８は、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度での熱酸化により形成してもよい。また、ゲート絶縁膜３８は、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
次に、トレンチ３７に埋め込むように、ゲート絶縁膜３８上に例えばリンドープのポリシリコン層を堆積してパターニングし、トレンチ３７の内部にのみゲート電極３９となる部分を残す。このとき、ポリシリコン層の、ゲート電極３９となる部分を、半導体基板１０のおもて面から外側に突出するように残してもよいし、半導体基板１０のおもて面より低くなるように残してもよい。
次に、エッジ終端領域２において、半導体基板１０のおもて面上にフィールド絶縁膜（不図示）を形成する。次に、フィールド絶縁膜上にポリシリコン層を堆積し、当該ポリシリコン層をパターニングして、エッジ終端領域２に、ポリシリコン層の、ゲートランナーとなる部分を残す。
次に、半導体基板１０のおもて面全面に、ゲート電極３９およびゲートランナーを覆うように層間絶縁膜４０を形成する。層間絶縁膜４０は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。層間絶縁膜４０の厚さは、例えば１μｍ程度であってもよい。
次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０およびゲート絶縁膜３８を選択的に除去して、第１，２コンタクトホール４０ａ，４０ｂを形成する。第１コンタクトホール４０ａには、半導体素子１１のｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａを露出させる。第２コンタクトホール４０ｂには、ｐ++型コンタクト領域３６ｂを露出させる。次に、熱処理により層間絶縁膜４０を平坦化（リフロー）する。
次に、例えばスパッタリングにより、半導体基板１０のおもて面の全面に、バリアメタルとなる第１ＴｉＮ膜４２を形成する。第１ＴｉＮ膜４２は、層間絶縁膜４０の表面全面を覆うとともに、半導体基板１０のおもて面の、第１，２コンタクトホール４０ａ，４０ｂに露出された部分（ｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａ，３６ｂ）を覆う。
次に、フォトリソグラフィおよびエッチングにより、第１ＴｉＮ膜４２の、第１，２コンタクトホール４０ａ，４０ｂの内部において半導体基板１０を覆う部分を除去して、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａ，３６ｂを再度露出させる。これによって、第１ＴｉＮ膜４２を、層間絶縁膜４０の表面全面に残す。
次に、例えばスパッタリングにより、第１，２コンタクトホール４０ａ，４０ｂに露出される半導体部（半導体基板１０のおもて面）上にＮｉ膜（不図示）を形成する。このとき、第１ＴｉＮ膜４２上にもＮｉ膜が形成される。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜の、半導体部との接触箇所をシリサイド化して、半導体素子１１のｎ+型ソース領域３５およびｐ++型コンタクト領域３６ａ，３６ｂにオーミック接触するＮｉＳｉ膜４１を形成する。
このニッケルのシリサイド化のための熱処理時、層間絶縁膜４０とＮｉ膜との間に第１ＴｉＮ膜４２が配置されていることで、Ｎｉ膜中のニッケル原子の層間絶縁膜４０内への拡散を防止することができる。Ｎｉ膜の、層間絶縁膜４０上の部分は、半導体部に接触していないため、シリサイド化されない。Ｎｉ膜の、層間絶縁膜４０上の部分を除去し、層間絶縁膜４０を露出させる。
次に、半導体基板１０の裏面に、例えばＮｉ膜を形成する。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜をシリサイド化し、ドレイン電極５１として、半導体部（半導体基板１０の裏面）にオーミック接触するＮｉＳｉ膜を形成とする。ドレイン電極５１となるＮｉＳｉ膜を形成する際のシリサイド化のための熱処理は、半導体基板１０のおもて面のＮｉＳｉ膜４１を形成する際の熱処理と同時に行ってもよい。
次に、スパッタリングにより、半導体基板１０のおもて面上に、バリアメタル４６となる第１Ｔｉ膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層する。これらＮｉＳｉ膜４１およびバリアメタル４６の形成は、活性領域１の無効領域１ｂの、ｐ++型コンタクト領域３６ｂ（第２コンタクトホール４０ｂ）以外の部分全体が層間絶縁膜４０で覆われた状態で行われる。次に、熱処理により層間絶縁膜４０を平坦化する。
次に、半導体基板１０のおもて面上に、第１，２コンタクトホール４０ａ，４０ｂを埋め込むように、ソースパッド２１ａおよびゲートパッド２１ｂとなるＡｌ膜またはＡｌ合金膜（以下、まとめてＡｌ膜とする）を積層する。Ａｌ膜の厚さは、例えば５μｍ以下程度である。次に、フォトリソグラフィおよびエッチングにより、金属膜４１～４５およびＡｌ膜をパターニングして、バリアメタル４６、ソースパッド２１ａおよびゲートパッド２１ｂとなる部分を残す。
次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。次に、例えばＣＶＤにより、半導体基板１０のおもて面を第１保護膜４９となるポリイミド膜で保護する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、ソースパッド２１ａおよびゲートパッド２１ｂを異なる開口部に露出させる。
次に、一般的なめっき前処理の後、一般的なめっき処理により、ソースパッド２１ａの表面にめっき膜４７を形成する。このとき、第１保護膜４９は、めっき膜４７の濡れ広がりを抑制するマスクとして機能する。めっき膜４７の厚さは、例えば５μｍ程度であってもよい。次に、例えばＣＶＤにより、めっき膜４７と第１保護膜４９との各境界を覆う第２保護膜５０となるポリイミド膜を形成する。
次に、めっき膜４７上に、はんだ層（不図示）により端子ピン４８を接合する。このとき、第２保護膜５０は、はんだ層の濡れ広がりを抑制するマスクとして機能する。その後、半導体基板１０をダイシング（切断）して個々のチップ状に個片化することで、図１に示す半導体装置２０が完成する。
以上、説明したように、実施の形態１によれば、活性領域の無効領域のｐ型領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードがターンオフしたときに、活性領域の無効領域のｐ型領域を通ってソースパッドへ引き抜かれる正孔電流が当該ｐ型領域のコーナー部に集中しない。これにより、活性領域の無効領域のｐ型領域のコーナー部で局所的に電界が大きくなることを防止することができ、寄生ダイオードの逆回復耐量を向上させることができるため、活性領域の無効領域のｐ型領域のコーナー部付近での絶縁破壊を抑制することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１２～１４は、実施の形態２にかかる半導体装置の構造の一例を示す断面図である。実施の形態２にかかる半導体装置１２０ａ～１２０ｃが実施の形態１にかかる半導体装置２０（図１参照）と異なる点は、同一の半導体基板１０’に、半導体素子（以下、メイン半導体素子とする）１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部を配置した高機能構造を有する点である。
実施の形態２においては、活性領域１の有効領域１ａは、略矩形状の平面形状を有していてもよい。活性領域１の有効領域１ａには、実施の形態１と同様に、メイン半導体素子１１の単位セルが設けられている。活性領域１の有効領域１ａにおいて、半導体基板１０’のおもて面上に、メイン半導体素子１１のソースパッド２１ａが設けられている。メイン半導体素子１１のソースパッド２１ａは、例えば、略矩形状の平面形状を有していてもよい。
活性領域１の無効領域１ｂは、例えば、略矩形状の平面形状を有し、活性領域１の有効領域１ａの１辺に隣接する。活性領域１の無効領域１ｂは、例えば、活性領域１の有効領域１ａとエッジ終端領域２と、の間に配置されている。活性領域１の無効領域１ｂには、メイン半導体素子１１を保護・制御するための回路部が設けられている。メイン半導体素子１１を保護・制御するための回路部として、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。
電流センス部１２は、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個～２０個程度）で備えた縦型ＭＯＳＦＥＴである。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同じ条件で動作する。
温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、例えば、半導体基板１０’のおもて面のフィールド絶縁膜上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードである。過電圧保護部は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は演算回路部により制御され、これらの出力信号に基づいてメイン半導体素子１１が制御される。
演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。このため、演算回路部は、演算回路部を構成する複数の半導体素子のおもて面電極（ソース電極等：不図示）の他に演算部パッドを備える。メイン半導体素子１１と同一の半導体基板１０’に演算回路部を配置する場合、演算回路部を構成する複数の半導体素子の素子構造（おもて面電極も含む）が活性領域１の有効領域１ａに配置されていればよい。メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部は、例えば、ピン状の配線部材を用いた同一構成の配線構造を有する。
活性領域１の無効領域１ｂにおいて、半導体基板１０’のおもて面上には、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（以下、ＯＣパッドとする）２２、温度センス部１３の電極パッド（以下、アノードパッドおよびカソードパッドとする）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（以下、演算部パッドとする：不図示）等が互いに離れて設けられている。これら無効領域１ｂの電極パッドは、例えば略矩形状の平面形状を有する。
図１２～１４には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状の平面形状に図示する。また、図１２には、ゲートパッド２１ｂ、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＣパッド２２のすべてがソースパッド２１ａと対向し、かつ活性領域１の無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置されている場合を示す。
すべての電極パッドは、互いに離れて配置されている。無効領域１ｂの電極パッドの直下には、活性領域１の無効領域１ｂのほぼ全域にわたって、半導体基板１０’のおもて面の表面領域にｐ型領域１００が設けられている（図１２）。ｐ型領域１００は、活性領域１の無効領域１ｂのすべての電極パッド２１ｂ，２２，２３ａ，２３ｂの全面に対向する。このように活性領域１の無効領域１ｂのｐ型領域１００は、活性領域１の無効領域１ｂのすべての電極パッド２１ｂ，２２，２３ａ，２３ｂの全面に対向していればよい。
したがって、電極パッド２１ｂ，２２，２３ａ，２３ｂの直下のみに、すべての電極パッド２１ｂ，２２，２３ａ，２３ｂに対向する１つのｐ型領域１００’が設けられていてもよいし（図１３）、各電極パッド２１ｂ，２２，２３ａ，２３ｂの直下にそれぞれに対向するｐ型領域１００ａ～１００ｄが設けられていてもよい（図１４）。図１２～１４に示すいずれの構成においても、ｐ型領域１００，１００’，１００ａ～１００ｄのコーナー部は、実施の形態１と同様に、面取りされている。符号１０１，１０１’は、ｐ型領域１００，１００’のコーナー部である。
活性領域１の無効領域１ｂのほぼ全域にわたってｐ型領域１００を設けることで（図１２）、エッジ終端領域２からのキャリアを効率よく吸収することができる。電極パッド２１ｂ，２２，２３ａ，２３ｂの直下のみに、すべての電極パッド２１ｂ，２２，２３ａ，２３ｂに対向する１つのｐ型領域１００’を設けることで（図１３）、図示省略するが活性領域１の無効領域１ｂの空いた領域（ｐ型領域１００’以外の領域）を活性領域１の有効領域１ａとして用いることができるので、メイン半導体素子１１の電流容量を増加させることができる。
また、各電極パッド２１ｂ，２２，２３ａ，２３ｂの直下にそれぞれに対向するｐ型領域１００ａ～１００ｄが設けることで（図１４）、各電極パッドをそれぞれの好適な位置に配置することができる。さらには、図示省略するが活性領域１の無効領域１ｂの空いた領域（互いに隣り合うｐ型領域１００ａ～１００ｄ間の領域）を活性領域１の有効領域１ａとして用いることができるので、メイン半導体素子１１の電流容量を増加させることができる。
以上、説明したように、実施の形態２によれば、活性領域の無効領域に複数の電極パッドを配置した場合においても、すべての電極パッドの直下に、すべての電極パッドの全面に対向するようにｐ型領域を配置し、当該ｐ型領域のコーナー部を面取りすることで、実施の形態１と同様の効果を得ることができる。
（実施例）
次に、上述した実施の形態１にかかる半導体装置２０（以下、実施例とする：図１，５参照）と、従来の半導体装置２２０（以下、比較例とする：図１６参照）と、で活性領域の寄生ダイオードのターンオフ時に、無効領域のｐ型領域を通ってソースパッドへ引き抜かれる正孔電流（遮断電流）の電流量を比較した結果を図１５に示す。図１５は、実施例と従来例との遮断電流の電流量の比較結果を示す説明図である。
図１５に示すように、実施例においては、従来例と比べて、活性領域１の寄生ダイオード６０ａ，６０ｂのターンオフ時にソースパッド２１ａへ引き抜かれる正孔電流の電流量が多くなることが確認された。その理由は、活性領域１の寄生ダイオード６０ａ，６０ｂのターンオフ時に、活性領域１の無効領域１ｂのｐ型領域３４ｂのコーナー部８１に正孔電流が集中しないことで、活性領域１の無効領域１ｂの寄生ダイオード６０ｂの逆回復耐量が向上されたからである。
図示省略するが、実施の形態２にかかる半導体装置１２０ａ～１２０ｃにおいても、実施例と同様の効果が得られる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態に例示した以外の電極パッドを、メイン半導体素子と同一の半導体基板に配置し、当該電極パッド直下に設けられたｐ型領域とでｎ-型ドリフト領域とのｐｎ接合で寄生ダイオードが形成される場合には、当該ｐ型領域のコーナー部が面取りされていることで、本発明の効果がより得られる。炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体を半導体材料とした場合においても本発明を適用可能である。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ 活性領域
１ａ 活性領域の有効領域
１ｂ 活性領域の無効領域
２ エッジ終端領域
３ ゲートランナー
１０，１０’ 半導体基板
１１ 半導体素子
１２ 電流センス部
１３ 温度センス部
２０，１２０ａ～１２０ｃ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ+型出発基板
３２ ｎ-型ドリフト領域
３２ａ ｎ-型領域
３３ ｎ型電流拡散領域
３４ａ ｐ型ベース領域
３４ｂ，１００，１００’，１００ａ～１００ｄ 活性領域の無効領域のｐ型領域
３４ｃ エッジ終端領域のｐ型領域
３４ｄ ｐ型連結部
３５ ｎ+型ソース領域
３６ａ，３６ｂ ｐ++型コンタクト領域
３７ トレンチ
３８ ゲート絶縁膜
３９ ゲート電極
４０ 層間絶縁膜
４０ａ，４０ｂ コンタクトホール
４１ ＮｉＳｉ膜
４２ 第１ＴｉＮ膜
４３ 第１Ｔｉ膜
４４ 第２ＴｉＮ膜
４５ 第２Ｔｉ膜
４６ バリアメタル
４７ めっき膜
４８ 端子ピン
４９，５０ 保護膜
５１ ドレイン電極
６０ａ，６０ｂ 寄生ダイオード
６１，６２ａ，６２ｂ，９１，９３ ｐ+型領域
７１ ｎ-型炭化珪素層
７１ａ ｎ-型炭化珪素層の厚さを増した部分
７２ ｐ型炭化珪素層
８１，８１’，１０１，１０１’ 活性領域の無効領域のｐ型領域のコーナー部
８２，８２’，８３ ｐ型領域とｐ型連結部との連結箇所の端部
９２，９４ ｎ型領域
ｄ１ ｐ+型領域の深さ
ｄ２ ｐ+型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ
ｔ２ ｎ-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 半導体基板のおもて面と直交する方向

Claims (7)

  1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板の内部に設けられた第１導電型領域と、
    前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置し、前記第１導電型領域に接する第１の第２導電型領域と、
    前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする絶縁ゲート型電界効果トランジスタと、
    前記半導体基板の第１主面上に設けられて、前記第１の第２導電型領域に電気的に接続され、前記半導体基板の第１主面と直交する方向に前記第１の第２導電型領域に対向する、前記絶縁ゲート型電界効果トランジスタのソースパッドと、
    前記絶縁ゲート型電界効果トランジスタが配置された有効領域を除く無効領域において、前記半導体基板の第１主面上に、前記ソースパッドと離れて設けられた、前記絶縁ゲート型電界効果トランジスタのゲートパッドと、
    前記半導体基板の第２主面に電気的に接続された、前記絶縁ゲート型電界効果トランジスタのドレイン電極と、
    前記無効領域において前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置して、前記第１導電型領域に接し、かつ前記半導体基板の第１主面と直交する方向に前記ゲートパッドに対向する第２の第２導電型領域と、
    前記第２の第２導電型領域の内部に設けられた、前記第２の第２導電型領域よりも不純物濃度の高い第３の第２導電型領域と、
    前記半導体基板に設けられた１つ以上の素子と、
    前記無効領域において前記半導体基板の第１主面上に、前記ソースパッドおよび前記ゲートパッドと離れて設けられた、前記素子の１つ以上の電極パッドと、
    を備え、
    前記ゲートパッドおよび前記電極パッドは、前記無効領域の一部に配置され、
    前記第２の第２導電型領域は、
    前記第３の第２導電型領域を介して前記ソースパッドに電気的に接続されており、コーナー部が面取りされた矩形状の平面形状を有し、
    前記半導体基板の第１主面と直交する方向に前記ゲートパッドおよびすべての前記電極パッドに対向する部分のみに設けられ、
    前記第３の第２導電型領域は、コーナー部が面取りされた矩形状に前記第２の第２導電型領域の中央部を囲む平面形状を有することを特徴とする半導体装置。
  2. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板の内部に設けられた第１導電型領域と、
    前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置し、前記第１導電型領域に接する第１の第２導電型領域と、
    前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする絶縁ゲート型電界効果トランジスタと、
    前記半導体基板の第１主面上に設けられて、前記第１の第２導電型領域に電気的に接続され、前記半導体基板の第１主面と直交する方向に前記第１の第２導電型領域に対向する、前記絶縁ゲート型電界効果トランジスタのソースパッドと、
    前記絶縁ゲート型電界効果トランジスタが配置された有効領域を除く無効領域において、前記半導体基板の第１主面上に、前記ソースパッドと離れて設けられた、前記絶縁ゲート型電界効果トランジスタのゲートパッドと、
    前記半導体基板の第２主面に電気的に接続された、前記絶縁ゲート型電界効果トランジスタのドレイン電極と、
    前記無効領域において前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置して、前記第１導電型領域に接し、かつ前記半導体基板の第１主面と直交する方向に前記ゲートパッドに対向する第２の第２導電型領域と、
    前記第２の第２導電型領域の内部に設けられた、前記第２の第２導電型領域よりも不純物濃度の高い第３の第２導電型領域と、
    前記半導体基板に設けられた、前記絶縁ゲート型電界効果トランジスタ以外の１つ以上の素子と、
    前記無効領域において前記半導体基板の第１主面上に、前記ソースパッドおよび前記ゲートパッドと離れて設けられた、前記素子の１つ以上の電極パッドと、
    を備え、
    前記第２の第２導電型領域は、
    前記第３の第２導電型領域を介して前記ソースパッドに電気的に接続されており、コーナー部が面取りされた矩形状の平面形状を有し、
    前記半導体基板の第１主面と直交する方向に前記ゲートパッドおよび前記電極パッドに対向する位置にそれぞれ互いに離れて配置され、
    前記第３の第２導電型領域は、コーナー部が面取りされた矩形状に前記第２の第２導電型領域の中央部を囲む平面形状を有することを特徴とする半導体装置。
  3. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板の内部に設けられた第１導電型領域と、
    前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置し、前記第１導電型領域に接する第１の第２導電型領域と、
    前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする絶縁ゲート型電界効果トランジスタと、
    前記半導体基板の第１主面上に設けられて、前記第１の第２導電型領域に電気的に接続され、前記半導体基板の第１主面と直交する方向に前記第１の第２導電型領域に対向する、前記絶縁ゲート型電界効果トランジスタのソースパッドと、
    前記絶縁ゲート型電界効果トランジスタが配置された有効領域を除く無効領域において、前記半導体基板の第１主面上に、前記ソースパッドと離れて設けられた、前記絶縁ゲート型電界効果トランジスタのゲートパッドと、
    前記半導体基板の第２主面に電気的に接続された、前記絶縁ゲート型電界効果トランジスタのドレイン電極と、
    前記無効領域において前記半導体基板の内部に設けられ、前記第１導電型領域よりも前記半導体基板の第１主面側に位置して、前記第１導電型領域に接し、かつ前記半導体基板の第１主面と直交する方向に前記ゲートパッドに対向する第２の第２導電型領域と、
    前記第２の第２導電型領域の内部に設けられた、前記第２の第２導電型領域よりも不純物濃度の高い第３の第２導電型領域と、
    を備え、
    前記第２の第２導電型領域は、前記第３の第２導電型領域を介して前記ソースパッドに電気的に接続されており、コーナー部が面取りされた矩形状の平面形状を有し、
    前記第２の第２導電型領域のコーナー部は、面取りされて鈍角をなし、
    前記第３の第２導電型領域は、コーナー部が面取りされた矩形状に前記第２の第２導電型領域の中央部を囲む平面形状を有することを特徴とする半導体装置。
  4. 前記半導体基板に設けられた１つ以上の素子と、
    前記無効領域において前記半導体基板の第１主面上に、前記ソースパッドおよび前記ゲートパッドと離れて設けられた、前記素子の１つ以上の電極パッドと、
    をさらに備え、
    前記第２の第２導電型領域は、前記半導体基板の第１主面と直交する方向に前記ゲートパッドおよびすべての前記電極パッドに対向することを特徴とする請求項３に記載の半導体装置。
  5. 前記ゲートパッドおよび前記電極パッドは、前記無効領域の一部に配置され、
    前記第２の第２導電型領域は、前記無効領域の全域にわたって設けられていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２の第２導電型領域のコーナー部は、円弧状に丸く面取りされていることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記第２の第２導電型領域のコーナー部は、面取りされて鈍角をなすことを特徴とする請求項１または２に記載の半導体装置。
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