JP2007305751A - 絶縁ゲート型半導体装置 - Google Patents

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Abstract

【課題】 ゲートパッド電極の下方にｐ＋型不純物領域を設ける場合、ｐ＋型不純物領域の端部が球面状の曲率を有する。ドレイン−ソース間逆方向耐圧が数百Ｖになると、球面状の端部に電界が集中し、十分なドレイン−ソース間逆方向耐圧を得ることができない。平面パターンにおいてｐ＋型不純物領域のコーナー部の曲率を大きくすると動作領域に配置できるトランジスタセル数が犠牲になる。
【解決手段】 ゲートパッド電極の下方にもトランジスタセルと連続するチャネル領域およびゲート電極を配置する。トランジスタセルをストライプ状としソース電極とコンタクトさせることで、ゲートパッド電極の下方に位置するチャネル領域およびゲート電極を所定の電位で固定する。これにより、ゲートパッド電極下方全面にｐ＋型不純物領域を設けなくても、所定のドレイン−ソース間逆方向耐圧を確保することができる。
【選択図】 図１

Description

本発明は絶縁ゲート型半導体装置に係り、特に動作領域面積を十分確保し、高い逆方向耐圧が維持できる絶縁ゲート型半導体装置に関する。
従来の絶縁ゲート型半導体装置において、ゲートパッド電極の下方にトランジスタセルは配置されていない（例えば特許文献１参照。）。
また、ゲートパッド電極の下方には、例えばｐｎ接合を複数直列接続した保護ダイオードが配置される場合がある。また、ゲートパッド電極の下方の基板にドレイン−ソース間逆方向耐圧を確保するため、高濃度不純物による拡散領域を形成する場合もある。
図７には、従来の絶縁ゲート型半導体装置として、ゲートパッド電極の下方にｐ＋型不純物領域を設けたｎチャネル型ＭＯＳＦＥＴの一例を示す。
図７（Ａ）は、ＭＯＳＦＥＴの平面図である。なお、図７（Ａ）では基板表面の層間絶縁膜は省略し、金属電極層（ソース電極４７、ゲートパッド電極４８、ゲート配線４８ａ）は破線で示している。
ゲート電極４３は、半導体基板３１表面にゲート酸化膜４１を介してストライプ状に設けられる。ゲート電極４３はポリシリコンを堆積後パターンニングし、不純物を導入して低抵抗化を図る。ソース領域４５はゲート電極４３に沿って基板３１表面に設ける。ソース領域４５はゲート電極４３に沿って設けられストライプ形状を有する。
トランジスタセルが配置される動作領域５１上にソース電極４７が設けられ、チップ端部にはゲートパッド電極４８が配置される。チップ周辺にはゲートパッド電極４８に接続するゲート配線４８ａが設けられる。
ゲート引き出し電極４３ａは、ゲートパッド電極４８およびゲート配線４８ａとほぼ重畳するパターンで設けられる。また、ゲート引き出し電極４３ａ下方のｎ−型エピタキシャル層３１ｂには、これとほぼ重畳するパターンでｐ＋型不純物領域４９が設けられる。
図７（Ｂ）は、図７（Ａ）のｅ−ｅ線断面図である。
半導体基板３１は、ｎ＋型シリコン半導体基板３１ａの上にｎ−型エピタキシャル層３１ｂを積層するなどしてドレイン領域を設けたものであり、その表面にｐ型のチャネル領域３４をストライプ状に複数設ける。チャネル領域３４間の基板３１表面にはゲート絶縁膜４１を介してストライプ状に複数のゲート電極４３を配置する。ゲート電極４３に隣接したチャネル領域３４表面にはｎ＋型のソース領域４５が形成される。ゲート電極４３上は層間絶縁膜４６で覆い、ソース領域４５にコンタクトするソース電極４７を設ける。ゲート電極４３で囲まれた領域が１つのトランジスタセルとなり、これらが多数配置されて動作領域５１が構成される。
ゲートパッド電極４８は、動作領域５１外のｎ−型半導体層３１ｂ表面に設けられ、動作領域５１のゲート電極４３に接続するゲート引き出し電極４３ａとコンタクトする。ｐ＋型不純物領域４９はゲート引き出し電極４３ａと同様のパターンで設けられる。
特開２００２−３６８２１８号公報（図６〜図８）
ｐ＋型不純物領域４９は、チャネル領域３４と接続しており、チップの終端での電界集中を緩和し、ソース−ドレイン間逆方向耐圧を確保する。
つまり、ｐ＋型不純物領域４９は、ゲート引き出し電極４８とほぼ重畳する同様のパターンで設ける必要がある。従って、例えば図７の如くゲート引き出し電極４３ａがゲートパッド電極４８の下方全面に配置されるパターンの場合には、ｐ＋型不純物領域４９もこれに対応して大きな面積が必要となる。
図８は、ｐ＋型不純物領域４９を説明する図であり、図８（Ａ）は、図７（Ａ）の丸印部分を、トランジスタセル（ＭＯＳＦＥＴ）が配置される動作領域５１側から見たｐ＋型不純物領域の斜視図である。図８（Ｂ）は他のｐ＋型不純物領域４９を示す平面図であり、表面の層間絶縁膜は省略し、金属電極層は破線で示す。
ｐ＋型不純物領域４９は拡散領域であり、図７（Ａ）の丸印で示す端部（ｎ−型エピタキシャル層３１ｂとの接合面）においては球面状の曲率を有する（図８（Ａ））。ここで、図７のパターンにおいて、より高い（例えば数百Ｖ）ドレイン−ソース間逆方向耐圧が必要になった場合、球面状の曲率を有する部分（図８（Ａ）の矢印部分）に強い電界が集中し、所望のドレイン−ソース間逆方向耐圧が得られない問題がある。
また、装置のオン抵抗を低減するには、例えばｎ−型エピタキシャル層３１ｂの比抵抗を低減する必要がある。このような場合、図７に示すｐ＋型不純物領域４９のパターンではドレイン−ソース間逆方向耐圧が劣化する問題もある。
つまり、動作領域５１に要求される特性が変化した場合、所定のドレイン−ソース間逆方向耐圧を得るためにｐ＋型不純物領域４９のパターンを動作領域５１とは別に変更する必要がある。
具体的には、球面状の曲率を緩和することで、十分なドレイン−ソース間逆方向耐圧を確保することができる。つまり図８（Ｂ）の如く、ｐ＋型不純物領域４９のコーナー部の平面パターンにおける曲率を大きくすることで図８（Ａ）に示す球面状の曲率も緩和でき、所定の逆方向耐圧が確保できる。
しかし、ゲート引き出し電極４３ａがゲートパッド電極４８の下方においてこれとほぼ重畳するパターンで設けられる場合、ゲート引き出し電極４３ａと同等のパターンであるｐ＋型不純物領域４９のコーナー部の湾曲が大きくなる。このため図７のパターンではゲートパッド電極４８近傍のトランジスタセルの一部が配置できず、動作領域（トランジスタセルの配置面積）を縮小しなければならない問題があった。
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、前記ゲート電極に沿って前記一主面の前記チャネル領域にストライプ状に設けられた一導電型のソース領域と、前記ゲート電極上に設けられた第２絶縁膜と、一部の前記チャネル領域上に前記第２絶縁膜を介して設けられたゲートパッド電極と、を具備することにより解決するものである。
第２に、一導電型半導体基板と、該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、前記ゲート電極に沿って前記一主面の前記チャネル領域にストライプ状に設けられた一導電型のソース領域と、前記ゲート電極上に設けられた第２絶縁膜と、前記一導電型半導体基板の周囲に設けられ前記ゲート電極およびゲートパッド電極に接続するゲート引き出し電極と、前記ゲート引き出し電極下方の前記基板表面に設けられ前記チャネル領域と接続する高濃度一導電型領域と、を具備し、前記ゲートパッド電極下方に前記第２絶縁膜を介して一部の前記チャネル領域、前記ゲート電極および前記ゲート引き出し電極が配置されることにより解決するものである。
本発明によれば、動作領域の面積を低減することなく、高いドレイン−ソース間逆方向耐圧を確保するＭＯＳＦＥＴを提供できる。すなわちトランジスタセルをストライプ状とし、従来ゲートパッド電極とほぼ重畳したパターンで設けられていたゲート引き出し電極、およびｐ＋型不純物領域のパターンを縮小し、そこにチャネル領域、ゲート電極、ゲート引き出し電極の一部を配置して、ゲートパッド電極下方のチャネル領域にソース電位を印加する。
ゲートパッド電極下方のチャネル領域は、ＭＯＳＦＥＴの動作領域と同じパターンで形成されているため、ゲートパッド電極下方においても動作領域と同等のドレイン−ソース間逆方向耐圧を確保できる。
従って、耐圧に応じてｐ＋型不純物領域のパターン（コーナー部における曲率）を変更することなく、所定の耐圧を確保できる。例えばより大きい耐圧を確保する場合に、ｐ＋型不純物領域のパターンの変更に伴い動作領域（トランジスタセルの配置面積数）が縮小する問題があるが、本実施形態によればこれらを回避して所定のドレイン−ソース間逆方向耐圧を確保できる。
本発明の実施の形態を、絶縁ゲート型半導体装置の一例としてｎチャネル型のＭＯＳＦＥＴを例に図１から図６を参照して詳細に説明する。
図１から図３には、第１の実施形態を示す。
図１は、本発明の第１の実施形態であるＭＯＳＦＥＴのチップの平面図を示す。図１（Ａ）は、層間絶縁膜を省略し、金属電極層（ソース電極、ゲートパッド電極、ゲート配線）を破線で示した平面図であり、図１（Ｂ）は、ソース電極およびゲートパッド電極、ゲート配線のパターンを示す平面図である。
本発明のＭＯＳＦＥＴ１００は、ｎ型半導体基板１と、チャネル領域４と、第１絶縁膜１１と、ゲート電極１３と、ソース領域１５と、ボディ領域１４と、第２絶縁膜１６と、ゲートパッド電極１８と、ソース電極１７と、から構成される。
図１（Ａ）の如く、ゲート電極１３はｎ型半導体基板１の表面に第１絶縁膜となるゲート酸化膜（ここでは不図示）を介してストライプ状に設けられる。ゲート電極１３は、ポリシリコンを堆積後パターンニングして設けられ、不純物の導入により低抵抗化が図られている。
チャネル領域４は、ゲート電極１３に沿ってｎ型半導体基板１の表面にストライプ状に設けられたｐ型不純物領域である。
ソース領域１５はゲート電極１３に沿ってチャネル領域４表面に設けられたｎ＋型不純物領域であり、ボディ領域１４は基板の電位安定化のため、隣接するソース領域１５間のチャネル領域４表面に、ゲート電極１３に沿って設けられたｐ＋型不純物領域である。
ゲート電極１３で囲まれたソース領域１５、チャネル領域４（ボディ領域１４）によりストライプ状のＭＯＳＦＥＴのトランジスタセルが構成される。このトランジスタセルが多数個配置されて、ＭＯＳＦＥＴ１００の動作領域２１が構成される。トランジスタセルはチップ端部に達し、全てのゲート電極１３は、動作領域２１の外周を囲みｎ型半導体基板１上にゲート酸化膜を介して配置されたゲート引き出し電極１３ａに接続する。ゲート引き出し電極１３ａもゲート電極１３同様、不純物の導入により低抵抗化が図られたポリシリコンである。ゲート引き出し電極１３ａは、ゲートパッド電極１８下方でこれと接続する。
ゲートパッド電極１８は、チップの一辺に沿って配置される。尚、図１ではチップの一辺において中央付近に配置されている例を示すが、チップのコーナー部に配置されてもよい。ゲートパッド電極１８はｎ＋型半導体基板１上に第２絶縁膜となる層間絶縁膜（ここでは不図示）を介して設けられた金属電極層である。また、動作領域２１の外周を囲むｎ型半導体基板上には、層間絶縁膜を介してゲートパッド電極１８と接続し、同一の金属電極層によるゲート配線１８ａが設けられる。ゲート配線１８ａもゲート引き出し電極１３ａとコンタクトしこれにより各トランジスタセルのゲート電極１３にゲート電圧を印加する。
ゲート引き出し電極１３ａは、ゲート配線１８ａとほぼ重畳する同様のリング状のパターンで設けられる。また、ゲート引き出し電極１３ａはゲートパッド電極１８下方にも配置されるが、ゲートパッド電極１８下方の全面に設けられることはない。ゲート引き出し電極１３ａ下方のｎ型半導体基板１表面には、ゲート引き出し電極１３ａとほぼ重畳するリング状のパターンでｐ＋型不純物領域２９が設けられる。つまり、ｐ＋型不純物領域２９もゲートパッド電極１８下方にも配置されるが、ゲートパッド電極１８下方の全面に設けられることはない。
本実施形態では、図１（Ａ）の如くゲートパッド電極１８の下方にストライプ状のチャネル領域４およびゲート電極１３のそれぞれ一部、およびリング状のゲート引き出し電極１３ａおよびｐ＋型不純物領域２９のそれぞれ一部が配置される。ゲートパッド電極１８は、その下方のゲート電極１３、チャネル領域４、ボディ領域１４とコンタクトせず、ゲート引き出し電極１３ａとコンタクトする。またチップの外周を囲むｐ＋型不純物領域２９は、ストライプ状のチャネル領域４と接続しており、チャネル領域４と同じソース電位が印加される。
後述するが、ゲートパッド電極１８下方のチャネル領域４にはソース領域１５は配置されない。
ゲート引き出し電極１３ａの周囲のｎ型半導体基板１表面には、必要に応じてｐ＋型不純物を拡散したガードリング２２が配置される。ガードリング２２は何れの電位も印加されない例えばｐ型の不純物領域である。
図１（Ｂ）の如く、ソース電極１７はゲートパッド電極１８を囲み、これと隣接して設けられる。ソース電極１７は、ゲートパッド電極１８と同一の金属電極層により構成され、動作領域２１の大部分の領域上を覆い、各トランジスタセルと電気的に接続する。
本実施形態のトランジスタセルはストライプ状である。従って、チャネル領域４の一部がゲートパッド電極１８と重畳するトランジスタセル（図１（Ａ）のｘ領域のトランジスタセル）も、ソース電極１７によって所定の電位が印加され（図１（Ｂ）参照）、電位が固定されると共にトランジスタ動作を行う。
尚、本実施形態ではゲートパッド電極１８下方にソース領域１５が配置されず、ｘ領域のトランジスタセルは、ゲートパッド電極１８の両側でソース領域１５が分割されている。つまり図１（Ａ）の平面図において、ソース電極１７下方の動作領域２１ではチャネル領域４の表面にボディ領域１４が配置されるため、チャネル領域４が露出していない。一方ゲートパッド電極１８の下方では、ゲート電極１３と隣接してチャネル領域４が露出する。
従って、ストライプ状のゲート電極１３およびチャネル領域４には所定の電位（ゲート電位、ソース電位）が印加されるが、トランジスタ動作を行うのはソース電極１７下方のみである。
図２および図３には、本実施形態のＭＯＳＦＥＴの断面図を示す。図２は図１（Ａ）のａ−ａ線断面図であり、図３は図１（Ａ）のｂ−ｂ線断面図である。
ｎ型半導体基板１は、ｎ＋型のシリコン半導体基板１ａの上に、ｎ−型半導体層１ｂを積層するなどしてドレイン領域を設けたものである。ｎ−型半導体層１ｂは例えばエピタキシャル層である。ｎ−型半導体層の表面にはストライプ状に複数のチャネル領域４を設ける。
ソース電極１７下方のチャネル領域４の表面には、ｎ＋型不純物領域のソース領域１５とｐ＋型不純物領域のボディ領域１４を設ける。隣り合うチャネル領域４間の基板表面には、ゲート酸化膜１１を介してポリシリコンによるゲート電極１３がストライプ状に配置される。ソース領域１５は、ゲート電極１３に一部重畳してゲート電極１３の両側に設けられ、隣り合うソース領域１５間のチャネル領域４表面にボディ領域１４を配置する。
すなわち、ストライプ状のゲート電極１３に沿って、その両側にチャネル領域４、ソース領域１５、ボディ領域１６がそれぞれストライプ状に配置される。
ゲート電極１３の上面および側面はＢＰＳＧ（Ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等からなる層間絶縁膜１６が設けられ、ゲート電極１３はゲート絶縁膜１１および層間絶縁膜１６によりその周囲を被覆される。
層間絶縁膜１６上には、金属電極層を所望の形状にパターンニングしてゲートパッド電極１８、ゲート配線１８ａおよびソース電極１７を設ける（図１（Ｂ）参照）。
図２の如く、ソース電極１７下方では、層間絶縁膜１６にコンタクトホールＣＨが設けられ、コンタクトホールＣＨを介してソース電極１７と、ソース領域１５およびボディ領域１４（チャネル領域４）がコンタクトする。
ゲートパッド電極１８下方にも、ソース電極１７の下方と同様にゲート電極１３、ボディ領域１４、チャネル領域４、ゲート酸化膜１１、層間絶縁膜１６が配置される。しかし、これらの間に配置される層間絶縁膜１６にコンタクトホールは設けられない。ゲートパッド電極１８は、層間絶縁膜１６に設けたコンタクトホールＣＨを介してゲート引き出し電極１３ａとコンタクトするが、ボディ領域１４、チャネル領域４とはコンタクトしない。
また既述の如くゲートパッド電極１８下方のチャネル領域４にはソース領域１５が配置されない。
つまり、図２の如くＸ領域においてゲートパッド電極１８下方にはトランジスタセルは形成されない。
一方図３の如く、Ｘ領域のストライプ状のゲート電極１３およびチャネル領域１４はソース電極１７下方まで延在している。ソース電極１７下方ではソース領域１５が設けられているので、ソース電極１７下方ではトランジスタセルを構成する（図３）。本実施形態では、図２および図３においてチャネル領域４が配置される領域を動作領域２１とする。
またゲートパッド電極１８およびゲート配線１８ａ下方のｐ＋型不純物領域２９はチップの外周を囲んで設けられ、ストライプ状のチャネル領域４と接続し（図１（Ａ））、これらは等電位（ソース電位）となる。これにより、ソース−ドレイン間に逆方向電圧が印加された場合のゲートパッド電極１８下方における電界集中を緩和できる。
必要に応じて、ｐ＋型不純物領域２９の外周に、ｐ＋型不純物の拡散領域であるガードリング２２を設ける。ガードリング２２は何れの電位も印加されず、ｐ＋型不純物領域２９付近のソース−ドレイン間に発生する電界集中を緩和する。
また、ｎ型半導体層１の裏面にはｎ＋型半導体基板１ａとコンタクトするドレイン電極２０を設ける。
本実施形態では、ゲートパッド電極１８下方のゲート引き出し電極１３ａの幅、およびｐ＋型不純物領域の幅を従来より大幅に狭め、ゲートパッド電極１８下方のｎ型半導体基板１表面にもチャネル領域４、ゲート電極１３、ボディ領域１４等を配置する。
ゲートパッド電極１８下方のチャネル領域４にはトランジスタセルのチャネル領域４と同様にソース電位が印加される。またゲートパッド１８下方のチャネル領域４（およびボディ領域１４）は、動作領域２１と同じパターンで形成されている。動作領域２１のチャネル領域４（およびボディ領域１４）は、ＭＯＳＦＥＴに要求される耐圧が確保できる条件で形成される。すなわち、ゲートパッド電極１８下方のチャネル領域４においても動作領域２１と同等のドレイン−ソース間逆方向耐圧を確保できる。
尚、ｐ＋型不純物領域２９の幅Ｗａは、チャネル領域４の幅Ｗｂよりも大きく、例えば６００Ｖ程度の耐圧の場合５０μｍである。従来（図７）のようにゲートパッド電極４８の下方全面に設ける場合は、ｐ＋型不純物領域４９の幅は例えば４００μｍ程度である。本実施形態では、ｐ＋型不純物領域２９（ゲート引き出し電極１３ａ）を縮小して確保した領域にチャネル領域４、ゲート電極１３等を配置している。
このように、本実施形態では、ゲートパッド電極１８下方に、動作領域１２と同じ設計ルール（サイズ、不純物濃度）でチャネル領域４（ボディ領域１４）を設ける。これにより、動作領域２１に要求される耐圧と同等のドレイン−ソース間逆方向耐圧を、ゲートパッド電極１８下方で確保できる。
また、動作領域２１の耐圧を変更する場合、動作領域２１のチャネル領域４の設計値を変更することにより、ゲートパッド電極１８下方においても所定の耐圧を確保することができる。
従来では、ゲートパッド電極４８下方に大きな面積のゲート引き出し電極４３ａとこれと重畳するｐ＋型不純物領域４９が配置されており、動作領域５１に要求される耐圧が変化するとｐ＋型不純物領域４９のパターン（コーナー部における曲率）も適宜変更が必要であった。
しかし、本実施形態によれば、動作領域２１の設計値の変更に連動してゲートパッド電極１８下方で所定のドレイン−ソース間逆方向耐圧を確保できる。
以上、ゲートパッド電極１８の下方にソース領域１５が配置されない例を示したが、ソース領域１５を設けて、ゲートパッド電極１８下方もトランジスタセルと同じ構成としてもよい。しかし、ソース領域１５上にソース電極１７が配置されないため不均一動作する可能性がある。従って、特にスイッチング素子に用いる場合など、不均一動作が好ましくない場合にはゲートパッド電極１８下方にソース領域１５を設けない方が望ましい。
図４から図６には、本発明の第２の実施形態を示す。図４はトランジスタセルを説明するための一部拡大図である。第２の実施形態はトランジスタセルがトレンチ構造であり、それ以外は図１と同様である。従って、ＭＯＳＦＥＴ１００のチップ平面図は図１を参照し、同一構成要素についての説明は省略する。
図４は層間絶縁膜を省略し、金属電極層を破線で示した平面図であり、図５は図４のｃ−ｃ線断面図、図６は図４のｄ−ｄ線断面図を示す。
第１の実施形態はいわゆるゲート電極がプレーナ構造で電流経路が縦型のＭＯＳＦＥＴである。一方第２の実施形態は、トレンチ構造のＭＯＳＦＥＴである。
図４を参照し、ｎ型半導体基板１の平面パターンにおいて、ストライプ状にトレンチ７を設ける。平面パターンにおいて、ゲート電極１３、チャネル領域４、ソース領域１５、ボディ領域１４は、全てトレンチ７に沿ったストライプ状に形成される。
この場合もトランジスタセルはストライプ状であり、ゲートパッド電極１８はチャネル領域４およびゲート電極１３の一部に重畳して設けられる。ソース電極、ゲート配線１８ａのパターンは第１の実施形態と同様である。
図５を参照し、トレンチ７はチャネル領域４を貫通し、ｎ−型半導体層１ｂに達する深さを有する。この場合、チャネル領域４はｎ型半導体基板１表面に連続して設けられ、トレンチ７で分離されたものであってもよいし、トレンチ７に隣接して選択的に形成された不純物領域であってもよい。
トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填されたポリシリコンよりなるゲート電極１３を設ける。
ソース電極１７下方では、トレンチ７に隣接したチャネル領域４表面にはｎ＋型のソース領域１５が形成され、隣り合うソース領域１５間のチャネル領域４表面にはｐ＋型のボディ領域１４を設ける。
ゲート電極１３を被覆して層間絶縁膜１６が設けられ、ソース電極１７は層間絶縁膜１６に設けたコンタクトホールＣＨを介して、ソース領域１５およびボディ領域１４（チャネル領域４）とコンタクトする。
ゲートパッド電極１８下方のｎ型半導体基板１にもトレンチ７、ゲート電極１３、ボディ領域１４、チャネル領域４が配置されるが、ゲートパッド電極１８とチャネル領域４がコンタクトすることはない。ゲートパッド電極１８は、層間絶縁膜１６に設けたコンタクトホールＣＨを介して、ｐ＋型不純物領域２９上のゲート引き出し電極１３ａとコンタクトする。
図６の如く、第２の実施形態においても、Ｘ領域のトランジスタセルは、ゲートパッド電極１８を囲みこれと隣接するソース電極１７とコンタクトする。従って、それらの電位は固定され、トランジスタ動作を行う。
また、ゲートパッド電極１８下方のチャネル領域４はソース電位に固定され、動作領域２１と同等のドレイン−ソース間逆方向耐圧を確保できる。
また、ゲート電極１３をトレンチ構造にすることにより、第１の実施形態と比較して動作領域２１に配置するトランジスタセルを増加させることができ、セル密度を向上させることができる。
また、本発明の実施の形態は、ｎチャネル型ＭＯＳＦＥＴで説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴ、またはＭＯＳＦＥＴのｎ＋（ｐ＋）型半導体基板の下方にｐ型（ｎ型）基板を配置したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）でも同様の効果が得られる。
本発明の半導体装置の平面図である。 本発明の半導体装置の断面図である。 本発明の半導体装置の断面図である。 本発明の半導体装置の平面図である。 本発明の半導体装置の断面図である。 本発明の半導体装置の断面図である。 従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 従来の半導体装置を説明する（Ａ）斜視図、（Ｂ）平面図である。
符号の説明
１ 半導体基板
１ａ ｎ＋型シリコン半導体基板
１ｂ ｎ−型エピタキシャル層
４ チャネル領域
７ トレンチ
１１ ゲート絶縁膜
１３ ゲート電極
１３ａ ゲート引き出し電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ ソース電極
１８ ゲートパッド電極
１８ａ ゲート配線
２１ 動作領域
２２ ガードリング
２９ ｐ＋型不純物領域
３１ 半導体基板
３１ａ ｎ＋型シリコン半導体基板
３１ｂ ｎ−型エピタキシャル層
３４ チャネル領域
４１ ゲート絶縁膜
４３ ゲート電極
４５ ソース領域
４７ ソース電極
４８ ゲートパッド電極
４９ ｐ＋型不純物領域
５１ 動作領域

Claims (7)

  1. 一導電型半導体基板と、
    該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、
    前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、
    前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、
    前記ゲート電極に沿って前記一主面の前記チャネル領域にストライプ状に設けられた一導電型のソース領域と、
    前記ゲート電極上に設けられた第２絶縁膜と、
    一部の前記チャネル領域上に前記第２絶縁膜を介して設けられたゲートパッド電極と、を具備することを特徴とする絶縁ゲート型半導体装置。
  2. 前記第２絶縁膜に設けたコンタクトホールと、
    前記第２絶縁膜上に設けられ、前記コンタクトホールを介して前記ソース領域および前記チャネル領域とコンタクトするソース電極と、を具備することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記一導電型半導体基板の周囲に設けられ前記ゲート電極および前記ゲートパッド電極に接続するゲート引き出し電極と、前記ゲート引き出し電極下方の前記基板表面に設けられ前記チャネル領域と接続する高濃度逆導電型領域とを有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  4. 前記ゲートパッド電極の下方に配置される前記チャネル領域は、前記ゲートパッド電極に隣接して設けられた前記ソース電極と電気的に接続することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
  5. 前記一導電型半導体基板の表面においてストライプ状に設けられたトレンチを有し、前記ゲート電極は前記トレンチに埋設されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  6. 前記ゲートパッド電極の下方に前記ゲート引き出し電極および前記ゲート電極の一部が配置されることを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
  7. 一導電型半導体基板と、
    該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、
    前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、
    前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、
    前記ゲート電極に沿って前記一主面の前記チャネル領域にストライプ状に設けられた一導電型のソース領域と、
    前記ゲート電極上に設けられた第２絶縁膜と、
    前記一導電型半導体基板の周囲に設けられ前記ゲート電極およびゲートパッド電極に接続するゲート引き出し電極と、
    前記ゲート引き出し電極下方の前記基板表面に設けられ前記チャネル領域と接続する高濃度一導電型領域と、を具備し、
    前記ゲートパッド電極下方に前記第２絶縁膜を介して一部の前記チャネル領域、前記ゲート電極および前記ゲート引き出し電極が配置されることを特徴とする絶縁ゲート型半導体装置。
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