JP2014112739A

JP2014112739A - 半導体装置

Info

Publication number: JP2014112739A
Application number: JP2014057236A
Authority: JP
Inventors: Hideyuki Ura; 秀幸浦; Masaru Izumisawa; 優泉沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-19
Filing date: 2014-03-19
Publication date: 2014-06-19

Abstract

【課題】本発明が解決しようとする課題は、ノイズの発生を抑制させることができる半導体装置を提供することである。
【解決手段】実施形態の半導体装置は、第１面、及び第２面を有する第１導電型の半導体基板と、前記第１面側に設けられた第１電極と、前記第２面側に設けられた第２導電型の第１半導体領域と、前記第１半導体領域に設けられた第１導電型の第２半導体領域と、前記第２面上に設けられた絶縁膜と、前記絶縁膜を介して前記第１半導体領域及び前記第２半導体領域上に設けられたゲート電極と、前記絶縁膜及び前記第２面上に設けられ、前記第１半導体領域及び前記第２半導体領域に電気的に接続された第２電極と、前記ゲート電極に電気的に接続され、前記第２半導体領域の直上には設けられていないゲートパッドと、を有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

パワースイッチ等に用いられるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）はスイッチング速度上昇が要求されている。しかしながら、スイッチング速度を上昇させると、ノイズの上昇も伴う可能性が生じるという問題点がある。

特開平７−２１１８９９号公報

本発明が解決しようとする課題は、ノイズの発生を抑制させることができる半導体装置を提供することである。

実施形態の半導体装置は、第１面、及び第２面を有する第１導電型の半導体基板と、前記第１面側に設けられた第１電極と、前記半導体基板の前記第２面側に設けられた第２導電型の第１半導体領域と、前記第１半導体領域に選択的に設けられた第１導電型の第２半導体領域と、前記第２面上に設けられた絶縁膜と、前記絶縁膜を介して前記第１半導体領域及び前記第２半導体領域上に設けられたゲート電極と、前記絶縁膜及び前記第２面上に設けられ、前記第１半導体領域及び前記第２半導体領域に電気的に接続された第２電極と、前記ゲート電極に電気的に接続され、前記第２半導体領域の直上には設けられていないゲートパッドと、を有する。

第１の実施形態に係る半導体装置１ａの平面構造を示す平面図。図１のＡ−Ａ’線における断面を示す断面図。図１のＢ−Ｂ’線における断面を示す断面図。比較例に係る半導体装置１ｂの平面構造を示す平面図。図４のＡ−Ａ’線における断面を示す断面図。第２の実施形態に係る半導体装置１ｃの平面構造を示す平面図。図６のＡ−Ａ’線における断面を示す断面図。第３の実施形態に係る半導体装置１ｄの平面構造を示す平面図。図８のＡ−Ａ’線における断面を示す断面図。第４の実施形態に係る半導体装置１ｅの平面構造を示す平面図。図１０のＡ−Ａ’線における断面を示す断面図。図１０のＢ−Ｂ’線における断面を示す断面図。

以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。なお、本実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は実施可能である。以下の説明において、Ｎ⁻、Ｎの表記は不純物濃度の相対的な高低を表す。すなわち、ＮはＮ⁻よりもＮ型の不純物濃度が相対的に高いことを示す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。

［第１の実施形態］
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１、図２及び図３を参照しながら説明する。図１は第１の実施形態に係る半導体装置１ａの平面構造を示す平面図、図２は図１のＡ−Ａ’線における断面を示す断面図、及び図３は図１のＢ−Ｂ’線における断面を示す断面図を示している。なお、図１に示す平面図は、図２及び図３で示すゲート酸化膜１３とソース電極１５を省略している。

半導体装置１ａはＭＯＳＦＥＴ構造を有する。半導体装置１ａはＮ型ドリフト層１０（半導体基板）、Ｐ型ベース層１１（第１半導体領域）、Ｎ型ソース層１２（第２半導体領域）、ゲート酸化膜１３（絶縁膜）、ゲート電極１４（第２ゲート電極）、ソース電極１５（第２電極）、ドレイン電極１６（第１電極）、及びゲートパッド３０（第１ゲート電極）を有する。

Ｎ型半導体基板１０は、第１面と、その第１面に対向する第２面を有する。また、Ｎ型半導体基板１０はＮ型ドリフト層２０を有する。本実施形態では、一例として、Ｎ型半導体基板１０にシリコン（Ｓｉ）を用いるが、第２の実施形態、第３の実施形態、及び第４の実施形態も含め、Ｎ型半導体基板１０に炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）等を用いた場合でも実施は可能である。

半導体装置１ａの構成について説明する。まず、Ｎ型半導体基板１０の第２面側にＰ型ベース層１１が設けられる。Ｐ型ベース層１１に接し、Ｎ型半導体基板１０の第２面上において選択的にＮ型ソース層１２が設けられる。

前記Ｎ型半導体基板１０、Ｐ型ベース層１１、及びＮ型ソース層１２と接するようにＮ型半導体基板１０上にゲート酸化膜１３が設けられ、そのゲート酸化膜１３を介してゲート電極１４が設けられる。第１の実施形態の半導体装置１ａの場合、図１に示すようにゲート電極１４は複数並んで（以後、ストライプ状という）設けられる。なお、ゲート電極１４は例えばポリシリコン等が用いられるが、その材料は特に限定されない。

そして、Ｎ型半導体基板１０の第２面上であり、Ｐ型ベース層１１、Ｎ型ソース層１２、及びゲート酸化膜１３に接するようにソース電極１５が設けられる。さらに、Ｎ型半導体基板１０の第１面にはドレイン電極１６が設けられる。以上の構成により、半導体装置１ａは図１、図２、及び図３に示すような平面構造及び断面構造を有する。

また、Ｎ型半導体基板１０の第２面上の一部にはゲートパッド３０（第１ゲート電極）が設けられ、前述したソース電極１５とは電気的に接続していない。このゲートパッド３０はゲート電極１４と、例えばボンディングワイヤ等によって電気的に接続され、ゲート電極１４の電源としての役割を有する。

ここで、上記のような構成を有する第１の実施形態の半導体装置１ａのゲート電極１４は、図１及び図２に示すように、ゲートパッド３０の下、すなわち、Ｎ型半導体基板１０とゲートパッド３０の間に設けられたゲート酸化膜１３内にも、ストライプ状のゲート電極１４が設けられている。また、ゲートパッド３０下のＮ型半導体基板１０にもＰ型ベース層１１が設けられている。なお、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。

なお、本実施形態ではＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以後、ＩＧＢＴという）構造であっても実施は可能である。その場合、Ｎ型半導体基板１０とドレイン電極１６の間にコレクタ領域となるＰ型半導体領域が設けられる。

（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。

半導体装置１ａはＭＯＳＦＥＴ構造を有しており、例えば、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ａがオン状態になり、電子電流が流れる。

この電子電流は、Ｎ型ソース層１２、Ｐ型ベース層１１のゲート酸化膜１３に接する面に形成されるＮ型の反転層（すなわち半導体装置１ａのチャネル）、及びＮ型ドリフト層２０（すなわちＮ型半導体基板１０）を経て、ソース電極１５からドレイン電極１６へ流れる。

逆にゲート電極１４の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、ソース電極１５からの電子電流が遮断され、半導体装置１ａはオフ状態（逆バイアス印加状態）となる。

以上のように、半導体装置１ａは、ゲート電極１８の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。

（半導体装置１ａの効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。

図４は比較例に係る半導体装置１ｂの平面構造を示す平面図、図５は図４のＡ−Ａ’線における断面を示す断面図を示す断面図を示している。

比較例が第１の実施形態と異なる点は、図４及び図５に示すように、半導体装置１ｂのゲートパッド３０下のゲート酸化膜１３内にはゲート電極１４が設けられていない点である。すなわち、ゲートパッド３０部の断面構造は図５に示すような構造であり、Ｎ型半導体基板１０とソース電極１５の間にはゲート酸化膜１３のみが形成されており、さらに、ゲートパッド３０下のＮ型半導体基板１０にはＰ型ベース層１１が設けられていない。ゲートパッド３０部以外の構造については第１の実施形態の場合と同様である。

ここで、例えばＭＯＳＦＥＴ構造を有する半導体装置のスイッチング速度を上昇させる際に生じる問題点と、その解決方法の一般的な一例について説明する。スイッチング速度を上昇させると、スイッチング時のノイズの発生が顕著になる傾向にあり、そのノイズは誤った情報伝達等の要因となる。半導体装置の容量を増加させるとノイズが抑制されることが経験的に分かっており、このようなノイズを低減させる方法の１つとして挙げられる。

平行電極板の容量は、電極面積に比例し、電極間距離に反比例する。従って、比較例の半導体装置１ｂにおいて、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させる、すなわち、ゲート酸化膜１３の膜厚を薄くすることにより、半導体装置１ｂ全体の容量を決める要素の１つであるＮ型半導体基板１０とゲートパッド３０間の容量（以後、Ｃ_ＧＤという）を増加させることが可能となる。前述したように、半導体装置１ｂの容量（すなわちＣ_ＧＤ）を増加させることにより、ノイズの発生を抑制できる。

しかしながら、Ｎ型半導体基板１０とゲートパッド３０の電極間距離を減少させるために、ゲート酸化膜１３を薄くすると、ゲート電極１４とゲートパッド３０とをボンディングワイヤ等でボンディングする際、Ｎ型半導体基板１０の第２面に物理的なダメージを与える可能性が生じ、結果として、半導体装置１ｂの信頼性の低下に繋がる。

第１の実施形態の半導体装置１ａの場合、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設け、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けている。ゲート電極１４はゲートパッド３０と同電位であるため、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。よって、半導体装置１ａではＣ_ＧＤを上昇させることが可能となる。

加えて、ゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けることにより、Ｐ型ベース層１１とゲート電極１４間の容量（以後、Ｃ_ＧＳという）も形成される。従って、半導体装置１ａ全体としての容量をさらに上昇させることが可能である。

また、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けているのみであり、ゲート酸化膜１３の厚さ（Ｎ型半導体基板１０の第２面からゲートパッド３０までの長さ）は不変である。よって、比較例の半導体装置１ｂのように、ボンディングワイヤ等によるゲート電極１４とゲートパッド３０のボンディング時に、Ｎ型半導体基板１０の第２面への物理的なダメージは抑制できる。

以上のように、ゲートパッド３０下のゲート酸化膜１３内にもゲート電極１４を設けることによりＣ_ＧＤを上昇させ、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層を設けることによりＣ_ＧＳを形成し、半導体装置１ａ全体の容量を増加することが可能である。よって、半導体装置１ａは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。

［第２の実施形態］
以下に、図６及び図７を用いて第２の実施形態について説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

（半導体装置１ｃの構造）
第２の実施形態に係る半導体装置１ｃの構造について、図６及び図７を参照しながら説明する。図６は第２の実施形態に係る半導体装置１ｃの平面構造を示す平面図、図７は図６のＡ−Ａ’線における断面を示す断面図を示している。

半導体装置１ｃが第１の実施形態の半導体装置１ａと異なる点は、ゲートパッド３０下の隣接するＰ型ベース層１１間にＮ⁻型半導体層１７（第３半導体領域）が設けられている点である（図７）。すなわち、ゲートパッド３０下における、ゲート電極１３下のＮ型半導体基板１０にＮ⁻型半導体層１７が設けられている。

その他の構造については、第１の実施形態の半導体装置１ａと同様であり、ＭＯＳＦＥＴ構造を有している。そして、平面視した際に、ゲートパッド３０の下、すなわち、Ｎ型半導体基板１０とゲートパッド３０の間に設けられたゲート酸化膜１３内にも、ストライプ状のゲート電極１４が設けられている。なお、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。

本実施形態でもＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えばＩＧＢＴ構造であっても実施は可能である。その場合、Ｎ型半導体基板１０とドレイン電極１６の間にコレクタ領域となるＰ型半導体領域が設けられる。

（半導体装置１ｃの動作）
半導体装置１ｃの動作は半導体装置１ａと同様である。

半導体装置１ｃの動作時（オン状態）のみの説明をすると、まず、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ｃがオン状態になり、電子電流が流れる。

この電子電流は、Ｎ型ソース層１２、Ｐ型ベース層１１のゲート酸化膜１３に接する面に形成されるＮ型の反転層（すなわち半導体装置１ｃのチャネル）、及びＮ型ドリフト層２０を経て、ソース電極１５からドレイン電極１６へ流れる。

以上のように、半導体装置１ｃも、ゲート電極１４の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。

（半導体装置１ｃの効果）
第２の実施形態の半導体装置１ｃの効果について説明する。

ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設け、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１及びＮ⁻型半導体層１７を設けている。ゲート電極１４はゲートパッド３０と同電位であるため、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。上述したように、平行電極板の容量は、電極面積に比例し電極間距離に反比例するので、Ｎ型半導体基板１０とゲートパッド３０（ゲート電極１４）の距離を減少させることによって、半導体装置１ｃではＣ_ＧＤを上昇させることが可能となる。

第２の実施形態の半導体装置１ｃの場合、ゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１及びＮ⁻型半導体層１７を設けることにより、Ｐ型ベース層１１とゲート電極１４間の容量Ｃ_ＧＳ、及びＮ⁻型半導体層１７とゲート電極１４間の容量（以後、Ｃ’という）も形成される。従って、半導体装置１ｃ全体としての容量をさらに上昇させることが可能である。

加えて、隣接するＰ型ベース層１１間にＮ⁻型半導体層１７を設けることにより、逆バイアス印加時のＰ型ベース層１１間の空乏層形成を遅くすることができるため、逆バイアス印加電圧による容量変化を小さくすることが可能となる。結果として、スイッチング時の容量の変化も低減でき、スイッチングノイズ抑制が可能となる。

また、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けているのみであり、ゲート酸化膜１３の厚さ（Ｎ型半導体基板１０の第２面からゲートパッド３０までの長さ）は不変である。よって、ボンディングワイヤ等によるゲート電極１４とゲートパッド３０のボンディング時に、Ｎ型半導体基板１０の第２面への物理的なダメージは抑制できる。

以上のように、ゲートパッド３０下のゲート酸化膜１３内にもゲート電極１４を設けることによりＣ_ＧＤを上昇させ、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１及びＮ⁻型半導体層１７を設けることによりＣ_ＧＳ及びＣ’を形成し、半導体装置１ｃ全体の容量を増加することが可能となる。従って、半導体装置１ｃは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。

［第３の実施形態］
以下に、図８及び図９を用いて第３の実施形態について説明する。なお、第３の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

（半導体装置１ｄの構造）
第３の実施形態に係る半導体装置１ｄの構造について、図８及び図９を参照しながら説明する。図８は第３の実施形態に係る半導体装置１ｄの平面構造を示す平面図、図９は図８のＡ−Ａ’線における断面を示す断面図を示している。

半導体装置１ｄが第１の実施形態の半導体装置１ａと異なる点は、ゲートパッド３０下のゲート酸化膜１３内に設けられたゲート電極１４が板状に設けられている点である。なお、図８ではゲートパッド３０下の板状のゲート電極１４はゲートパッド３０よりも面積が大きいように図示しているが、ゲートパッド３０下の板状のゲート電極１４の面積は特に限定されない。また、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。

（半導体装置１ｄの動作）
半導体装置１ｄの動作は半導体装置１ａと同様である。

半導体装置１ｄの動作時（オン状態）のみの説明をすると、まず、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ｄがオン状態になり、電子電流が流れる。

この電子電流は、Ｎ型ソース層１２、Ｐ型ベース層１１のゲート酸化膜１３に接する面に形成されるＮ型の反転層（すなわち半導体装置１ｄのチャネル）、及びＮ型ドリフト層２０を経て、ソース電極１５からドレイン電極１６へ流れる。

以上のように、半導体装置１ｄも、ゲート電極１４の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。

（半導体装置１ｄの効果）
第３の実施形態の半導体装置１ｄの効果について説明する。

ゲート電極１４の電位は、ゲートパッド３０の電位と等しい。よって、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。上述したように、平行電極板の容量は、電極面積に比例し電極間距離に反比例するので、Ｎ型半導体基板１０とゲートパッド３０（ゲート電極１４）の距離を減少させることによって、半導体装置１ｃではＣ_ＧＤを上昇させることが可能となる。

第３の実施形態の半導体装置１ｄの場合、ゲートパッド３０下のゲート酸化膜１３内に設けたゲート電極１４を板状に設けることにより、第１の実施形態のようにゲートパッド３０下のゲート酸化膜１３内に設けたゲート電極１４をストライプ状に設けた場合よりも、平面視した際のゲート電極１４の表面積が大きくなっている。平行電極板の容量は電極面積に比例するため、第３の実施形態の半導体装置１ｄのＣ_ＧＤは、第１の実施形態の半導体装置１ａのＣ_ＧＤよりも大きくなる。従って、半導体装置１ｄ全体としての容量を増加させる効果をさらに得ることが可能となる。

以上のように、ゲートパッド３０下のゲート酸化膜１３内に板状のゲート電極１４を設けることによりＣ_ＧＤを上昇させ、半導体装置１ｄ全体の容量を増加することが可能となる。従って、半導体装置１ｄは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。

［第４の実施形態］
以下に、図１０、図１１、及び図１２を用いて第４の実施形態について説明する。なお、第４の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

（半導体装置１ｅの構造）
第４の実施形態に係る半導体装置１ｅの構造について、図１０、図１１、及び図１２を参照しながら説明する。図１０は第４の実施形態に係る半導体装置１ｅの平面構造を示す平面図、図１１は図１０のＡ−Ａ’線における断面を示す断面図、及び図１２は図１０のＢ−Ｂ’線における断面を示す断面図を示している。

半導体装置１ｅが第１の実施形態の半導体装置１ａと異なる点は、ゲートパッド３０下のゲート酸化膜１３内にもゲート電極１４が設けられており、さらに平面視した際にゲート電極１４が互いに交差（以後、メッシュ状という）して設けられている点である（図１０及び図１１）。それ以外の構造については図１２に示すように、第１の実施形態の半導体装置１ａ等の構造と同様である。

なお、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。

また、本実施形態でもＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えばＩＧＢＴ構造であっても実施は可能である。その場合、Ｎ型半導体基板１０とドレイン電極１６の間にコレクタ領域となるＰ型半導体領域が設けられる。

（半導体装置１ｅの動作）
半導体装置１ｅの動作は半導体装置１ａと同様である。

半導体装置１ｅの動作時（オン状態）のみの説明をすると、まず、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ｅがオン状態になり、電子電流が流れる。

以上のように、半導体装置１ｅも、ゲート電極１４の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。

（半導体装置１ｅの効果）
第４の実施形態の半導体装置１ｅの効果について説明する。

ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設け、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けている。ゲート電極１４はゲートパッド３０と同電位であるため、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。上述したように、平行電極板の容量は、電極面積に比例し電極間距離に反比例するので、Ｎ型半導体基板１０とゲートパッド３０（ゲート電極１４）の距離を減少させることによって、半導体装置１ｄではＣ_ＧＤを上昇させることが可能となる。

第４の実施形態の半導体装置１ｅの場合、ゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けることにより、Ｐ型ベース層１１とゲート電極１４間の容量Ｃ_ＧＳも形成される。従って、半導体装置１ｅ全体としての容量をさらに上昇させることが可能である。本実施形態の場合、ゲートパッド３０下のメッシュ状のゲート電極１４の空間部の面積が小さい、すなわち、ゲート電極１４の占める面積が大きくなり、板状に近いほど容量上昇の効果は得やすい。

さらに、第４の実施形態の半導体装置１ｅのように、平面視した際にゲート電極１４がメッシュ状となるように設けることにより、半導体装置として機能する有効領域がストライプ状の場合よりも広くなるという効果も有する。

以上のように、平面視した際にメッシュ状となり、かつゲートパッド３０下のゲート酸化膜１３内にも位置するゲート電極１４を設けることによりＣ_ＧＤを上昇させ、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けることによりＣ_ＧＳを形成し、半導体装置１ｅ全体の容量を増加することが可能となる。従って、半導体装置１ｅは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ａ，１ｂ，１ｃ，１ｄ，１ｅ…半導体装置、１０…Ｎ型半導体基板（半導体基板）、１１…Ｐ型ベース層（第１半導体領域）、１２…Ｎ型ソース層（第２半導体領域）、１３…ゲート酸化膜（絶縁膜）、１４…ゲート電極（第２ゲート電極）、１５…ソース電極（第２電極）、１６…ドレイン電極（第１電極）、１７…Ｎ⁻型半導体層（第３半導体領域）、２０…Ｎ型ドリフト層、３０…ゲートパッド（第１ゲート電極）

Claims

第１面、及び第２面を有する第１導電型の半導体基板と、
前記第１面側に設けられた第１電極と、
前記半導体基板の前記第２面側に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域に選択的に設けられた第１導電型の第２半導体領域と、
前記第２面上に設けられた絶縁膜と、
前記絶縁膜を介して前記第１半導体領域及び前記第２半導体領域上に設けられたゲート電極と、
前記絶縁膜及び前記第２面上に設けられ、前記第１半導体領域及び前記第２半導体領域に電気的に接続された第２電極と、
前記ゲート電極に電気的に接続され、前記第２半導体領域の直上には設けられていないゲートパッドと、
を有する半導体装置。
前記ゲートパッドは、前記第２面側において、前記第２電極に囲まれている請求項１に記載の半導体装置。