JPH10270679A - 半導体装置 - Google Patents
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- JPH10270679A JPH10270679A JP7765597A JP7765597A JPH10270679A JP H10270679 A JPH10270679 A JP H10270679A JP 7765597 A JP7765597 A JP 7765597A JP 7765597 A JP7765597 A JP 7765597A JP H10270679 A JPH10270679 A JP H10270679A
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- drain layer
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Abstract
(57)【要約】
【課題】 チャンネル領域のオン抵抗の増大を伴わず
に、静電容量を低減できる半導体装置を提供する。 【解決手段】 ドレイン層１及びソース層３に挟まれた
一面１１側のチャンネル領域２１に絶縁膜４を介して対
面するゲート電極５と、ベース層２及びソース層３の双
方に接触するソース電極６と、ドレイン層１の他面１２
に形成されたドレイン電極７とを備え、ゲート電極５及
びソース電極６とそれぞれ接続されたゲート電極パッド
５１及びソース電極パッド６１が、所定膜厚δの絶縁膜
４を介してドレイン層１の一面１１と互いに対面する半
導体装置において、前記ゲート電極パッド５１及び前記
ソース電極パッド６１のそれぞれと、前記ドレイン電極
７との間の静電容量を低減する静電容量低減手段が、そ
れぞれと前記ドレイン層１の一面１１との間に前記絶縁
膜４を介して設けられた構成にしてある。
に、静電容量を低減できる半導体装置を提供する。 【解決手段】 ドレイン層１及びソース層３に挟まれた
一面１１側のチャンネル領域２１に絶縁膜４を介して対
面するゲート電極５と、ベース層２及びソース層３の双
方に接触するソース電極６と、ドレイン層１の他面１２
に形成されたドレイン電極７とを備え、ゲート電極５及
びソース電極６とそれぞれ接続されたゲート電極パッド
５１及びソース電極パッド６１が、所定膜厚δの絶縁膜
４を介してドレイン層１の一面１１と互いに対面する半
導体装置において、前記ゲート電極パッド５１及び前記
ソース電極パッド６１のそれぞれと、前記ドレイン電極
７との間の静電容量を低減する静電容量低減手段が、そ
れぞれと前記ドレイン層１の一面１１との間に前記絶縁
膜４を介して設けられた構成にしてある。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁されたゲート
電極に電圧を印加し、発生する電界によって動作する電
界効果型の半導体装置に関するものである。
電極に電圧を印加し、発生する電界によって動作する電
界効果型の半導体装置に関するものである。
【０００２】
【従来の技術】従来、この種の半導体装置として、図２
に示す構成のものが存在する。このものは、一面Ａ１を
有した第１導電型のドレイン層Ａと、ドレイン層Ａとの
間でｐｎ接合を形成する第２導電型のベース層Ｂと、ベ
ース層Ｂ内に形成される第１導電型のソース層Ｃと、ド
レイン層Ａ及びソース層Ｃに挟まれた一面Ａ１側のベー
ス層Ｂであるチャンネル領域Ｂ１に絶縁膜Ｄを介して対
面して、そのチャンネル領域Ｂ１の導電型を反転させる
ゲート電極Ｅと、ベース層Ｂ及びソース層Ｃの双方に接
触するソース電極Ｆと、ドレイン層Ａの他面Ａ２に形成
されたドレイン電極Ｇとを備えている。
に示す構成のものが存在する。このものは、一面Ａ１を
有した第１導電型のドレイン層Ａと、ドレイン層Ａとの
間でｐｎ接合を形成する第２導電型のベース層Ｂと、ベ
ース層Ｂ内に形成される第１導電型のソース層Ｃと、ド
レイン層Ａ及びソース層Ｃに挟まれた一面Ａ１側のベー
ス層Ｂであるチャンネル領域Ｂ１に絶縁膜Ｄを介して対
面して、そのチャンネル領域Ｂ１の導電型を反転させる
ゲート電極Ｅと、ベース層Ｂ及びソース層Ｃの双方に接
触するソース電極Ｆと、ドレイン層Ａの他面Ａ２に形成
されたドレイン電極Ｇとを備えている。
【０００３】さらに詳しくは、ゲート電極Ｅ及びソース
電極Ｆとそれぞれ接続されたゲート電極パッドＥ１及び
ソース電極パッドＦ１が、所定膜厚δの絶縁膜Ｄを介し
てドレイン層Ａの一面Ａ１と互いに対面している。
電極Ｆとそれぞれ接続されたゲート電極パッドＥ１及び
ソース電極パッドＦ１が、所定膜厚δの絶縁膜Ｄを介し
てドレイン層Ａの一面Ａ１と互いに対面している。
【０００４】
【発明が解決しようとする課題】上記した従来の半導体
装置では、電圧がゲート電極Ｅに印加されると、発生し
た電界でもってチャンネル領域Ｂ１の導電型が反転し
て、ソース電極Ｆ及びドレイン電極Ｇ間がオンしてスイ
ッチングできる。さらに、一般のバイポーラトランジス
タと比較して、オン状態におけるオフセット電圧を持た
ない、ゲート電極Ｅでもって発生する電界で動作するの
で入力抵抗が極めて大きい、及び、チャンネル領域Ｂ１
の導電型が急速に反転してスイッチング時間が短い等、
多くの長所を有している。
装置では、電圧がゲート電極Ｅに印加されると、発生し
た電界でもってチャンネル領域Ｂ１の導電型が反転し
て、ソース電極Ｆ及びドレイン電極Ｇ間がオンしてスイ
ッチングできる。さらに、一般のバイポーラトランジス
タと比較して、オン状態におけるオフセット電圧を持た
ない、ゲート電極Ｅでもって発生する電界で動作するの
で入力抵抗が極めて大きい、及び、チャンネル領域Ｂ１
の導電型が急速に反転してスイッチング時間が短い等、
多くの長所を有している。
【０００５】しかしながら、静電容量（Ｃ）が大きいと
いう欠点がある。静電容量（Ｃ）は、ドレイン・ゲート
間容量（Ｃ1）及びドレイン・ソース間容量（Ｃ2）の合
計である（Ｃ＝Ｃ1＋Ｃ2）。ここで、ドレイン・ゲート
間容量（Ｃ1）は、ゲート電極Ｅ及びドレイン層Ａとの
間に生じる静電容量（Ｃ11）と、ゲート電極パッドＥ１
及びドレイン層Ａの間に生じる静電容量（Ｃ12）との合
計である（Ｃ1＝Ｃ11＋Ｃ12）。
いう欠点がある。静電容量（Ｃ）は、ドレイン・ゲート
間容量（Ｃ1）及びドレイン・ソース間容量（Ｃ2）の合
計である（Ｃ＝Ｃ1＋Ｃ2）。ここで、ドレイン・ゲート
間容量（Ｃ1）は、ゲート電極Ｅ及びドレイン層Ａとの
間に生じる静電容量（Ｃ11）と、ゲート電極パッドＥ１
及びドレイン層Ａの間に生じる静電容量（Ｃ12）との合
計である（Ｃ1＝Ｃ11＋Ｃ12）。
【０００６】また、ドレイン・ソース間容量（Ｃ2）
は、ドレイン層Ａ及びベース層Ｂとの間に生じるダイオ
ード容量（Ｃ21）と、ソース電極パッドＦ１及びドレイ
ン層Ａの間に生じる静電容量（Ｃ22）との合計である
（Ｃ2＝Ｃ21＋Ｃ22）。
は、ドレイン層Ａ及びベース層Ｂとの間に生じるダイオ
ード容量（Ｃ21）と、ソース電極パッドＦ１及びドレイ
ン層Ａの間に生じる静電容量（Ｃ22）との合計である
（Ｃ2＝Ｃ21＋Ｃ22）。
【０００７】ここで、高周波成分がソース電極Ｆ及びド
レイン電極Ｇ間に印加されたとき、ゲート電極Ｅに電圧
が印加されずチャンネル領域Ｂ１がオフの状態であって
も、高周波成分は静電容量（Ｃ）が大きいと、その静電
容量（Ｃ）を介して流れてしまう。したがって、高周波
特性を向上させるには、静電容量（Ｃ）は小さい方が好
ましい。
レイン電極Ｇ間に印加されたとき、ゲート電極Ｅに電圧
が印加されずチャンネル領域Ｂ１がオフの状態であって
も、高周波成分は静電容量（Ｃ）が大きいと、その静電
容量（Ｃ）を介して流れてしまう。したがって、高周波
特性を向上させるには、静電容量（Ｃ）は小さい方が好
ましい。
【０００８】静電容量（Ｃ）を下げるには、この半導体
装置を小さくするか、又はゲート電極Ｅと、そのゲート
電極Ｅに対面したチャンネル領域Ｂ１との間の絶縁膜Ｄ
を厚くすればよいが、いずれの場合もチャンネル領域Ｂ
１のオン抵抗が大きくなるという問題を生じていた。
装置を小さくするか、又はゲート電極Ｅと、そのゲート
電極Ｅに対面したチャンネル領域Ｂ１との間の絶縁膜Ｄ
を厚くすればよいが、いずれの場合もチャンネル領域Ｂ
１のオン抵抗が大きくなるという問題を生じていた。
【０００９】本発明は、上記問題点に鑑みてなしたもの
で、その目的とするところは、チャンネル領域のオン抵
抗の増大を伴わずに、ゲート電極パッド又はソース電極
パッドと、ドレイン電極との間の静電容量を低減できる
半導体装置を提供することにある。
で、その目的とするところは、チャンネル領域のオン抵
抗の増大を伴わずに、ゲート電極パッド又はソース電極
パッドと、ドレイン電極との間の静電容量を低減できる
半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載のものは、一面を有した第１導電
型のドレイン層と、ドレイン層との間でｐｎ接合を形成
する第２導電型のベース層と、ベース層内に形成される
第１導電型のソース層と、ドレイン層及びソース層に挟
まれた一面側のベース層であるチャンネル領域に絶縁膜
を介して対面してそのチャンネル領域の導電型を反転さ
せるゲート電極と、ベース層及びソース層の双方に接触
するソース電極と、ドレイン層の他面に形成されたドレ
イン電極とを備え、ゲート電極及びソース電極とそれぞ
れ接続されたゲート電極パッド及びソース電極パッド
が、所定膜厚の絶縁膜を介してドレイン層の一面と互い
に対面する絶縁ゲート型の半導体装置において、前記ゲ
ート電極パッド又は前記ソース電極パッドのうち少なく
ともどちらか一方と前記ドレイン電極との間の静電容量
を低減する静電容量低減手段が、その一方と前記ドレイ
ン層の一面との間に前記絶縁膜を介して設けられた構成
にしてある。
ために、請求項１記載のものは、一面を有した第１導電
型のドレイン層と、ドレイン層との間でｐｎ接合を形成
する第２導電型のベース層と、ベース層内に形成される
第１導電型のソース層と、ドレイン層及びソース層に挟
まれた一面側のベース層であるチャンネル領域に絶縁膜
を介して対面してそのチャンネル領域の導電型を反転さ
せるゲート電極と、ベース層及びソース層の双方に接触
するソース電極と、ドレイン層の他面に形成されたドレ
イン電極とを備え、ゲート電極及びソース電極とそれぞ
れ接続されたゲート電極パッド及びソース電極パッド
が、所定膜厚の絶縁膜を介してドレイン層の一面と互い
に対面する絶縁ゲート型の半導体装置において、前記ゲ
ート電極パッド又は前記ソース電極パッドのうち少なく
ともどちらか一方と前記ドレイン電極との間の静電容量
を低減する静電容量低減手段が、その一方と前記ドレイ
ン層の一面との間に前記絶縁膜を介して設けられた構成
にしてある。
【００１１】請求項２記載のものは、請求項１記載のも
のにおいて、前記静電容量低減手段は、一定膜厚を有す
るとともに少なくとも前記一方と前記ドレイン層の一面
とにそれぞれ前記絶縁膜を介して対面した静電容量低減
膜でもって形成された構成にしてある。
のにおいて、前記静電容量低減手段は、一定膜厚を有す
るとともに少なくとも前記一方と前記ドレイン層の一面
とにそれぞれ前記絶縁膜を介して対面した静電容量低減
膜でもって形成された構成にしてある。
【００１２】請求項３記載のものは、請求項２記載のも
のにおいて、前記静電容量低減膜は、前記ゲート電極と
同一材質で形成された構成にしてある。
のにおいて、前記静電容量低減膜は、前記ゲート電極と
同一材質で形成された構成にしてある。
【００１３】
【発明の実施の形態】本発明の一実施形態を図１に基づ
いて以下に説明する。
いて以下に説明する。
【００１４】１はドレイン層で、一面１１及び他面１２
を有して、導電型がｎ型で第１導電型であり、半導体基
板でもって形成される。２はベース層で、ドレイン層１
の一面１１側中央部を外囲して略四角状に形成され、導
電型がボロン等の不純物を拡散したｐ型で第２導電型で
あり、ドレイン層１との間でｐｎ接合を形成する。
を有して、導電型がｎ型で第１導電型であり、半導体基
板でもって形成される。２はベース層で、ドレイン層１
の一面１１側中央部を外囲して略四角状に形成され、導
電型がボロン等の不純物を拡散したｐ型で第２導電型で
あり、ドレイン層１との間でｐｎ接合を形成する。
【００１５】３はソース層で、導電型がリン等の不純物
を拡散したｎ型で第１導電型であり、ベース層２内に形
成されて、ドレイン層１と共にベース層２を挟んでその
挟まれたベース層２であるチャンネル領域２１を、一面
１１側に形成する。４は絶縁膜で、酸化珪素により、ド
レイン層１の一面１１側へ設けられて、膜厚が所定膜厚
δに形成される。
を拡散したｎ型で第１導電型であり、ベース層２内に形
成されて、ドレイン層１と共にベース層２を挟んでその
挟まれたベース層２であるチャンネル領域２１を、一面
１１側に形成する。４は絶縁膜で、酸化珪素により、ド
レイン層１の一面１１側へ設けられて、膜厚が所定膜厚
δに形成される。
【００１６】５はゲート電極で、アルミニウム又はポリ
シリコンにより、ドレイン層１及びソース層３に挟まれ
たチャンネル領域２１と絶縁膜４を介して対面し、電圧
印加時に電界を発生して、そのチャンネル領域２１の導
電型を反転させる。ここで、チャンネル領域２１との間
の絶縁膜４１が従来と比較して厚くすることなく、従来
と同一の厚さで形成される。
シリコンにより、ドレイン層１及びソース層３に挟まれ
たチャンネル領域２１と絶縁膜４を介して対面し、電圧
印加時に電界を発生して、そのチャンネル領域２１の導
電型を反転させる。ここで、チャンネル領域２１との間
の絶縁膜４１が従来と比較して厚くすることなく、従来
と同一の厚さで形成される。
【００１７】また、金属からなるゲート電極パッド５１
が電気的に接続されて、所定膜厚δの絶縁膜４を介して
ドレイン層１の一面１１と互いに対面するとともに、表
面に設けられた保護膜を除去した位置にてワイヤー５１
ａと接続される。
が電気的に接続されて、所定膜厚δの絶縁膜４を介して
ドレイン層１の一面１１と互いに対面するとともに、表
面に設けられた保護膜を除去した位置にてワイヤー５１
ａと接続される。
【００１８】６はソース電極で、アルミニウム等の金属
により、ベース層２及びソース層３の双方と接触してそ
れぞれを短絡する。また、金属からなるソース電極パッ
ド６１が電気的に接続されて、所定膜厚δの絶縁膜４を
介してドレイン層１の一面１１と互いに対面するととも
に、表面に設けられた保護膜を除去した位置にて別のワ
イヤー６１ａと接続される。７はドレイン電極で、アル
ミニウム等の金属により、ドレイン層１の他面１２に形
成される。
により、ベース層２及びソース層３の双方と接触してそ
れぞれを短絡する。また、金属からなるソース電極パッ
ド６１が電気的に接続されて、所定膜厚δの絶縁膜４を
介してドレイン層１の一面１１と互いに対面するととも
に、表面に設けられた保護膜を除去した位置にて別のワ
イヤー６１ａと接続される。７はドレイン電極で、アル
ミニウム等の金属により、ドレイン層１の他面１２に形
成される。
【００１９】８は静電容量低減膜で、第１静電容量低減
膜８１及び第２静電容量低減膜８２で構成され、それぞ
れがゲート電極５と同一材質により、つまりアルミニウ
ム又はポリシリコンにより、ゲート電極５の形成時に同
時に形成されて、一定膜厚λを有して、静電容量低減手
段を形成する。
膜８１及び第２静電容量低減膜８２で構成され、それぞ
れがゲート電極５と同一材質により、つまりアルミニウ
ム又はポリシリコンにより、ゲート電極５の形成時に同
時に形成されて、一定膜厚λを有して、静電容量低減手
段を形成する。
【００２０】第１静電容量低減膜８１は、ゲート電極パ
ッド５１とドレイン層１の一面１１の間に設けられて、
一方面がゲート電極パッド５１と、他方面がドレイン層
１の一面１１と、それぞれ絶縁膜４を介して電気的に絶
縁された状態で対面する。また、第２静電容量低減膜８
２は、ソース電極パッド６１とドレイン層１の一面１１
の間に設けられて、一方面がソース電極パッド６１と、
他方面がドレイン層１の一面１１と、それぞれ絶縁膜４
を介して電気的に絶縁された状態で対面する。
ッド５１とドレイン層１の一面１１の間に設けられて、
一方面がゲート電極パッド５１と、他方面がドレイン層
１の一面１１と、それぞれ絶縁膜４を介して電気的に絶
縁された状態で対面する。また、第２静電容量低減膜８
２は、ソース電極パッド６１とドレイン層１の一面１１
の間に設けられて、一方面がソース電極パッド６１と、
他方面がドレイン層１の一面１１と、それぞれ絶縁膜４
を介して電気的に絶縁された状態で対面する。
【００２１】ここで、絶縁膜４が所定膜厚δに、静電容
量低減膜が一定膜厚λにそれぞれ形成されている。した
がって、ゲート電極パッド５１及びソース電極パッド６
１のそれぞれとドレイン層１の一面１１との間の距離
は、所定膜厚δと一定膜厚λとの合計になり、すなわ
ち、ドレイン電極７との間の電極間距離が、一定膜厚λ
だけ長くなって静電容量を低減する。
量低減膜が一定膜厚λにそれぞれ形成されている。した
がって、ゲート電極パッド５１及びソース電極パッド６
１のそれぞれとドレイン層１の一面１１との間の距離
は、所定膜厚δと一定膜厚λとの合計になり、すなわ
ち、ドレイン電極７との間の電極間距離が、一定膜厚λ
だけ長くなって静電容量を低減する。
【００２２】このものの動作を説明する。電圧がゲート
電極５に印加されると、ベース層２におけるチャンネル
領域２１の導電型がｐ型からｎ型へ反転してオン状態に
なって、ドレイン層１（ｎ型）、ベース層２（ｐ型）、
及びソース層３（ｎ型）で形成されるｎｐｎ接合から、
ｎｎｎ接合に反転する。したがって、電流がチャンネル
領域２１を介してドレイン電極７からソース電極６に通
電される。
電極５に印加されると、ベース層２におけるチャンネル
領域２１の導電型がｐ型からｎ型へ反転してオン状態に
なって、ドレイン層１（ｎ型）、ベース層２（ｐ型）、
及びソース層３（ｎ型）で形成されるｎｐｎ接合から、
ｎｎｎ接合に反転する。したがって、電流がチャンネル
領域２１を介してドレイン電極７からソース電極６に通
電される。
【００２３】ここで、チャンネル領域２１の導電型がｐ
型からｎ型へ反転せずオフ状態であって、ソース電極６
及びドレイン電極７間に高周波電流が印加されたとき、
静電容量が従来と比較して低減化されているので、その
静電容量を介した高周波電流の漏れを防止する。
型からｎ型へ反転せずオフ状態であって、ソース電極６
及びドレイン電極７間に高周波電流が印加されたとき、
静電容量が従来と比較して低減化されているので、その
静電容量を介した高周波電流の漏れを防止する。
【００２４】かかる一実施形態の半導体装置にあって
は、上記したように、静電容量低減手段がゲート電極パ
ッド５１及びソース電極パッド６１のそれぞれと、ドレ
イン層１の一面１１との間に設けられたから、ゲート電
極パッド５１及びソース電極パッド６１と、ドレイン電
極７との間の静電容量がそれぞれ低減するので、ゲート
電極５とチャンネル領域２１との間の絶縁膜４１を厚く
することなく、すなわちチャンネル領域２１のオン抵抗
を増大させることなく、高周波電流の静電容量に起因す
る漏れを防止して、高周波特性を向上することができ
る。
は、上記したように、静電容量低減手段がゲート電極パ
ッド５１及びソース電極パッド６１のそれぞれと、ドレ
イン層１の一面１１との間に設けられたから、ゲート電
極パッド５１及びソース電極パッド６１と、ドレイン電
極７との間の静電容量がそれぞれ低減するので、ゲート
電極５とチャンネル領域２１との間の絶縁膜４１を厚く
することなく、すなわちチャンネル領域２１のオン抵抗
を増大させることなく、高周波電流の静電容量に起因す
る漏れを防止して、高周波特性を向上することができ
る。
【００２５】また、静電容量低減手段が、一定膜厚λを
有した第１静電容量低減膜８１及び第２静電容量低減膜
８２でもって形成されて、それぞれがゲート電極パッド
５１及びソース電極パッド６１と、ドレイン層１の一面
１１とに対面するから、ゲート電極パッド５１及びソー
ス電極パッド６１と、ドレイン層１の一面１１との距離
が、一定膜厚λだけそれぞれ長くなって、ゲート電極パ
ッド５１及びソース電極パッド６１と、ドレイン層１の
一面１１との間の静電容量を容易に低減させることがで
きる。
有した第１静電容量低減膜８１及び第２静電容量低減膜
８２でもって形成されて、それぞれがゲート電極パッド
５１及びソース電極パッド６１と、ドレイン層１の一面
１１とに対面するから、ゲート電極パッド５１及びソー
ス電極パッド６１と、ドレイン層１の一面１１との距離
が、一定膜厚λだけそれぞれ長くなって、ゲート電極パ
ッド５１及びソース電極パッド６１と、ドレイン層１の
一面１１との間の静電容量を容易に低減させることがで
きる。
【００２６】また、静電容量低減膜８がゲート電極５と
同一材質で形成されたから、ゲート電極５を形成時に静
電容量低減膜８を同時に形成して、静電容量低減膜形成
工程を新規に追加することなく製造コストを削減し、低
コスト化を図ることができる。
同一材質で形成されたから、ゲート電極５を形成時に静
電容量低減膜８を同時に形成して、静電容量低減膜形成
工程を新規に追加することなく製造コストを削減し、低
コスト化を図ることができる。
【００２７】なお、本実施形態では、ゲート電極パッド
５１とドレイン電極７との間の静電容量を低減する第１
静電容量低減膜８１、及びソース電極パッド６１と同様
にドレイン電極７との間の静電容量を低減する第２静電
容量低減膜８２の両方を設けたが、どちらか一方でもよ
く限定されない。
５１とドレイン電極７との間の静電容量を低減する第１
静電容量低減膜８１、及びソース電極パッド６１と同様
にドレイン電極７との間の静電容量を低減する第２静電
容量低減膜８２の両方を設けたが、どちらか一方でもよ
く限定されない。
【００２８】また、本実施形態では、第１導電型及び第
２導電型をそれぞれｎ型及びｐ型としたが、それぞれｐ
型及びｎ型としてもよく、限定されない。
２導電型をそれぞれｎ型及びｐ型としたが、それぞれｐ
型及びｎ型としてもよく、限定されない。
【００２９】また、本実施形態では、静電容量低減膜８
をゲート電極５と同一材質で形成したが、別の材質で形
成してもよく限定されない。
をゲート電極５と同一材質で形成したが、別の材質で形
成してもよく限定されない。
【００３０】
【発明の効果】請求項１記載のものは、静電容量低減手
段がゲート電極パッド又はソース電極パッドのうち少な
くともどちらか一方と、ドレイン層の一面との間に設け
られたから、少なくとも一方とドレイン電極との間の静
電容量が低減するので、ゲート電極とチャンネル領域と
の間の絶縁膜を厚くすることなく、すなわちチャンネル
領域のオン抵抗を増大させることなく、高周波電流の静
電容量に起因する漏れを防止して、高周波特性を向上す
ることができる。
段がゲート電極パッド又はソース電極パッドのうち少な
くともどちらか一方と、ドレイン層の一面との間に設け
られたから、少なくとも一方とドレイン電極との間の静
電容量が低減するので、ゲート電極とチャンネル領域と
の間の絶縁膜を厚くすることなく、すなわちチャンネル
領域のオン抵抗を増大させることなく、高周波電流の静
電容量に起因する漏れを防止して、高周波特性を向上す
ることができる。
【００３１】請求項２記載のものは、請求項１記載のも
のの効果に加えて、静電容量低減手段が一定膜厚を有し
て、ゲート電極パッド又はソース電極パッドのうち少な
くともどちらか一方と、ドレイン層の一面とにそれぞれ
対面した静電容量低減膜でもって形成されたから、少な
くとも一方とドレイン層の一面との距離が、一定膜厚だ
け長くなって、少なくとも一方とドレイン層との間の静
電容量を容易に低減させることができる。
のの効果に加えて、静電容量低減手段が一定膜厚を有し
て、ゲート電極パッド又はソース電極パッドのうち少な
くともどちらか一方と、ドレイン層の一面とにそれぞれ
対面した静電容量低減膜でもって形成されたから、少な
くとも一方とドレイン層の一面との距離が、一定膜厚だ
け長くなって、少なくとも一方とドレイン層との間の静
電容量を容易に低減させることができる。
【００３２】請求項３記載のものは、請求項２記載のも
のの効果に加えて、静電容量低減膜がゲート電極と同一
材質で形成されたから、ゲート電極形成時に静電容量低
減膜を同時に形成して、静電容量低減膜形成工程を新規
に追加することなく製造コストを削減し、低コスト化を
図ることができる。
のの効果に加えて、静電容量低減膜がゲート電極と同一
材質で形成されたから、ゲート電極形成時に静電容量低
減膜を同時に形成して、静電容量低減膜形成工程を新規
に追加することなく製造コストを削減し、低コスト化を
図ることができる。
【図１】本発明の一実施形態を示す正断面図である。
【図２】従来例を示す正断面図である。
１ ドレイン層 １１ 一面 １２ 他面 ２ ベース層 ２１ チャンネル領域 ３ ソース層 ４ 絶縁膜 δ 所定膜厚 ５ ゲート電極 ５１ ゲート電極パッド ６ ソース電極 ６１ ソース電極パッド ７ ドレイン電極 ８ 静電容量低減膜（静電容量低減手段） λ 一定膜厚 ８１ 第１静電容量低減膜 ８２ 第２静電容量低減膜
Claims (3)
- 【請求項１】 一面を有した第１導電型のドレイン層
と、ドレイン層との間でｐｎ接合を形成する第２導電型
のベース層と、ベース層内に形成される第１導電型のソ
ース層と、ドレイン層及びソース層に挟まれた一面側の
ベース層であるチャンネル領域に絶縁膜を介して対面し
てそのチャンネル領域の導電型を反転させるゲート電極
と、ベース層及びソース層の双方に接触するソース電極
と、ドレイン層の他面に形成されたドレイン電極とを備
え、ゲート電極及びソース電極とそれぞれ接続されたゲ
ート電極パッド及びソース電極パッドが、所定膜厚の絶
縁膜を介してドレイン層の一面と互いに対面する絶縁ゲ
ート型の半導体装置において、 前記ゲート電極パッド又は前記ソース電極パッドのうち
少なくともどちらか一方と前記ドレイン電極との間の静
電容量を低減する静電容量低減手段が、その一方と前記
ドレイン層の一面との間に前記絶縁膜を介して設けられ
たことを特徴とする半導体装置。 - 【請求項２】 前記静電容量低減手段は、一定膜厚を有
するとともに少なくとも前記一方と前記ドレイン層の一
面とにそれぞれ前記絶縁膜を介して対面した静電容量低
減膜でもって形成されたことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記静電容量低減膜は、前記ゲート電極
と同一材質で形成されたことを特徴とする請求項２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765597A JPH10270679A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765597A JPH10270679A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270679A true JPH10270679A (ja) | 1998-10-09 |
Family
ID=13639909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7765597A Pending JPH10270679A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692240B2 (en) * | 2006-05-10 | 2010-04-06 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device |
-
1997
- 1997-03-28 JP JP7765597A patent/JPH10270679A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692240B2 (en) * | 2006-05-10 | 2010-04-06 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device |
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