JPH03104169A - 半導体装置 - Google Patents
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- JPH03104169A JPH03104169A JP1241336A JP24133689A JPH03104169A JP H03104169 A JPH03104169 A JP H03104169A JP 1241336 A JP1241336 A JP 1241336A JP 24133689 A JP24133689 A JP 24133689A JP H03104169 A JPH03104169 A JP H03104169A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関し、特に高耐圧の絶縁ゲート
型電界効果トランジスタ（以下高耐圧ＭＩｓ ＦＥＴ
と称す）のサージ耐量を向上し得る構造に関するもので
ある。
型電界効果トランジスタ（以下高耐圧ＭＩｓ ＦＥＴ
と称す）のサージ耐量を向上し得る構造に関するもので
ある。
［従来の技術コ
第７図は、従来の高耐ＪｆＭ Ｉ Ｓ Ｆ ＥＴ （
Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）を備えた半導体装置の平面構造図で
ある。そして、第８図および第９図は第７図山の切断線
■−■および切断線ＩＸ−ＩＸに沿った方向からの断面
構造図を示している。これらの図を参照して、従来の高
耐圧ＭＩＳ ＦＥＴはｐ型シリコン基板１３の主表面
上に薄いゲート絶縁膜９を介してゲート電極２を備えて
いる。さらに、ゲート電極２の両側のｐ型シリコン基板
１３表面に１対のｎ＋ ドレイン領域１とｎ＋ソース領
域３とを備えている。ｎ＋ドレイン領域１はその周囲を
低濃度のｎ−− ドレイン領域４によって取囲まれてい
る。ｎ−−ドレイン領域４とゲート電極２との間にはゲ
ート絶縁膜９より膜厚の厚いフィールド酸化膜７が形成
されている。また、ｎ＋ソース領域３のチャネル側端面
には低濃度のｎ−ソース領域６が形成されている。そし
て、ｎ＋ソース領域３およびｎ−ソース領域６の２重横
造はいわゆるＬＤＤ （Ｌｉｇｈｔ Ｉｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を構成している。ゲート電極２
の側壁にはゲートサイドウォール８が形成されており、
ソース領域のＬＤＤ構造はこのゲートサイドウォール８
を利用して形戊されている。ｐ型シリコン基板１３の表
面上には層間絶縁膜１０が形成されている。さらに、ｎ
＋ドレイン領域１およびｎ＋ソース領域３には各々層間
絶縁膜１０の中に形成されたコンタクトホール２２を介
してアルミニウム配線層５が接続されている。層間絶縁
膜１０などの表面上はバッシベーション膜１１によって
覆われている。また、ｐ型シリコン基板１３の表面上に
形成されたＭＩＳ ＦＥＴの各々はフィールド分離酸
化膜２３によって絶縁分離されている。
Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）を備えた半導体装置の平面構造図で
ある。そして、第８図および第９図は第７図山の切断線
■−■および切断線ＩＸ−ＩＸに沿った方向からの断面
構造図を示している。これらの図を参照して、従来の高
耐圧ＭＩＳ ＦＥＴはｐ型シリコン基板１３の主表面
上に薄いゲート絶縁膜９を介してゲート電極２を備えて
いる。さらに、ゲート電極２の両側のｐ型シリコン基板
１３表面に１対のｎ＋ ドレイン領域１とｎ＋ソース領
域３とを備えている。ｎ＋ドレイン領域１はその周囲を
低濃度のｎ−− ドレイン領域４によって取囲まれてい
る。ｎ−−ドレイン領域４とゲート電極２との間にはゲ
ート絶縁膜９より膜厚の厚いフィールド酸化膜７が形成
されている。また、ｎ＋ソース領域３のチャネル側端面
には低濃度のｎ−ソース領域６が形成されている。そし
て、ｎ＋ソース領域３およびｎ−ソース領域６の２重横
造はいわゆるＬＤＤ （Ｌｉｇｈｔ Ｉｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を構成している。ゲート電極２
の側壁にはゲートサイドウォール８が形成されており、
ソース領域のＬＤＤ構造はこのゲートサイドウォール８
を利用して形戊されている。ｐ型シリコン基板１３の表
面上には層間絶縁膜１０が形成されている。さらに、ｎ
＋ドレイン領域１およびｎ＋ソース領域３には各々層間
絶縁膜１０の中に形成されたコンタクトホール２２を介
してアルミニウム配線層５が接続されている。層間絶縁
膜１０などの表面上はバッシベーション膜１１によって
覆われている。また、ｐ型シリコン基板１３の表面上に
形成されたＭＩＳ ＦＥＴの各々はフィールド分離酸
化膜２３によって絶縁分離されている。
さらにフィールド分離酸化膜２３の下部にはｐ＋チャネ
ルストツパ１２が形成されている。
ルストツパ１２が形成されている。
上記の高耐圧Ｍｉｓ ＦＥＴはｎ＋ドレイン領域１と
ゲート電極２との端面位置を離隔したオフセットゲート
構造を構成している。さらに、ゲート絶縁膜の一部を厚
いフィールド酸化膜７で構成している。このような構造
によりソース・ドレイン間の絶縁耐圧の向上を図ってい
る。さらに、ｎ１ドレイン領域１の周囲にはこの領域よ
り濃度の低いｎ−−ドレイン領域４が形成されている。
ゲート電極２との端面位置を離隔したオフセットゲート
構造を構成している。さらに、ゲート絶縁膜の一部を厚
いフィールド酸化膜７で構成している。このような構造
によりソース・ドレイン間の絶縁耐圧の向上を図ってい
る。さらに、ｎ１ドレイン領域１の周囲にはこの領域よ
り濃度の低いｎ−−ドレイン領域４が形成されている。
この低濃度のｎ−−ドレイン領域４を形成することによ
り空乏層のドレイン側への拡がりを拡大し、ドレイン近
傍での電昇集中を緩和する。これによってゲート・ドレ
イン間の電界が緩和されゲート・ドレイン間のブレーク
ダウン電圧が高められる。
り空乏層のドレイン側への拡がりを拡大し、ドレイン近
傍での電昇集中を緩和する。これによってゲート・ドレ
イン間の電界が緩和されゲート・ドレイン間のブレーク
ダウン電圧が高められる。
次に、上記の高耐圧ＭＩＳ ＦＥＴの製造工程につい
て説明する。第１１Ａ図ないし第１１１図は、第８図に
示す高耐圧Ｍｉｓ ＦＥＴの断面構造の製造工程断面
図であり、また第１２Ａ図ないし第１２Ｈ図は第９に示
す断面構造の製造工程断面図である。
て説明する。第１１Ａ図ないし第１１１図は、第８図に
示す高耐圧Ｍｉｓ ＦＥＴの断面構造の製造工程断面
図であり、また第１２Ａ図ないし第１２Ｈ図は第９に示
す断面構造の製造工程断面図である。
まず、第１１Ａ図および第１２Ａ図を参照して、ｐ型シ
リコン基板１３の表面上に順次下敷酸化膜１４および窒
化膜１５を形成する。そして、窒化膜１５の表面上に所
定の形状のレジストパターン１６を形成する。
リコン基板１３の表面上に順次下敷酸化膜１４および窒
化膜１５を形成する。そして、窒化膜１５の表面上に所
定の形状のレジストパターン１６を形成する。
第１１Ｂ図および第１２Ｂ図を参照して、レジストパタ
ーン１６をマスクとして窒化膜１５を所定の形状に選択
除去する。さらに、ｐ型シリコン基板１３の表面上に再
度レジストを塗布し、所定の形状にパターニングしてレ
ジストパターン１７を形成する。そして、このレジスト
パターン１７をマスクとしてｐ型シリコン基板１３表面
にボロンイオン２４をイオン注入する。これによりｐ＋
チャネルストツバ１２を形成する。
ーン１６をマスクとして窒化膜１５を所定の形状に選択
除去する。さらに、ｐ型シリコン基板１３の表面上に再
度レジストを塗布し、所定の形状にパターニングしてレ
ジストパターン１７を形成する。そして、このレジスト
パターン１７をマスクとしてｐ型シリコン基板１３表面
にボロンイオン２４をイオン注入する。これによりｐ＋
チャネルストツバ１２を形成する。
第１１Ｃ図および第１２Ｃ図を参照して、レジストパタ
ーン１６および１７を除去した後、再度ｐ型シリコン基
板１３表面にレジストを塗布し、フォトリソグラフィ法
を用いて新たなレジストパターン１８を形成する。そし
て、このレジストパターン１８および窒化膜１５をマス
クとしてリンイオンあるいは砒素イオン２５をｐ型シリ
コン基板１３表面にイオン注入する。このイオン注入に
より、低濃度のｎ一一ドレイン領域４をｐ型シリコン基
板１３表面の所定泣置に形戊する。
ーン１６および１７を除去した後、再度ｐ型シリコン基
板１３表面にレジストを塗布し、フォトリソグラフィ法
を用いて新たなレジストパターン１８を形成する。そし
て、このレジストパターン１８および窒化膜１５をマス
クとしてリンイオンあるいは砒素イオン２５をｐ型シリ
コン基板１３表面にイオン注入する。このイオン注入に
より、低濃度のｎ一一ドレイン領域４をｐ型シリコン基
板１３表面の所定泣置に形戊する。
第１１Ｄ図および第１２Ｄ図を参照して、レジストパタ
ーン１８を除去した後、熱酸化広を用いて窒化膜１５に
覆われていないｐ型シリコン基板１３表面にフィールド
酸化膜７およびフィールド分離酸化膜２３を形成する。
ーン１８を除去した後、熱酸化広を用いて窒化膜１５に
覆われていないｐ型シリコン基板１３表面にフィールド
酸化膜７およびフィールド分離酸化膜２３を形成する。
その後、窒化膜１５を除去する。この工程によりフィー
ルド酸化膜７の下部にはｎ−−ドレイン領域４が形成さ
れ、フィールド分離酸化膜２３の下部にはｐ＋チャネル
ストッパ１２が形成される。
ルド酸化膜７の下部にはｎ−−ドレイン領域４が形成さ
れ、フィールド分離酸化膜２３の下部にはｐ＋チャネル
ストッパ１２が形成される。
第１１Ｅ図および第１２Ｅ図を参照して、ｐ型シリコン
基仮１３の表面上の下敷酸ｆヒ膜１４を除去する。そし
て、下敷酸化膜１４を除去したｐ型シリコン基板１３表
面に熱酸化法を用いてゲート絶縁膜９を形成する。さら
に、ゲート酸化膜９の上にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓ ｉ ｔ ｉ ｏｎ）を用
いて多結晶シリコン層２を形成する。さらに、多結晶シ
リコン層２の表面上にレジストを塗布し、所定の形状の
レジストパターン１つを形成する。
基仮１３の表面上の下敷酸ｆヒ膜１４を除去する。そし
て、下敷酸化膜１４を除去したｐ型シリコン基板１３表
面に熱酸化法を用いてゲート絶縁膜９を形成する。さら
に、ゲート酸化膜９の上にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓ ｉ ｔ ｉ ｏｎ）を用
いて多結晶シリコン層２を形成する。さらに、多結晶シ
リコン層２の表面上にレジストを塗布し、所定の形状の
レジストパターン１つを形成する。
第１１Ｆ図および第１２Ｆ図を参照して、レジストパタ
ーン１つをマスクとして多結占古シリコン１ｉ２を選択
的にエッチング除失する。この工程によりゲート電極２
が形成される。そして、レジストパターン１つを除去し
た後、ゲート電極２をマスクとしてｐ型シリコン基板１
３中にリンイオン２６をイオン注入する。このイオン注
入により、ソース領域となるべきｐ型シリコン基板１３
表面の所定領域にｎ−ソース領域６が形成され、ドレイ
ン領域となるべき領域に低濃度のｎ型不純物領域が形成
される。
ーン１つをマスクとして多結占古シリコン１ｉ２を選択
的にエッチング除失する。この工程によりゲート電極２
が形成される。そして、レジストパターン１つを除去し
た後、ゲート電極２をマスクとしてｐ型シリコン基板１
３中にリンイオン２６をイオン注入する。このイオン注
入により、ソース領域となるべきｐ型シリコン基板１３
表面の所定領域にｎ−ソース領域６が形成され、ドレイ
ン領域となるべき領域に低濃度のｎ型不純物領域が形成
される。
第１１Ｇ図を参照して、シリコン基板１３の表面上にＣ
ＶＤ酸化膜を形成した後、このＣＶＤ酸化膜を異方性エ
ッチングする。これによりゲート電極２の側壁にゲート
サイドウォール８を形戊する。さらに、このゲート電極
２およびゲートサイドウォール８をマスクとしてｐ型シ
リコン基板１３表面に砒素イオン２７をイオン注入する
。このイオン注入により、ｎ＋ ドレイン領域１および
ｎ“ソース領域３を形戊する。
ＶＤ酸化膜を形成した後、このＣＶＤ酸化膜を異方性エ
ッチングする。これによりゲート電極２の側壁にゲート
サイドウォール８を形戊する。さらに、このゲート電極
２およびゲートサイドウォール８をマスクとしてｐ型シ
リコン基板１３表面に砒素イオン２７をイオン注入する
。このイオン注入により、ｎ＋ ドレイン領域１および
ｎ“ソース領域３を形戊する。
第１１Ｈ図および第１２Ｇ図を参照して、シリコン基板
全体を熱処理した後、シリコン基板の表面上にＣＶＤ法
を用いて層間絶縁膜１０を堆積する。さらに、その表面
上にレジストを塗布した後、所定の形状にパターニング
し、レジストパターン２０を形成する。そして、このレ
ジストパターン２０をマスクとして層間絶縁膜１０を選
択的にエッチングする。これによってコンタクトホール
２２が形成される。
全体を熱処理した後、シリコン基板の表面上にＣＶＤ法
を用いて層間絶縁膜１０を堆積する。さらに、その表面
上にレジストを塗布した後、所定の形状にパターニング
し、レジストパターン２０を形成する。そして、このレ
ジストパターン２０をマスクとして層間絶縁膜１０を選
択的にエッチングする。これによってコンタクトホール
２２が形成される。
第１１１図および第１２Ｈ図を参照して、層間絶縁膜１
０の表面上にスバッタ法を用いてアルミニウムーシリコ
ン層５を形成する。さらに、アルミニウムーシリコン層
５の表面上に所定の形状のレジストパターン２１を形成
する。
０の表面上にスバッタ法を用いてアルミニウムーシリコ
ン層５を形成する。さらに、アルミニウムーシリコン層
５の表面上に所定の形状のレジストパターン２１を形成
する。
その後、アルミニウムーシリコン層５を所定の形状にエ
ッチングし、アルミニウム配線層５を形戊する。その後
、全面をバッシベーション膜１１で覆う。以上の工程に
より高耐圧ＭｒＳ ＦＥＴの製造工程が完了する。
ッチングし、アルミニウム配線層５を形戊する。その後
、全面をバッシベーション膜１１で覆う。以上の工程に
より高耐圧ＭｒＳ ＦＥＴの製造工程が完了する。
［発明が解決しようとする課題〕
一方、半導体装置の故障原因の１つとしてサージ破壊現
象がある。この現象は、たとえば上記の高耐圧ＭＩＳ
ＦＥＴが組込まれたＩＣパッケージに帯電した静電気
に起因する高いサージ電圧がトランジスタの接合領域な
どを永久破壊する現象である。したがって、上記の高耐
圧Ｍｉｓ ＦＥＴにおいてもサージ破壊に対する所定
の耐量（以下サージ耐量と称す）を有することが要求さ
れる。
象がある。この現象は、たとえば上記の高耐圧ＭＩＳ
ＦＥＴが組込まれたＩＣパッケージに帯電した静電気
に起因する高いサージ電圧がトランジスタの接合領域な
どを永久破壊する現象である。したがって、上記の高耐
圧Ｍｉｓ ＦＥＴにおいてもサージ破壊に対する所定
の耐量（以下サージ耐量と称す）を有することが要求さ
れる。
第１３図に示すサージ耐量測定装置を用いて、従来の高
耐圧Ｍｉｓ ＦＥＴのサージ耐量の評価テストが行な
われた。図示のサージ耐量測定装置は直流電源ＤＣから
所定量の電荷をコンデンサＣに金シ 蓄積た後、回路を切換、供試用ＭＩＳ ＦＥＴのソー
ス・ドレイン間に蓄積した電荷を放出し供試用のトラン
ジスタの破壊状態をテストするものである。この装置の
評価テストの結果、上記の高耐圧ＭＩｓ ＦＥＴのサ
ージ耐量は正バイアスおよび負バイアス共に２００Ｖ程
度であり、目標値の３００Ｖよりはるかに低い値であっ
た。
耐圧Ｍｉｓ ＦＥＴのサージ耐量の評価テストが行な
われた。図示のサージ耐量測定装置は直流電源ＤＣから
所定量の電荷をコンデンサＣに金シ 蓄積た後、回路を切換、供試用ＭＩＳ ＦＥＴのソー
ス・ドレイン間に蓄積した電荷を放出し供試用のトラン
ジスタの破壊状態をテストするものである。この装置の
評価テストの結果、上記の高耐圧ＭＩｓ ＦＥＴのサ
ージ耐量は正バイアスおよび負バイアス共に２００Ｖ程
度であり、目標値の３００Ｖよりはるかに低い値であっ
た。
サージ破壊のモデル例として次のようなことが考えられ
る。
る。
（１） サージ電圧に対し回路の応答スピードが遅いた
め、回路に加わる電圧が瞬間的に破壊耐圧以上に上昇し
破壊に至る。
め、回路に加わる電圧が瞬間的に破壊耐圧以上に上昇し
破壊に至る。
（２） サージ電圧に起因して電流集中および電界集中
が生じｐｎ接合が破壊される。
が生じｐｎ接合が破壊される。
このようなサージ破壊のモデルに対し、特に本件では（
２）項を問題とするものである。すなわち、第９図およ
び第１０図を参照して、高耐圧ＭＩｓ ＦＥＴのドレ
インに高電圧のサージ電圧が印加された場合を想定する
。この場合にはドレイン領域１からシリコン基板１３側
ヘアバランシェブレークダウン現象によりサージ電流が
流れる。
２）項を問題とするものである。すなわち、第９図およ
び第１０図を参照して、高耐圧ＭＩｓ ＦＥＴのドレ
インに高電圧のサージ電圧が印加された場合を想定する
。この場合にはドレイン領域１からシリコン基板１３側
ヘアバランシェブレークダウン現象によりサージ電流が
流れる。
そして、このサージ電流が流れることによりドレイン領
域１とシリコン基板１３とのｐｎ接合が破壊より保護さ
れる。ところが、サージ電圧が所定の値、上記の例では
２００Ｖを越えるとドレイン１からのサージ電流の放出
能力が限昇に達し、局所的な＠昇集中が発生してｐｎ接
合部の永久破壊が生じる。すなわち、ｎ＋ドレイン領域
１はその周囲を低濃度のｎ−−ドレイン領域４によって
取囲まれている。したがって、ｎ＋ドレイン領域１の周
縁部からシリコン基板１３側へ流出しようとするサージ
電流に対し、低濃度のｎ−−ドレイン領域４が抵抗とし
て作用する。そして、サージ電圧の上昇とともに、この
ｎ−−ドレイン領域４の抵抗の割合が増大し、アバラン
シェブレークダウン現象による電流の放出能力が限界に
達するものである。
域１とシリコン基板１３とのｐｎ接合が破壊より保護さ
れる。ところが、サージ電圧が所定の値、上記の例では
２００Ｖを越えるとドレイン１からのサージ電流の放出
能力が限昇に達し、局所的な＠昇集中が発生してｐｎ接
合部の永久破壊が生じる。すなわち、ｎ＋ドレイン領域
１はその周囲を低濃度のｎ−−ドレイン領域４によって
取囲まれている。したがって、ｎ＋ドレイン領域１の周
縁部からシリコン基板１３側へ流出しようとするサージ
電流に対し、低濃度のｎ−−ドレイン領域４が抵抗とし
て作用する。そして、サージ電圧の上昇とともに、この
ｎ−−ドレイン領域４の抵抗の割合が増大し、アバラン
シェブレークダウン現象による電流の放出能力が限界に
達するものである。
このように、従来の高耐圧Ｍｉｓ ＦＥＴにおいては
、ドレイン耐圧の向上をなし得るｎ−−ドレイン領域４
の存在が、逆にサージ耐量の増大を阻害するという問題
点があった。
、ドレイン耐圧の向上をなし得るｎ−−ドレイン領域４
の存在が、逆にサージ耐量の増大を阻害するという問題
点があった。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、高いサージ耐量を仔し、かつ高
耐圧ＭＩＳ ＦＥＴを提供することを目的とする。
ためになされたもので、高いサージ耐量を仔し、かつ高
耐圧ＭＩＳ ＦＥＴを提供することを目的とする。
［課題を解決するための手段］
この発明による半導体装置は、主表面を有する第１導電
型の半導体長板と、半導体基板の主表面上に絶縁膜を介
して形成されたゲート電極と、半導体基板の主表面に形
成され、ゲート電極のゲート長方向の一方側の端面にほ
ぼ一致する端面を有する相対的に高濃度の第２導電型の
第１不純物領域と、半導体基板の主表面に形成され、ゲ
ート電極のゲート長方向の他方側の端面位置と間隔を！
！７って形成された相対的に高濃度の第２導電型の第２
不純物領域と、半導体基板の主表面近傍の第２不純物領
域の周縁部に部分的に接続して形成された相対的に低濃
度の第２導電型の第３不純物領域とを備えている。そし
て、ｆ８２不純物領域は、半導体話板の主表面近傍の周
縁部の一部に半導体褪板と第２不純物領域とのｐｎ接合
領域を有している。
型の半導体長板と、半導体基板の主表面上に絶縁膜を介
して形成されたゲート電極と、半導体基板の主表面に形
成され、ゲート電極のゲート長方向の一方側の端面にほ
ぼ一致する端面を有する相対的に高濃度の第２導電型の
第１不純物領域と、半導体基板の主表面に形成され、ゲ
ート電極のゲート長方向の他方側の端面位置と間隔を！
！７って形成された相対的に高濃度の第２導電型の第２
不純物領域と、半導体基板の主表面近傍の第２不純物領
域の周縁部に部分的に接続して形成された相対的に低濃
度の第２導電型の第３不純物領域とを備えている。そし
て、ｆ８２不純物領域は、半導体話板の主表面近傍の周
縁部の一部に半導体褪板と第２不純物領域とのｐｎ接合
領域を有している。
［作用］
この発明による半導体装置は、ドレイン領域となる第２
不純物領域の周縁部に相対的に低濃度の第３不純物領域
と、さらに半導体基板と直接接触して形成されるｐｎ接
合領域とを形成している。
不純物領域の周縁部に相対的に低濃度の第３不純物領域
と、さらに半導体基板と直接接触して形成されるｐｎ接
合領域とを形成している。
そして、このｐｎ接合領域により、ドレイン領域と半導
体基板との接合容量を増大させている。そして、外部か
らドレイン領域に高いサージ電圧が印加された場合に、
ドレイン領域と半導体基板との接合容量の増大に伴なっ
てアバランシエブレークダウンによるサージ電流の流出
を増大させている。これによりサージ破壊に対するサー
ジ耐量を向上させている。
体基板との接合容量を増大させている。そして、外部か
らドレイン領域に高いサージ電圧が印加された場合に、
ドレイン領域と半導体基板との接合容量の増大に伴なっ
てアバランシエブレークダウンによるサージ電流の流出
を増大させている。これによりサージ破壊に対するサー
ジ耐量を向上させている。
［実施例］
以下、本発明の一実施例を図を用いて説明する。
第１図は、本発明による高耐圧Ｍｉｓ ＦＥＴを備え
た半導体装置の平面構造図である。第２図は、第１図中
の切断線■−■に沿った方向からの断面構造図であり、
また第３図は、第１図中の切断線■−■に沿った方向か
らの断面構造図である。
た半導体装置の平面構造図である。第２図は、第１図中
の切断線■−■に沿った方向からの断面構造図であり、
また第３図は、第１図中の切断線■−■に沿った方向か
らの断面構造図である。
第１図および第２図にはｐ型シリコン基板１３表面に並
列に配置された２つの高耐圧ＭＩＳ ＦＥＴ３０、３
０が示されている。高耐圧ＭＩＳＦＥＴ３０はｐ型シリ
コン基板１３の表面上に薄いゲート絶縁膜９を介して形
成されたゲート電極２と、１対のソース領域３、６およ
びドレイン領域１、４とを含む。ソース領域は相対的に
高濃度のｎ＋ソース領域３と、このｎ＋ソース領域３の
チャネル側に接続された相対的に低濃度のｎ−ソース領
域６とから構或される。ドレイン領域は、相対的に高濃
度（４Ｘ１０” ／ｃｍ２）のｎ＋ドレイン領域１と、
このｎ＋不純物領域１の周辺部に接続された低濃度（２
．５Ｘ１０’ ” ｃｍ２）のｎ−−ドレイン領域４と
から構成される。さらに、ｎ−−ドレイン領域４の表面
上にはゲート絶縁膜９より膜厚の厚いフィールド酸化膜
７が形成されている。そして、ゲート電極２のドレイン
側に位置する部分はこのフィールド酸化膜７の上部に乗
上げている。フィールド酸化膜７の幅は５〜１０μｍで
ある。なお、以下の説明においては幅とは第１図におけ
るＸ方向の寸法をいい、長さとはＹ方向の寸法を表示す
るものとする。また、ゲート電極２は、ｎ＋ ドレイン
領域１と所定の距離を隔てたオフセットゲート構造を構
成している。
列に配置された２つの高耐圧ＭＩＳ ＦＥＴ３０、３
０が示されている。高耐圧ＭＩＳＦＥＴ３０はｐ型シリ
コン基板１３の表面上に薄いゲート絶縁膜９を介して形
成されたゲート電極２と、１対のソース領域３、６およ
びドレイン領域１、４とを含む。ソース領域は相対的に
高濃度のｎ＋ソース領域３と、このｎ＋ソース領域３の
チャネル側に接続された相対的に低濃度のｎ−ソース領
域６とから構或される。ドレイン領域は、相対的に高濃
度（４Ｘ１０” ／ｃｍ２）のｎ＋ドレイン領域１と、
このｎ＋不純物領域１の周辺部に接続された低濃度（２
．５Ｘ１０’ ” ｃｍ２）のｎ−−ドレイン領域４と
から構成される。さらに、ｎ−−ドレイン領域４の表面
上にはゲート絶縁膜９より膜厚の厚いフィールド酸化膜
７が形成されている。そして、ゲート電極２のドレイン
側に位置する部分はこのフィールド酸化膜７の上部に乗
上げている。フィールド酸化膜７の幅は５〜１０μｍで
ある。なお、以下の説明においては幅とは第１図におけ
るＸ方向の寸法をいい、長さとはＹ方向の寸法を表示す
るものとする。また、ゲート電極２は、ｎ＋ ドレイン
領域１と所定の距離を隔てたオフセットゲート構造を構
成している。
さらにゲート電極２の側壁にはゲートサイドウォール８
が形成されている。さらに、ｎ＋ドレイン領域１および
ｎ＋ソース領域３の表面にはアルミニウム配線層５、５
が接続されている。
が形成されている。さらに、ｎ＋ドレイン領域１および
ｎ＋ソース領域３の表面にはアルミニウム配線層５、５
が接続されている。
次に、この発明の特徴点であるドレイン領域の横成につ
いて第１図および第３図を用いて説明する。オフセット
ゲート構造を構成するｎ＋ドレイン領域１はｐ型シリコ
ン基板１３の主表面に幅１０〜２０μｍ１長さ１００μ
ｍ程度の長方形状に形成されている。また、ｎ−− ド
レイン領域４はｎ＋ドレイン領域１の周縁部の長辺に沿
って長方形状に形成されている。そして、ｎ＋ドレイン
鎮域１の短辺の近傍にはｎ−−ドレイン領域４が形成さ
れていない。そして、この領域がｎ＋ドレイン領域４と
ｐ型シリコン基板１３とのｐｎ＋接合領域３１を構成す
る。
いて第１図および第３図を用いて説明する。オフセット
ゲート構造を構成するｎ＋ドレイン領域１はｐ型シリコ
ン基板１３の主表面に幅１０〜２０μｍ１長さ１００μ
ｍ程度の長方形状に形成されている。また、ｎ−− ド
レイン領域４はｎ＋ドレイン領域１の周縁部の長辺に沿
って長方形状に形成されている。そして、ｎ＋ドレイン
鎮域１の短辺の近傍にはｎ−−ドレイン領域４が形成さ
れていない。そして、この領域がｎ＋ドレイン領域４と
ｐ型シリコン基板１３とのｐｎ＋接合領域３１を構成す
る。
第４図は、第１図における符号Ａを付した領域の平面拡
大図である。上記のように構成された高耐圧ＭＩＳ
ＦＥＴを第１３図に示すサージ耐量評価装置を用いてテ
ストを行なった。その結果を第６図に示す、横軸に示す
距＃ｉＬは第４図におけるｐｎ＋接合領域３１のシ、鉦
，および込，の総和の長さを示している。第６図に示す
ように、サージ耐量はｐｎ＋接合領域３１の距離Ｌに比
例して増大する。そして、一例として距離Ｌが１０μｍ
においてサージ耐量３ ０ ０ ｖを達成している。
大図である。上記のように構成された高耐圧ＭＩＳ
ＦＥＴを第１３図に示すサージ耐量評価装置を用いてテ
ストを行なった。その結果を第６図に示す、横軸に示す
距＃ｉＬは第４図におけるｐｎ＋接合領域３１のシ、鉦
，および込，の総和の長さを示している。第６図に示す
ように、サージ耐量はｐｎ＋接合領域３１の距離Ｌに比
例して増大する。そして、一例として距離Ｌが１０μｍ
においてサージ耐量３ ０ ０ ｖを達成している。
第３図および第４図中の矢印３２、３３はアバランシエ
ブレークダウンによるサージ電流を模式的に示したもの
である。この発明においては、第９図および第１０図に
示す従来例に比べて、ｐ ｎ ＋接合領域３１で流出す
るサージ電流３２が増大する。これはこのｐｎ＋接合鎮
域３１に抵抗として作用するｎ−−ドレイン領域４が存
在しないことによる。なお、本実施例においてはｐｎ＋
接合領域３１を長方形状を有するｎ＋ドレイン領域１の
短辺近傍領域に形成した例を示したが、これに限定され
ることなく、ｎ＋ドレイン領域１の長辺側にｐｎ＋接合
領域３１を形成しても構わない。そして、ｐｎ＋接合領
域３１の長さＬは、高耐圧ＭＩＳ ＦＥＴに要求され
るドレイン耐圧とサージ耐量との最適な組合わせにより
設定される。
ブレークダウンによるサージ電流を模式的に示したもの
である。この発明においては、第９図および第１０図に
示す従来例に比べて、ｐ ｎ ＋接合領域３１で流出す
るサージ電流３２が増大する。これはこのｐｎ＋接合鎮
域３１に抵抗として作用するｎ−−ドレイン領域４が存
在しないことによる。なお、本実施例においてはｐｎ＋
接合領域３１を長方形状を有するｎ＋ドレイン領域１の
短辺近傍領域に形成した例を示したが、これに限定され
ることなく、ｎ＋ドレイン領域１の長辺側にｐｎ＋接合
領域３１を形成しても構わない。そして、ｐｎ＋接合領
域３１の長さＬは、高耐圧ＭＩＳ ＦＥＴに要求され
るドレイン耐圧とサージ耐量との最適な組合わせにより
設定される。
次に、本実施例による高耐圧ＭＩＳ ＦＥＴの製造工
程について説明する。なお、説明にあたっては、第２図
に示される断面構造の説明のために従来の技術の説明で
用いた第１１Ａ図ないし第１ｌｌ図を流用し、さらに第
３図に示される断面構遣図の製逍工程に対しては第５Ａ
図ないし第５Ｇ図を用いて説明する。すなわち、この実
施例におけるＭＩＳ ＦＥＴの製造工程では第２図に
示される断面構遣と従来の第８図に示される断面構逍と
は同一形状となるからである。
程について説明する。なお、説明にあたっては、第２図
に示される断面構造の説明のために従来の技術の説明で
用いた第１１Ａ図ないし第１ｌｌ図を流用し、さらに第
３図に示される断面構遣図の製逍工程に対しては第５Ａ
図ないし第５Ｇ図を用いて説明する。すなわち、この実
施例におけるＭＩＳ ＦＥＴの製造工程では第２図に
示される断面構遣と従来の第８図に示される断面構逍と
は同一形状となるからである。
まず第１１Ａ図を参照して、ｐ型シリコン基板１３の表
面上に熱酸化法により下敷酸化膜１４を形成する。さら
にその表面上にＣＶＤ法を用いて窒化膜１５を形戊する
。さらに窒化膜１５の表面上にフォトリソグラフィ法を
用いて所定の形状のレジストパターン１６を形成する。
面上に熱酸化法により下敷酸化膜１４を形成する。さら
にその表面上にＣＶＤ法を用いて窒化膜１５を形戊する
。さらに窒化膜１５の表面上にフォトリソグラフィ法を
用いて所定の形状のレジストパターン１６を形成する。
次に第１１Ｂ図および第５Ａ図を参照して、レジストパ
ターン１６をマスクとして窒化膜１５を所定の形状にエ
ッチングする。さらに、その表面上に新たなレジストパ
ターン１７を形戊する。そして、このレジストパターン
１７をマスクとしてｐ型シリコン基板１３表面にボロン
イオン２４をイオン注入する。このイオン注入によりｐ
型シリコン基板１３表面にｐ＋チャネルストツバ１２が
形成される。
ターン１６をマスクとして窒化膜１５を所定の形状にエ
ッチングする。さらに、その表面上に新たなレジストパ
ターン１７を形戊する。そして、このレジストパターン
１７をマスクとしてｐ型シリコン基板１３表面にボロン
イオン２４をイオン注入する。このイオン注入によりｐ
型シリコン基板１３表面にｐ＋チャネルストツバ１２が
形成される。
さらに第１１Ｃ図および第５Ｂ図を参照して、レジスト
パターン１７および１６を除去した後、再度所定形状の
レジストパターン１８を形成する。
パターン１７および１６を除去した後、再度所定形状の
レジストパターン１８を形成する。
そして、レジストパターン１８および窒化膜１５をマス
クとしてｐ型シリコン基板表面にリンイオンまたは砒素
イオン２５をイオン注入する。そして、ｐ型シリコン基
板１３表面に低濃度のｎ−一ドレイン領域４を形成する
。
クとしてｐ型シリコン基板表面にリンイオンまたは砒素
イオン２５をイオン注入する。そして、ｐ型シリコン基
板１３表面に低濃度のｎ−一ドレイン領域４を形成する
。
その後、第１１Ｄ図および第５Ｃ図を参照して、レジス
トパターン１８を除去した後、窒化膜１５をマスクとし
て熱酸化処理を施し、ｐ型シリコン基板１３表面上の所
定領域にフィールド酸化膜７およびフィールド分離酸化
膜２３を形成する。このフィールド酸化膜７はｎ−一不
純物領域４の表面上に形成され、またフィールド分離酸
化膜２３はチャネルストッパ１２の表面上に形成される
。
トパターン１８を除去した後、窒化膜１５をマスクとし
て熱酸化処理を施し、ｐ型シリコン基板１３表面上の所
定領域にフィールド酸化膜７およびフィールド分離酸化
膜２３を形成する。このフィールド酸化膜７はｎ−一不
純物領域４の表面上に形成され、またフィールド分離酸
化膜２３はチャネルストッパ１２の表面上に形成される
。
さらに、第１１Ｅ図および第５Ｄ図を参照して、下敷酸
化膜１４を除失する。さらに、下敷酸化膜１４を除去し
たｐ型シリコン基板１３の表面上に熱酸化法を用いて薄
いゲート絶縁模りを形成する。
化膜１４を除失する。さらに、下敷酸化膜１４を除去し
たｐ型シリコン基板１３の表面上に熱酸化法を用いて薄
いゲート絶縁模りを形成する。
さらに、ＣＶＤ法を用いて多結晶シリコン層２を堆積す
る。そして、多結品シリコン層２の表面上に所定形状の
レジストパターン１つを形成する。
る。そして、多結品シリコン層２の表面上に所定形状の
レジストパターン１つを形成する。
さらに、第１１Ｆ図を参照して、レジストパターン１９
をマスクとして多結晶シリコン層２を所定の形状にパタ
ーニングし、ゲート電極２を形成する。次に、ゲート電
極２などをマスクとしてｐ型シリコン基板１３表面にリ
ンイオン２６を低ドーズ量でイオン注入する。これによ
り、ソース領域に低濃度のｎ−ソース領域６を形成し、
さらにドレイン領域にｎ型不純物領域を形成する。
をマスクとして多結晶シリコン層２を所定の形状にパタ
ーニングし、ゲート電極２を形成する。次に、ゲート電
極２などをマスクとしてｐ型シリコン基板１３表面にリ
ンイオン２６を低ドーズ量でイオン注入する。これによ
り、ソース領域に低濃度のｎ−ソース領域６を形成し、
さらにドレイン領域にｎ型不純物領域を形成する。
さらに、第１１Ｇ図および第５Ｅ図を参照して、シリコ
ン基板１３の表面上にＣＶＤ法を用いてシリコン酸化膜
を堆積し、これを異方性エッチングにより選択的に除去
する。これによりゲート電極２の側壁にゲートサイドウ
ォール８を形成する。
ン基板１３の表面上にＣＶＤ法を用いてシリコン酸化膜
を堆積し、これを異方性エッチングにより選択的に除去
する。これによりゲート電極２の側壁にゲートサイドウ
ォール８を形成する。
そして、このゲートサイドウォール８が形成されたゲー
ト電極２をマスクとしてｐ型シリコン基板１３表面に砒
素イオン２７をイオン注入する。このイオン注入により
ソース領域に高濃度のｎ＋ソース領域３が形成され、ま
たドレイン領域に高濃度のｎ＋ドレイン領域１が形成さ
れる。
ト電極２をマスクとしてｐ型シリコン基板１３表面に砒
素イオン２７をイオン注入する。このイオン注入により
ソース領域に高濃度のｎ＋ソース領域３が形成され、ま
たドレイン領域に高濃度のｎ＋ドレイン領域１が形成さ
れる。
さらに、第１１Ｈ図および第５Ｆ図を参照して、ｐ型シ
リコン基板１３の全面に層間絶縁膜１０を堆積する。さ
らにその表面上にレジストを塗布した後、所定の形状に
形成する。そしてパターニングされたレジストパターン
２０をマスクとして層間絶縁膜１０を選択的にエッチン
グしコンタクトホール２２を形成する。
リコン基板１３の全面に層間絶縁膜１０を堆積する。さ
らにその表面上にレジストを塗布した後、所定の形状に
形成する。そしてパターニングされたレジストパターン
２０をマスクとして層間絶縁膜１０を選択的にエッチン
グしコンタクトホール２２を形成する。
さらに第１１■図および第５Ｇ図を参照して、層間絶縁
膜１０の表面上およびコンタクトホール２２の内部にス
バッタ法を用いてアルミニウムーシリコン層５を形戊す
る。さらにその表面上に所定形状のレジストパターン２
１を形成する。
膜１０の表面上およびコンタクトホール２２の内部にス
バッタ法を用いてアルミニウムーシリコン層５を形戊す
る。さらにその表面上に所定形状のレジストパターン２
１を形成する。
その後、レジストパターン２ｌをマスクとしてアルミニ
ウムーシリコン層を所定の形状にパターニングし、アル
ミニウム配線層５を形成する。さらに、シリコン基板上
の全面をパッシベーション膜１１で覆う。以上の工程に
より製造工程が完了する。
ウムーシリコン層を所定の形状にパターニングし、アル
ミニウム配線層５を形成する。さらに、シリコン基板上
の全面をパッシベーション膜１１で覆う。以上の工程に
より製造工程が完了する。
上記の製造工程において本発明の特徴点は第５Ｂ図に示
すイオン注入工程による。すなわち、ドレイン領域のｎ
−−ドレイン領域４を構成するためのイオン注入におい
て、ｐｎ＋接合領域３１を形成すべき領域をレジストパ
ターン１８で覆うようにレジストパターンが形成される
。したがって、このレジストパターン形状によりｐｎ＋
接合領域３１は任意の形状に設定することが可能である
。
すイオン注入工程による。すなわち、ドレイン領域のｎ
−−ドレイン領域４を構成するためのイオン注入におい
て、ｐｎ＋接合領域３１を形成すべき領域をレジストパ
ターン１８で覆うようにレジストパターンが形成される
。したがって、このレジストパターン形状によりｐｎ＋
接合領域３１は任意の形状に設定することが可能である
。
なお、上記実施例においてはゲート電極２が多結晶シリ
コン層の場合について説明したが、たとえばゲート電極
がモリブデン、タングステンなどの高融点金属あるいは
そのシリサイドなどを用いても構わない。また、ソース
・ドレイン領域に接続されるアルミニウム配線層も多層
の金属配線などを用いても構わない。
コン層の場合について説明したが、たとえばゲート電極
がモリブデン、タングステンなどの高融点金属あるいは
そのシリサイドなどを用いても構わない。また、ソース
・ドレイン領域に接続されるアルミニウム配線層も多層
の金属配線などを用いても構わない。
また、上記実施例においてはｎチャネルトランジスタに
ついて説明したが、ｐチャネルトランジスタにも適用し
得る。
ついて説明したが、ｐチャネルトランジスタにも適用し
得る。
［発明の効果］
このように、この発明による半導体装置は、高濃度のド
レイン領域の周縁部に電界緩和によるドレイン耐圧を向
上し得る低濃度の不純物領域と、ドレイン領域と半導体
基板との接合容量を増加し得るｐｎ接合領域とを形成し
たので、サージ耐量が向上した高耐圧の半導体装置を実
現することができる。
レイン領域の周縁部に電界緩和によるドレイン耐圧を向
上し得る低濃度の不純物領域と、ドレイン領域と半導体
基板との接合容量を増加し得るｐｎ接合領域とを形成し
たので、サージ耐量が向上した高耐圧の半導体装置を実
現することができる。
第１図は、本発明の一実施例による高耐圧ＭｌＳ Ｆ
ＥＴを備えた半導体装置の平面構造図である。第２図は
、第１囚中の切断線■一■に沿った方向からの断面構造
図である。第３図は、同じく第１図中の切断線■一■に
沿った方向からの断面構遣図である。第４図は、第１図
中の符号Ａを付した頭域の拡大平面構遣図である。第５
Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５図、第５Ｆ
図、第５Ｇ図は、第３図に示すＭＩＳ ＦＥＴの断面
構造の製造工程を順に示した製造工程断面図である。第
６図は、この発明によるＭＩＳ ＦＥＴのサージ耐量
評価テストの結果を示すサージ耐量評価図である。 第７図は、従来の高耐圧Ｍｉｓ ＦＥＴを備えた半導
体装置の平面構造図である。第８図は、第７図の切断線
■一■に沿った方向からの断面構造図である。第９図は
、第７図中の切断線ＩＸ一ＩＸに沿った方向からの断面
構造図である。第１０図は、第７図の符号Ｂを付した領
域の平面拡大構造図である。第１１Ａ図、第１１Ｂ図、
第１１Ｃ図、第１１Ｄ図、第１１Ｅ図、第１１Ｆ図、第
１１Ｇ図、第１１Ｈ図および第１１１図は、第８図に示
すＭＩｓ ＦＥＴの断面構遣の製造工程を順次示した
製造工程断面図である。第１２Ａ図、第１２Ｂ図、第１
２Ｃ図、第１２Ｄ図、第１２Ｅ図、第１２Ｆ図、第１２
Ｇ図および第１２Ｈ図は、第９図に示す断面構造の製造
工程を順に示した製造工程断面図である。第１３図は、
Ｍｉｓ ＦＥＴのサージ耐量の評価に用いられるサー
ジ耐量評価装置の回路図である。 図において、１はｎ＋ドレイン領域、２はゲート電極、
３はｎ＋ソース領域、４はｎ−−ドレイン領域、７はフ
ィールド酸化膜、９はゲート絶縁膜、１２はｐ＋チャネ
ルストッパ、１３はｐ型シリコン基板、２３はフィール
ド分離酸化膜、３０は高耐圧ＭＩＳ ＦＥＴ，３１は
ｐｎ＋接合領域を示している。 なお、図中、同一符号は同一または相当部分を示す。
ＥＴを備えた半導体装置の平面構造図である。第２図は
、第１囚中の切断線■一■に沿った方向からの断面構造
図である。第３図は、同じく第１図中の切断線■一■に
沿った方向からの断面構遣図である。第４図は、第１図
中の符号Ａを付した頭域の拡大平面構遣図である。第５
Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５図、第５Ｆ
図、第５Ｇ図は、第３図に示すＭＩＳ ＦＥＴの断面
構造の製造工程を順に示した製造工程断面図である。第
６図は、この発明によるＭＩＳ ＦＥＴのサージ耐量
評価テストの結果を示すサージ耐量評価図である。 第７図は、従来の高耐圧Ｍｉｓ ＦＥＴを備えた半導
体装置の平面構造図である。第８図は、第７図の切断線
■一■に沿った方向からの断面構造図である。第９図は
、第７図中の切断線ＩＸ一ＩＸに沿った方向からの断面
構造図である。第１０図は、第７図の符号Ｂを付した領
域の平面拡大構造図である。第１１Ａ図、第１１Ｂ図、
第１１Ｃ図、第１１Ｄ図、第１１Ｅ図、第１１Ｆ図、第
１１Ｇ図、第１１Ｈ図および第１１１図は、第８図に示
すＭＩｓ ＦＥＴの断面構遣の製造工程を順次示した
製造工程断面図である。第１２Ａ図、第１２Ｂ図、第１
２Ｃ図、第１２Ｄ図、第１２Ｅ図、第１２Ｆ図、第１２
Ｇ図および第１２Ｈ図は、第９図に示す断面構造の製造
工程を順に示した製造工程断面図である。第１３図は、
Ｍｉｓ ＦＥＴのサージ耐量の評価に用いられるサー
ジ耐量評価装置の回路図である。 図において、１はｎ＋ドレイン領域、２はゲート電極、
３はｎ＋ソース領域、４はｎ−−ドレイン領域、７はフ
ィールド酸化膜、９はゲート絶縁膜、１２はｐ＋チャネ
ルストッパ、１３はｐ型シリコン基板、２３はフィール
ド分離酸化膜、３０は高耐圧ＭＩＳ ＦＥＴ，３１は
ｐｎ＋接合領域を示している。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 主表面を有する第１導電型の半導体基板と、前記半導体
基板の主表面上に絶縁膜を介して形成されたゲート電極
と、 前記半導体基板の主表面に形成され、前記ゲート電極の
ゲート長方向の一方側の端面にほぼ一致する端面を有す
る相対的に高濃度の第２導電型の第１不純物領域と、 前記半導体基板の主表面に形成され、前記ゲート電極の
ゲート長方向の他方側の端面位置と間隔を持って形成さ
れた相対的に高濃度の第２導電型の第２不純物領域と、 前記半導体基板の主表面近傍の前記第２不純物領域の周
縁部に部分的に接続して形成された相対的に低濃度の第
２導電型の第３不純物領域とを備え、 さらに前記第２不純物領域は、前記半導体基板の主表面
近傍の周縁部の一部に前記半導体基板と前記第２不純物
領域とのｐｎ接合領域を有している、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241336A JPH03104169A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置 |
| US07/583,384 US5144389A (en) | 1989-09-18 | 1990-09-17 | Insulated gate field effect transistor with high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241336A JPH03104169A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104169A true JPH03104169A (ja) | 1991-05-01 |
Family
ID=17072788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241336A Pending JPH03104169A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5144389A (ja) |
| JP (1) | JPH03104169A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1250406B (it) * | 1991-02-07 | 1995-04-07 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione con porte logiche configurate nand e ridotto numero di transistori n-mos richiedenti una diffusione graduata limitatamente al solo drain |
| JP2721607B2 (ja) * | 1991-11-25 | 1998-03-04 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5321291A (en) * | 1991-12-16 | 1994-06-14 | Texas Instruments Incorporated | Power MOSFET transistor |
| US5396096A (en) * | 1992-10-07 | 1995-03-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5880502A (en) * | 1996-09-06 | 1999-03-09 | Micron Display Technology, Inc. | Low and high voltage CMOS devices and process for fabricating same |
| TW400560B (en) * | 1996-12-23 | 2000-08-01 | Koninkl Philips Electronics Nv | Semiconductor device |
| US6295677B1 (en) | 1999-12-23 | 2001-10-02 | Southwest Research Institute | Method for inspecting liquid filled pipes using magnetostrictive sensors |
| JP2009206492A (ja) * | 2008-01-31 | 2009-09-10 | Toshiba Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
-
1989
- 1989-09-18 JP JP1241336A patent/JPH03104169A/ja active Pending
-
1990
- 1990-09-17 US US07/583,384 patent/US5144389A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5144389A (en) | 1992-09-01 |
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