JPH0475387A - Ｍｉｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上に絶縁層を介して半導体薄層が形成さ
れてなる所謂Ｓ　ＯＩ　　（Ｓｉｌｉｃｏｎ　ｏｎ　１
ｎｓｕｌａｔｏｒ　）基板の上記半導体薄層にＭＩＳ構
造の半導体素子を形成してなるＭＩＳ型半導体装置に関
する。

〔発明の概要〕

本発明は、下部から周辺部にかけて絶縁層で囲まれた素
子形成領域内にソース領域、ドレイン領域及びチャンネ
ル領域を有してなるＭＩＳ型半導体装置において、上記
チャンネル領域以外に、上記ソース領域と上記ドレイン
領域に接する上記チャンネル領域と同じ導電型の領域を
上記チャンネル領域の側部に形成した所定の幅を有する
領域にて接続して構成することにより、ＳＯＩ膜に形成
したＭＩＳ型半導体装置の欠点であるインパクト・アイ
オナイゼーションによる耐圧劣化を抑制して、半導体装
置自体の高信軌性化を図れるようにすると共に、回路素
子としての適用範囲を広げることができるようにしたも
のである。

〔従来の技術〕

近時、基板上に絶縁層を介して素子形成領域が形成され
てなるＳＯＩ膜を利用した所謂薄膜Ｓ０１素子に関して
多くの利点が報告されている。すなわちチャンネル領域
の不純物濃度設定の自由度が高いこと、高α線耐性を有
すること、う、チ・アンプフリーであること、基板と素
子形成領域であるシリコン薄膜間の寄生容量の減少によ
る高速化が可能であること等の利点を有している。この
ことから、現在、薄膜Ｓｏｌ素子に関する研究が活発に
行なわれ、その開発が進められている。

〔発明が解決しようとする課題］ しかしながら、ＳＯＩ膜を利用した素子、例えばＭＯ３
型トランジスタは、ドレイン降伏電圧、即ちドレイン耐
圧が低いという欠点がある（キンク現象）。

これは、第４図に示すように、素子（Ｂ）において、ソ
ース領域（３１）からチャンネル領域（３２）に注入さ
れた少数キャリア（電子）ｅがドレイン領域（３３）側
に流れ、この電子ｅがゲート電極（３４）下のドレイン
端で生じている高電界領域・つで示す）（３５）に衝突
（インパクト・アイオナイゼーション）することにより
、該領域（３５）で電子−正孔対が発生し、このうち、
正孔りがチャンネル領域（３２）中に流れることによっ
て引起こされる。即ち、チャン名ル領域（３２）中に流
れた正孔ｈ（所謂ホール電流ｒｈ）は、通常のバルク型
のＭＯ５型トランジスタでは、基板を介して、基板電流
として逃げるが、このＳＯＩ膜においては、素子形成領
域（３６）が絶縁層（３７）で囲まれ、基板電極のない
構造となっているため、上記正孔りはソース領域（３１
）の近傍に蓄積する。そして、この蓄積した正孔りによ
って、ソース、チャンネル間のエネルギー障壁が低くな
り、その結果、ソースが電子のエミッタとして働き、チ
ャンネル領域（３２）間で流れる通常の電子の流れ（チ
ャンネル電流１ｃ）に加えて、上記バイポーラ動作した
電子電流ＩＮが発生する。

この電子電流ＩＮは、再度、高電界領域（３５）におい
てホール電流１１を発生させるという正のフィードバッ
ク現象を引起こしてドレイン電流Ｉ、を急激に増加させ
、結果的にドレイン耐圧を劣化させる。

このドレイン耐圧の劣化を抑制する方法として、従来か
ら種々の提案がなされており、現在、製法及び構造的に
最も合理的なものとして第５図で示す構造のものが提案
されている。

この第５図で示す素子（Ｃ）は、ソース領域（３１）の
外側にチャンネル領域（３２）と同導電型の半導体領域
（３日）を形成し、更にソース取出し電極（３９）を共
用となすことによって通常の３端子素子として使用でき
るようにしたものである。

この素子（Ｃ）の場合、インパクト・アイオナイゼーシ
ョンによって生じたホール電流Ｉｈを上記半導体領域（
３８）及びソース取出し電極（３９）を介して逃がすこ
とができるため、ドレイン耐圧の向上を図ることが可能
となる。しかし、この素子（Ｃ）は、上記半導体領域（
３８）をソース領域（３１）の外側にしか形成すること
ができないという不都合がある。その理由としては、例
えば第６図に示すように、素子構造の対称性を重視して
ドレイン領域（３３）の外側にも上記半導体領域（３８
）と同じ導電型の半導体領域（３９）を形成した場合、
この半導体領域（３９）からチャンネル領域（３２）に
浸み出した正孔りがチャンネル領域（３２）を介してソ
ース領域（３１）側の半導体領域（３８）に流れ（第６
図では、ホール電流ＩＦＦとして表示する）、例えば素
子（Ｃ）の非動作時において、ソース、ドレイン間が短
絡・導通するという不都合が生じてしまうからである。

従って、ソース、ドレインを交互に使い分ける例えばＳ
ＲＡＭセルのアクセス・トランジスタの如きスイッチン
グ素子にはこの構造を適用することができず、回路素子
としての適用範囲が制限されるという欠点がある。

そこで、上記ホール電流ＩＦＦの発生を抑制するため、
第７図に示すように、チャンネル領域（３２＞と上記半
導体領域（３８）及び（３９）間を夫々ソース領域（３
１）及びドレイン領域（３３）で分離して構成すること
により、チャンネル領域（３２）、ソース領域（３１）
及び半導体領域（３８）を夫々エミッタ、ベース及びコ
レクタからなるＰＮＰ　）ランジスタ構造にして、チャ
ンネル領域（３２）中の正孔を半導体領域（３Ｂ）　（
コレクタ）側に逃がすという方法が考えられているが、
この構成においても、インパクト・アイオナイゼーショ
ンで生じたホール電流Ｉｔ、を効率良く逃がすことがで
きない。

本発明は、このような点に鑑みなされたもので、その目
的とするところは、インパクト・アイオナイゼーション
による耐圧劣化を抑制して、半導体装置自体の高信頼性
化を図ることができると共に、回路素子としての適用範
囲を広げることができるＭＩＳ型半導体装置を提供する
ことにある。

〔課題を解決するための手段〕

本発明は、下部から周辺部にかけて絶縁層（１）で囲ま
れた素子形成領域（２）内にソース領域（３）、ドレイ
ン領域（４）及びチャンネル領域（５）を有してなるＭ
Ｉｓ型半導体装置（Ａ）において、チャンネル領域（５
）以外に、ソース領域（３）とドレイン領域（４）に接
するチャンネル領域（５）と同じ導電型の領域（９）及
び（１０）を、チャンネル領域（５）の側部に形成した
所定の幅ｄ、を有する領域（１３）にて接続して構成す
る。

〔作用〕

上述の本発明の構成によれば、ドレイン領域（４）から
延びる空乏層（ａ）によって領域（１３）が遮断される
ため、領域（１０）から浸み出した正孔りの流れ（ホー
ル電流Ｔ、、）は大幅に低減され、例えばキンク現象等
に伴なうソース−ドレイン間の短絡・導通現象は生しな
くなる。しかもインパクト・アイオナイゼーションによ
って生じたホール電流Ｉ、を領域（１３）及び（９）を
介して逃がすことができる。従って、薄膜ＳＯＩ素子の
欠点であったホール電流１ｈによるドレイン耐圧の劣化
を防止することができると共に、素子構造を対称形にし
た場合における短絡・導通現象を防止することができ、
半導体装置（Ａ）自体の信軌性の向上並びに回路素子と
しての適用範囲の向上を図ることができる。

〔実施例〕

以下、第１図〜第３図を参照しながら本発明の詳細な説
明する。

第１図は、本実施例に係るＭＩＳ型半導体装置、例えば
ＮＭＯ３ＦＥＴ　（ＮチャンネルのＭＯ３型電界効果ト
ランジスタ；以下、単に半導体装置と記す）（Ａ）を示
す構成図、第２図はその平面図である。

この半導体装置（Ａ）は、下部から周辺部にかけてＳｉ
Ｏ□等からなる絶縁層（１）で囲まれたＰ型の素子形成
領域、所謂Ｓｏｌ薄膜（膜厚約５００成長度）（２）内
に、Ｎ型のソース領域（３）及びドレイン領域（４）と
、Ｐ型のチャンネル領域（５）と、Ｎ型の低濃度領域（
Ｌ　Ｄ　Ｄ　；　Ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａ
ｉｎ　）　（６）を有すると共に、チャンネル領域（５
）上にゲート絶縁膜（７）を介してゲート電極（８）を
有してなり、更にソース領域（３）とドレイン領域（４
）の各外側にチャンネル領域（５）と分離して形成され
たＰ型の半導体領域（９）及び（１０）を夫々有して成
る。このことから、本例に係る半導体装置（Ａ）は、対
称性のある構造となされている。また、通常は、ソース
領域（３）及びドレイン領域（４）の形成に伴って、チ
ャンネル領域（５）を含むウェル領域内にソース領域（
３）及びドレイン領域（４）の下部接合面が形成される
構造となるが、本例においては、Ｓｏ　１３膜（２）が
約５００成長度と膜厚が非常に薄いため、ソース領域（
３）及びドレイン領域（４）における下部接合面は存在
せず、直接ソース領域（３）及びドレイン領域（４）下
に絶縁層（１）が接する構造となる。

ソース取出し電極（１１）とドレイン取出し電極（１２
）は、夫々ソース領域（３）と半導体領域（９）並びに
ドレイン領域（４）と半導体領域（１０）の各境界部分
に形成されて、夫々ソース側及びドしイン側で共用とな
される。従って、本例に係る半導体装置（Ａ）は、通常
の３端子用素子として使用することができる。尚、ドレ
イン取出し電極（１２）及びソース取出し電極（１１）
には夫々電源電圧■ｄｄ及び接地電圧ＶＳＳが印加され
る。

しかして、本例においては、第２図に示すように、チャ
ンネル領域（５）の両側部に、半導体装置（Ａ）の長手
方向に延び、半導体領域（９）及び（１ｏ）間を接続す
るＰ型の低濃度領域（以下、単にＰ型頭域と記す）　（
１３）を形成してなる。

ところで、ドレイン取出し電極（１２）に印加される電
源電圧■、ｄに伴ってドレイン領域（４）から空乏層（
ａ）が四方に延びるわけだが、この場合、第１図及び第
２図において点線で示すように、上記空乏層（ａ）は、
チャンネル領域（５）内においてソース領域（３）側に
延びると共に、Ｐ要領域（１３）内において、対向する
絶縁層（１）側にも延びる。従って、本例では、上記Ｐ
要領域（１３）の幅を空乏層（ａ）が延びる距離よりも
短く設定する。即ち、Ｐ要領域（１３）の幅をｄｌ、空
乏層（ａ）の延び幅をｄ２とすると、ｄ１≦ｄ２に設定
する。

このＰ要領域（１３）の幅ｄ、は、後述する製法からも
わかるとおり、Ｓｏｌ薄膜（２）の形成時において、予
め決定される性質のものであるため、その後の処理にお
いて、空乏層（ａ）の延び率をゲート電極（８）に注入
される不純物やチャンネル領域（５）の濃度によって適
宜設定して上記ｄ１≦ｄ２となるようにすればよい。

このように、本例に係る半導体装置（Ａ）によれば、ド
レイン端で発生するインパクト・アイオナイゼーション
によって生じた正孔（ホール電流Ｉｈ）をＰ要領域（１
３）を介して半導体領域（９）及びソース取出し電極（
１１）側へ逃がすことができ、インパクト・アイオナイ
ゼーションによるドレイン耐圧の劣化を抑制することが
できる。

また、ドレイン領域（４）から延びる空乏層（ａ）によ
ってＰ要領域（１３）　（特に、ドレイン領域（４）の
側部の領域）が遮断されるため、半導体領域（１０）か
らＰ要領域（１３）に浸み出した正孔の半導体領域（９
）への進入、即ちホール電流ＩＦＦは大幅に低減化され
、例えばキンク現象等に伴なうソース−ドレイン間の短
絡・導通現象は生じなくなる。尚、ゲート電極（８）に
注入される不純物やチャンネル領域（５）の濃度を適宜
選択することによってホール電流ＩＦＦを動作時におい
て誤動作を生じさせない程度に低減させることが好まし
い。

従って、ＳＯＩｍ膜（２）がもつ短チャンネル効果の低
減化作用を最大限に発揮させることができ、しかも絶縁
層（１）下の基板（図示せず）との寄生容量が小さい、
チャンネル領域（５）における不純物濃度設定の自由度
が高い、耐α線、ラッチアップに強いという利点を損な
うことがないため、上記半導体装置（Ａ）の、ようにＳ
ｏ　Ｉ薄膜（２）上に形成された薄膜Ｓ（］素子の特性
の改善を図ることができる。

また、ソース領域（３）及びドレイン領域（４）を対称
に形成することが可能となるため、例えばＳＲＡＭセル
のアクセス・トランジスタの如きスイッチング素子とし
ても使用でき、回路素子における適用範囲を広げること
が可能となる。

また、ソース領域（３）及びドレイン領域（４）直下に
絶縁膜（１）が接する構造であるため、Ａ！電極のスパ
イク現象による影響は問題とならなくなり、例えばＴｉ
（チタン）等による所謂バリアメタルをＡ！電極の下敷
きとして形成する必要がなく、製造工程の簡略化を図る
ことができる。

次に、本実施例に係る半導体装置（Ａ）の製法について
第３図の工程図を参照しながら説明する。

尚、第１図及び第２図と対応するものについては同符号
を記す。

ますに第３図Ａ１及びＡ２に示すように、シリコン層の
埋込みによる方法やウェハの貼り合せによる方法などを
用いてＳｉｎ、膜（１）の凹部（２１）内に例えばＰ型
のシリコン層が埋込まれてなる所謂ｓｏｒ膜（厚み約１
０００人）　（２２）を形成する。このとき、ＳＯｆ膜
（２２）は、下部から周辺部にかけてＳｉｎ、膜（１）
に囲まれたかたちとなる。

次に、第３図Ｂ＋及びＢｚに示すように、ＳＯｘ膜（２
２）を選択的にエツチングして厚みが約５００人の５Ｏ
ＩＩ膜（２）に形成する。このとき、５ＯＩｉ膜（２）
の周縁部に段差（２３）が形成される。

次に、第３図０１及びＣ２に示すように、全面にＳｉｎ
、膜を形成したのち、エッチバックして段差（２３）の
部分にサイドウオール（２４）を形成する。

このサイドウオール（２４）は、段差（２３）に沿って
枠状に形成される。

次に、第３図Ｄ１及びＤｚに示すように、ｓ。

Ｉ薄膜（２）表面を熱酸化してゲート絶縁膜（７）を形
成したのち、例えばＰ型の不純物、例えばボロンが注入
された多結晶シリコン層をバターニングしてＳｏ　薄膜
（２）上にゲート電極（８）を形成する。その後、ゲー
ト電極（８）及びサイドウオール（２４）をマスクとし
て、Ｓｏ　Ｉｌ膜（２）内にＮ型の不純物をイオン注入
してＮ型の低濃度領域（６）を形成する。このとき、サ
イドウオール（２４）直下にＰ型頭域（１３）が形成さ
れ、ゲート電極（８）直下にＰ型のチャンネル領域（５
）が形成される。

次に、第３図Ｅ、及びＦ２に示すように、再び５ｉＯｚ
膜を全面に形成したのち、エッチバ、りしてゲート電極
（８）の側部にサイドウオール（２５）を形成する。そ
の後、ゲート電極（８）、サイドウオール（２４）及び
（２５）をマスクとして、ｓｏｒ薄膜（２）内にＮ型の
不純物をイオン注入してＮ型のソース領域（３）及びド
レイン領域（４）を形成する。このとき、サイドウオー
ル（２５）直下のＮ型の低濃度領域（６）が所謂ＬＤＤ
領域となる。

次に、第３図Ｆ、及びＦ２に示すように、ソース領域（
３）及びドレイン領域（４）の各後部（ゲート電極（８
）から最も離れた位置）にＰ型の不純物をイオン注入し
てＰ型の高濃度領域（９）及び（１０）を形成する。こ
のとき、Ｐ型頭域（１３）と高濃度領域（９）及び（１
０）が、夫々互いに３面で接触されるようになす。

次に、第３図０１及びＧ２に示すように、全面に層間絶
縁膜（２６）を形成したのち、ソース領域（３）と高濃
度領域（９）の境界部分及びトレイン領域（４）と高濃
度領域（１０）の境界部分に対し夫々窓（２７）及び（
２８）を開口する。その後、上記窓（２７）及び（２８
）に対して例えばＡ！等からなるソース及びドレイン取
出し電極（１１）及び（１２）を形成して本例に係る半
導体装置（Ａ）を得る。

この製法によれば、膜厚が約５００成長度の５ＯＩＦＩ
膜（２）を使用し且つインパクト・アイオナイゼーショ
ンによる正孔を取出す構造を容易に形成することができ
る。また、５ｉＯ７膜（１）の段差（２３）を利用して
サイドウオール（２４）を形成するようにしたので、通
常のＭＯＳＦＥＴの製法を用いるだけで、ＭＯＳＦＥＴ
の周囲にＰ型頭域（１３）を容易に形成することができ
る。

また、ソース領域（３）及びドレイン領域（４）を段差
（２３）に形成したサイドウオール（２４）とゲート電
極（８）の側部に形成したサイドウオール（２５）によ
るセルファラインによって形成するようにしたので、半
導体装置（Ａ）自体の微細化が図れ、半導体装置（Ａ）
の高集積化を促進させることができる。しかも、段差（
２３）を利用するため、半導体装置（Ａ）全体の平坦化
が図れステップカバレージの改善を図ることができる。

尚、不純物導入後に行なわれる活性化アニールは、不純
物が横方向に拡散しないように、例えばＩＲアニール（
ランプアニール）を用いることが好ましい。

上記実施例では、ＮチャンネルのＭＯＳＦＥＴに適用し
た例を示したが、もちろん、ＰチャンネルのＭＯＳ　Ｆ
　ＥＴにも適用することができる。

〔発明の効果〕

本発明に係るＭＩＳ型半導体装置によれば、ＳＯＩ膜に
形成したＭＩＳ型半導体装置の欠点であるインパクト・
アイオナイゼーションによる耐圧劣化を抑制することが
でき、半導体装置自体の高僧転性化を図ることができる
と共に、回路素子としての適用範囲を広げることができ
る。

【図面の簡単な説明】

第１図は本実施例に係るＭＩＳ型半導体装置（ＮＭＯ３
ＦＥＴ）を示す構成図、第２図はその平面図、第３図は
その製法を示す工程図、第４図は従来例を示す構成図、
第５図は提案例を示す構成図、第６図は提案例の欠点を
示す説明図、第７図は他の提案例を示す構成図である。 （＾）はＭＩＳ型半導体装置（ＮＭＯ３ＦＥＴ）、（１
）は絶縁層、（２）はＳＯＩ薄膜、（３）はソース領域
、（４）はドレイン領域、（５）はチャンネル領域、（
８）はゲート電極、（９）及び（１０）は半導体領域、
（１１）はソース取出し電極、（１２）はドレイン取出
し電極、（１３）はＰ型頭域、（ａ）は空乏層である。

Claims (1)

1. 【特許請求の範囲】 　下部から周辺部にかけて絶縁層で囲まれた素子形成領
   域内にソース領域、ドレイン領域及びチャンネル領域を
   有してなるＭＩＳ型半導体装置において、 上記チャンネル領域以外に、上記ソース領域と上記ドレ
   イン領域に接する上記チャンネル領域と同じ導電型の領
   域を有し、該領域が上記チャンネル領域の側部に形成さ
   れた所定の幅を有する領域にて接続されてなるＭＩＳ型
   半導体装置。