CN101071825A - 绝缘栅极型半导体装置 - Google Patents

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Abstract

本发明涉及一种绝缘栅极型半导体装置。现有的绝缘栅极型半导体装置中，在栅极焊盘电极的下方设置p+型杂质区域的情况下，p+型杂质区域的端部具有球面状的曲率。当漏极－源极间逆向击穿电压为数百伏时，电场集中在球面的端部，不能得到充足的漏极－源极间逆向击穿电压。在平面图案中，当p+型杂质区域的拐角部的曲率变大时，就会牺牲能配置在动作区域的晶体管单元数。本发明提供一种绝缘栅极型半导体装置，在栅极焊盘电极的下方也配置与晶体管单元连接的沟道区域及栅极。通过使晶体管单元为条纹状与源极接触，以所规定的电位固定位于栅极焊盘电极的下方的沟道区域。由此，即使不在栅极焊盘下方的整个面上设置p+型杂质区域，也能确保所规定的漏极－源极间逆向击穿电压。

Description

绝缘栅极型半导体装置
技术领域
本发明涉及一种绝缘栅极型半导体装置，特别是涉及能充分地确保动作区域面积、保持高的逆向击穿电压的绝缘栅极型半导体装置。
背景技术
在现有的绝缘栅极型半导体装置中，在栅极焊盘电极的下方没有配置晶体管单元(例如参照专利文献1)。
另外，有下列的情况，在栅极焊盘电极的下方配置有例如将多个PN结串行连接的保护二极管。另外，为了确保漏极-源极间逆向击穿电压，在栅极焊盘电极下方的基板上由高浓度杂质形成扩散区域。
在图7中，作为现有的绝缘栅极型半导体装置，表示在栅极焊盘电极的下方设置P+型杂质区域的n沟道型MOSFET的一例。
图7(A)是MOSFET的平面图。另外，在图7(A)中，省略基板表面的层间绝缘膜，金属电极层(源极47、栅极焊盘电极48、栅极配线48a)用虚线表示。
栅极43经由栅极氧化膜41在半导体基板31表面设置成条纹状。栅极43沉积多晶硅后进行构图，导入杂质实现低阻抗。源极区域45沿着栅极43设置在基板31表面。源极区域45沿着栅极43而设置，具有条纹状。
在配置晶体管单元的动作区域51上设置源极47，在芯片端部配置栅极焊盘电极48。在芯片周边设置有与栅极焊盘电极48连接的栅极配线48a。
栅极引出电极43a以与栅极焊盘电极48及栅极配线48a大致重叠的图案而设置。另外，在栅极引出电极43a下方的n-型外延层31b上，以与此大致重叠的图案设置p+型杂质区域49。
图7(B)是图7(A)的e-e线的剖面图。
半导体基板31是在n+型多晶硅半导体基板31a上层积n-型外延层31b等设置漏极区域的基板，在其表面将多个P型沟道区域设置成条纹状。经由栅极绝缘膜41在沟道区域34之间的基板31表面将多个栅极43配置成条纹状。在邻接栅极43的沟道区域34的表面形成有n+型源极区域45。栅极43上用层间绝缘膜46覆盖，设置与源极区域45接触的源极47。由栅极43包围的区域成为一个晶体管单元，多个上述配置构成动作区域51。
栅极焊盘电极48设置在动作区域51外的n-型半导体层31b表面，与连接在动作区域51的栅极43上的栅极引出电极43a接触。p+型杂质区域49以与栅极引出电极43a相同的图案而设置。
专利文献1：(日本)特开2002-368218号公报(图6～图8)
p+型杂质区域49与沟道区域34连接，缓和在芯片终端的电场集中，确保源极-漏极间的逆向击穿电压。
即，p+型杂质区域49需要设置成与栅极引出电极48大致重叠的相同的图案。因此，例如，图7所示的栅极引出电极43a为配置在栅极焊盘电极48的下方整个面上的图案的情况下，p+型杂质区域49也与此对应需要大的面积。
图8是说明p+型杂质区域49的图，图8(A)是从配置晶体管单元(MOSFET)的动作区域51侧观察图7(A)的圆形标记中p+型杂质区域49的立体图。图8(B)是表示其他的p+型杂质区域49的平面图，表面的层间绝缘膜省略，金属电极层用虚线表示。
p+型杂质区域49是扩散区域，在图7(A)的圆形标记表示的端部(与n-型外延层31b的结合面)具有球面状的曲率(图8(A))。在此，在图7的图案中，在需要更高(例如数百伏)的漏极-源极间逆向击穿电压的情况下，在具有球面状的曲率的部分(图8(A)的箭头部分)集中有强电场，就会有得不到所希望的漏极-源极间逆向击穿电压的问题。
另外，降低装置的接通电阻时，例如需要降低n-型外延层31b的电阻率。这种情况下，在图7所示的p+型杂质区域49的图案中也有漏极-源极间逆向击穿电压劣化的问题。
即，动作区域51所要求的特性变化的情况下，为了得到所规定的漏极-源极间逆向击穿电压，与动作区域51不同，需要另外变更p+型杂质区域49的图案。
具体地，通过使球面状的曲率变缓，可以确保充足的漏极-源极间逆向击穿电压。即，如图8(B)所示，通过使p+型杂质区域49的拐角部的平面图案的曲率变大，也可以使图8(A)所示的球面状的曲率变缓，能确保所规定的逆向击穿电压。
但是，栅极引出电极43a在栅极焊盘电极48的下方以与其大致重叠的图案而设置的情况下，与栅极引出电极43a相同的图案的p+型杂质区域49的拐角部的弯曲变大。因此，在图7的图案中，不能配置栅极焊盘电极48附近的晶体管单元的一部分，就有必须缩小动作区域(晶体管单元的配置面积)的问题。
发明内容
本发明是鉴于以上课题而提出的，第1，通过具有以下部件而解决上述问题，即，具有：一导电型半导体基板；栅极，其在该一导电型半导体基板的一主面上设置成条纹状；逆向导电型沟道区域，其沿着所述栅极在所述一主面上设置成条纹状；第一绝缘膜，其设置在所述栅极与所述沟道区域之间；一导电型源极区域，其沿着所述栅极在所述一主面的所述沟道区域设置成条纹状；第二绝缘膜，其设置在所述栅极上；栅极焊盘电极，其经由所述第二绝缘膜设置在一部分所述沟道区域上。
第2，通过以下结构而解决上述问题，即，具有：一导电型半导体基板；栅极，其在该一导电型半导体基板的一主面上设置成条纹状；逆向导电型沟道区域，其沿着所述栅极在所述一主面上设置成条纹状；第一绝缘膜，其设置在所述栅极与所述沟道区域之间；一导电型源极区域，其沿着所述栅极在所述一主面的所述沟道区域设置成条纹状；第二绝缘膜，其设置在所述栅极上；栅极引出电极，其设置在所述一导电型半导体基板的周围，连接在所述栅极及所述栅极焊盘电极上；高浓度一导电型区域，其设置在所述栅极引出电极下方的所述基板表面上，与所述沟道区域连接；并经由所述第二绝缘膜在所述栅极焊盘电极下方配置有一部分所述沟道区域、所述栅极及所述栅极引出电极。
根据本发明，不减小动作区域的面积，就能提供可以确保高的漏极-源极间逆向击穿电压的MOSFET。即，使晶体管单元为条纹状，缩小以与现有栅极焊盘电极大致重叠的图案而设置的栅极引出电极及p+型杂质区域的图案，在此配置沟道区域、栅极、栅极引出电极的一部分，并在栅极焊盘电极下方的沟道区域施加源极电位。
由于栅极焊盘电极下方的沟道区域以与MOSFET的动作区域相同的图案而形成，因此，即使在栅极焊盘电极下方也可以确保与动作区域相同的漏极-源极间逆向击穿电压。
因此，相对击穿电压不变更p+型杂质区域的图案(拐角部的曲率)，即可确保所规定的击穿电压。例如，在确保比现在更大的击穿电压的情况下，需要变更p+型杂质区域的图案，由此，就有与此相伴产生的动作区域(晶体管单元的配置面积数)缩小的问题，但根据本实施方式，可以避免这些问题并确保所规定的漏极-源极间逆向击穿电压。
附图说明
图1(A)、(B)是本发明的半导体装置的平面图；
图2是本发明的半导体装置的剖面图；
图3是本发明的半导体装置的剖面图；
图4是本发明的半导体装置的平面图；
图5是本发明的半导体装置的剖面图；
图6是本发明的半导体装置的剖面图；
图7是说明现有的半导体装置的图，(A)是平面图，(B)是剖面图；
图8是说明现有的半导体装置的图，(A)是立体图，(B)是平面图。
附图标记
1：半导体基板  1a：n+型硅半导体基板  1b：n-型外延层  4：沟道区域  7：沟槽  11：栅极绝缘膜  13：栅极  13a：栅极引出电极  14：体区域  15：源极区域  16：层间绝缘膜  17：源极  18：栅极焊盘电极  18a：栅极配线  21：动作区域  22：护圈  29：p+型杂质区域  31：半导体基板  31a：n+型硅半导体基板  31b：n-型外延层  34：沟道区域  41：栅极绝缘膜  43：栅极  45：源极区域  47：源极  48：栅极焊盘电极  49：p+型杂质区域  51：动作区域
具体实施方式
作为绝缘栅极型半导体装置，参照图1～图6以n沟道型MOSFET为例来详细说明本发明的实施方式。
在图1到图3中，表示第一实施方式。
图1表示本发明第一实施方式的MOSFET的芯片的平面图。图1(A)是省略层间绝缘膜、用虚线表示金属电极层(源极、栅极焊盘电极、栅极配线)的平面图，图1(B)是表示源极及栅极焊盘电极、栅极配线的图案的平面图。
本发明的MOSFET100由n型半导体基板1、沟道区域4、第一绝缘膜11、栅极13、源极区域15、体区域14、第二绝缘膜16、栅极焊盘电极18、源极17构成。
如图1(A)所示，经由n型半导体基板1的表面设置的成为第一绝缘膜的栅极氧化膜(在此未图示)将栅极13在n型半导体基板1上设置成条纹状。栅极13沉积多晶硅之后进行构图而设置，通过导入杂质来实现低阻抗化。
沟道区域4是沿着栅极13在n型半导体基板1的表面设置成条纹状的p型杂质区域。
源极区域15是沿着栅极13设置在沟道区域4表面的n+型杂质区域，体区域14是为了基板的电位稳定化，沿着栅极13设置在邻接的源极区域15之间的沟道区域4表面的p+型杂质区域。
通过由栅极13包围的源极区域15、沟道区域4(体区域14)构成条纹状的MOSFET的晶体管单元。该晶体管单元配置为多个，构成MOSFET100的动作区域21。晶体管单元到达芯片端部，整个栅极13与包围动作区域21的外周经由栅极氧化膜配置在n型半导体基板1上的栅极引出电极13a连接。栅极引出电极13a也与栅极13相同，是通过杂质的导入来实现低阻抗化的多晶硅。栅极引出电极13a在栅极焊盘电极18下方并与其连接。
栅极焊盘电极18沿着芯片的一边而配置。另外，在图1中表示配置在芯片一边中央附近的例子，但也可以配置在芯片的拐角部。栅极焊盘电极18是经由作为第二绝缘膜的层间绝缘膜(在此未图示)而设置在n+型半导体基板1上的金属电极层。另外，在包围动作区域21外周的n型半导体基板上，设置有与栅极焊盘电极18连接、利用相同的金属电极层的栅极配线18a。栅极配线18a也与栅极引出电极13a接触，由此，将栅极电压施加给各晶体管单元的栅极13上。
栅极引出电极13a以与栅极配线18a大致重叠的相同的环状图案而设置。另外，栅极引出电极13a也配置在栅极焊盘电极18下方，但没有设置在栅极焊盘电极18下方的整个面上。在栅极引出电极13a下方的n型半导体基板1的表面，p+型杂质区域29以与栅极引出电极13a大致重叠的环状的图案而形成。即，p+型杂质区域29也配置在栅极焊盘电极18下方，但没有设置在栅极焊盘电极18下方的整个面上。
在本实施方式中，如图1(A)所示，在栅极焊盘电极18的下方分别配置有条纹状的沟道区域4的一部分及栅极13的一部分、环状的栅极引出电极13a的一部分及p+型杂质区域29的一部分。栅极焊盘电极18与在其下方配置的栅极13、沟道区域4、体区域14不接触，而与栅极引出电极13a接触。另外，包围芯片外周的p+型杂质区域29与条纹状的沟道区域4连接，与沟道区域4相同被施加源极电位。
如后所述，源极区域15不配置在栅极焊盘电极18下方的沟道区域4。
在栅极引出电极13a周围的n型半导体基板1表面，根据需要配置扩散p+型杂质的护圈22。护圈22为不施加任何的电位的例如p型杂质区域。
如图1(B)所示，源极17包围栅极焊盘电极18，并与其邻接而设置。源极17由与栅极焊盘电极18相同的金属电极层构成，覆盖动作区域21的大部分区域，与各个晶体管单元电连接。
本实施方式的晶体管单元为条纹状。因此，沟道区域4的一部分和与栅极焊盘电极18重叠的晶体管单元(图1(A)的x区域的晶体管单元)通过源极17被施加所规定的电位(参照图1(B))，电位被固定，并进行晶体管动作。
另外，在本实施方式中，在栅极焊盘电极18的下方不配置源极区域15，x区域的晶体管单元在栅极焊盘电极18的两侧源极区域15被分割。即，在图1(A)的平面图中，由于在源极17的下方的动作区域21在沟道区域4的表面配置有体区域14，因此，沟道区域4不露出。另一方面，在栅极焊盘电极18的下方与栅极13邻接使沟道区域4露出。
因此，虽然对条纹状的栅极13及沟道区域4施加所规定的电位(栅极电位、源极电位)，但进行晶体管动作的只有源极17的下方。
在图2及图3中，表示本实施方式的MOSFET的剖面图。图2是图1(A)的a-a线的剖面图，图3是图1(A)的b-b线的剖面图。
n型半导体基板1是在n+型硅半导体基板1a上层积n-型半导体层1b等、构成漏极区域的基板。n-型半导体基板1b例如是外延层。在n-型半导体层的表面上将多个沟道区域4设置成条纹状。
在源极17下方的沟道区域4的表面设置有n+型杂质区域的源极区域15和p+型杂质区域的体区域14。在相邻的沟道区域4间的基板表面上经由栅极氧化膜11将由多晶硅形成的栅极13配置成条纹状。源极区域15与栅极13一部分重叠而设置在栅极13的两侧，在相邻的源极区域15间的沟道区域4的表面配置体区域14。
即，沿着条纹状的栅极13，在其两侧分别条纹状地配置沟道区域4、源极区域15、体区域16。
栅极13的上面及侧面设置由BPSG(Boron Phosphorus Silicate Glass)膜等构成的层间绝缘膜16，栅极13的周围由栅极绝缘膜11及层间绝缘膜16覆盖。
在层间绝缘膜16上，将金属电极层构图成所希望的形状，设置栅极焊盘电极18、栅极配线18a及源极17(参照图1(B))。
如图2所示，在源极17的下方，在层间绝缘膜16上设置接触孔CH，经由接触孔CH，源极区域15及体区域14(沟道区域4)与源极17接触。
在栅极焊盘电极18的下方，与源极17的下方相同，也配置有栅极13、体区域14、沟道区域4、栅极氧化膜11、层间绝缘膜16。但是，在其之间配置的层间绝缘膜16上不设置接触孔。栅极焊盘电极18经由设置在层间绝缘膜16上的接触孔CH与栅极引出电极13a接触。但与体区域14、沟道区域4不接触。
另外，如上所述，在栅极焊盘电极18下方的沟道区域4不配置源极区域15。
即，如图2所示，X区域在栅极焊盘电极18的下方不形成晶体管单元。
另一方面，如图3所示，X区域的条纹状的栅极13及沟道区域14延伸到源极17的下方。由于在源极17的下方设置有源极区域15，因此，在源极17的下方构成晶体管单元(图3)。在本实施方式中，在图2及图3中，配置有沟道区域4的区域为动作区域21。
另外，栅极焊盘电极18及栅极配线18a下方的p+型杂质区域29包围芯片的外周而设置，与条纹状的沟道区域4连接(图1(A))，这些成为等电位(源极电位)。由此，可以缓和在源极-漏极间施加逆向电压时的栅极焊盘电极18下方的电场集中。
根据需要，在p+型杂质区域29的外周设置作为p+型杂质的扩散区域的护圈22。护圈22不施加任何电位，缓和p+型杂质区域29附近的源极-漏极间产生的电场集中。
另外，在n型半导体层1的背面设置有与n+型半导体基板1a接触的漏极20。
在本实施方式中，栅极焊盘电极18下方的栅极引出电极13a的宽度及p+型杂质区域的宽度比原来相比大幅缩窄，在栅极焊盘电极18下方的n型半导体基板1的表面也配置沟道区域4、栅极13、体区域14等。
对栅极焊盘电极18下方的沟道区域4施加与晶体管单元的沟道区域4相同的源极电位。另外，栅极焊盘电极18下方的沟道区域4(及体区域14)与动作区域21形成相同的图案。动作区域21的沟道区域4(及体区域14)以能确保MOSFET要求的击穿电压的条件而形成。即，即使在栅极焊盘电极18下方的沟道区域也可以确保与动作区域21相同的漏极-源极间逆向击穿电压。
另外，p+型杂质区域29的宽度Wa(图2)比沟道区域4的宽度Wb大，例如在击穿电压600V左右时为50μm。现有(图7)的在栅极焊盘电极48的下方整个面设置的情况下，p+型杂质区域49的宽度例如为400μm左右。在本实施方式中，缩小p+型杂质区域29(栅极引出电极13a)，在确保的区域配置沟道区域4、栅极13等。
这样，在本实施方式中，在栅极焊盘电极18的下方，以与动作区域12小相同的规则(尺寸、杂质)设置沟道区域4(体区域14)。由此，在栅极焊盘电极18的下方可以确保与动作区域21要求的击穿电压相同的漏极-源极间逆向击穿电压。
另外，在变更动作区域21的击穿电压的情况下，通过变更动作区域21的沟道区域4的设计值，即使在栅极焊盘电极18下方也可以确保所规定的击穿电压。
现在，在栅极焊盘电极48下方配置大面积的栅极引出电极43a和与其重叠的p+型杂质区域49，当变化动作区域51要求的击穿电压时，需要适当变更p+型杂质区域49的图案(拐角部的曲率)。
但是，根据本实施方式，与动作区域21的沟道区域4及体区域14的设计值的变更连动，在栅极焊盘电极18的下方可以确保所规定的漏极-源极间逆向击穿电压。
如上所述，表示了在栅极焊盘电极18的下方不配置源极区域15的例子，但设置源极区域15，也可以采用在栅极焊盘电极18下方与晶体管单元相同的结构。但是，由于在源极区域15上不配置源极17，就有由于配置不均匀而动作不均匀的可能性。因此，特别是在用于开关元件等、不希望动作不均匀的情况下，优选在栅极焊盘电极18的下方不设置源极区域15。
在图4～图6中，表示本发明的第二实施方式，图4是用于说明晶体管单元的局部放大图。第二实施方式的晶体管单元是沟槽结构，其他与图1相同。因此，MOSFET100的芯片平面图参照图1，对于相同的结构要素省略其说明。
图4省略层间绝缘膜、用虚线表示金属电极层的平面图，图5是图4的c-c线剖面图，图6是图4的d-d线剖面图。
第一实施方式为所谓的栅极是平面结构、电流路径为纵型的MOSFET。另一方面，第二实施方式为沟槽结构的MOSFET。
参照图4，在n型半导体基板1的平面图案中，将沟槽7设置成条纹状。在平面图案中，栅极13、沟道区域4、源极区域15、体区域14全部形成为沿着沟槽7的条纹状。
在该情况下，晶体管也为条纹状，栅极焊盘电极18与沟道区域4及栅极13的一部分重叠而设置。源极、栅极配线18a的图案与第一实施方式相同。
参照图5，沟槽7贯通沟道区域4，具有达到n-型半导体层1b的深度。这时，沟道区域4也可以是例如在沟槽形成之前在n型半导体基板1的表面连续设置、通过沟槽7分离的区域，也可以是与沟槽7邻接有选择地形成的杂质区域。
通过栅极氧化膜11覆盖沟槽7的内壁，设置由填充到沟槽7中的多晶硅构成的栅极13。
在源极17的下方，与沟槽7邻接的沟道区域4的表面形成n+型源极区域15，在相邻的源极区域15之间的沟道区域4的表面设置p+型杂质区域14。
覆盖栅极13设置层间绝缘膜16，源极17经由设置在层间绝缘膜16上设置的接触孔CH与源极区域15及体区域14(沟道区域4)接触。
虽然在栅极焊盘电极18的下方的n型半导体基板1上也配置沟槽7、栅极13、体区域14、沟道区域4，但栅极焊盘电极18与沟道区域4不接触。栅极焊盘电极18经由层间绝缘膜16上设置的接触孔CH，与p+型杂质区域29上的栅极引出电极13a接触。
如图6所示，在第二实施方式中，X区域的晶体管单元也包围栅极焊盘电极18、并与此邻接的源极17接触。因此，这些电位固定，进行晶体管动作。
另外，栅极焊盘电极18下方的沟道区域4被固定为源极电位，可以确保与动作区域21相同的漏极-源极间逆向击穿电压。
另外，通过将栅极13设为沟槽结构，与第一实施方式比较，可以增加配置在动作区域21的晶体管单元，提高单元密度。
另外，本发明的实施方式对n沟道型MOSFET进行了说明，对于将导电型逆向的p沟道型MOSFET、或在MOSFET的n+(p+)型半导体基板的下方配置p型(n型)基板的IGBT(集成门双极型晶体管)也能得到同样的效果。

Claims (8)

1.一种绝缘栅极型半导体装置，其特征在于，具有：
一导电型半导体基板；
栅极，其在该一导电型半导体基板的一主面上设置成条纹状；
逆向导电型沟道区域，其沿着所述栅极在所述一主面上设置成条纹状；
第一绝缘膜，其设置在所述栅极与所述沟道区域之间；
一导电型源极区域，其沿着所述栅极在所述一主面的所述沟道区域设置成条纹状；
第二绝缘膜，其设置在所述栅极上；
栅极焊盘电极，其经由所述第二绝缘膜设置在一部分所述沟道区域上。
2.如权利要求1所述的绝缘栅极型半导体装置，其特征在于，具有：接触孔，其设置在所述第二绝缘膜上；源极，其设置在所述第二绝缘膜上，经由所述接触孔与所述源极区域及所述沟道区域接触。
3.如权利要求1所述的绝缘栅极型半导体装置，其特征在于，具有：栅极引出电极，其设置在所述一导电型半导体基板的周围，连接在所述栅极及所述栅极焊盘电极上；高浓度逆向导电型区域，其设置在所述栅极引出电极下方的所述基板表面上，与所述沟道区域连接。
4.如权利要求2所述的绝缘栅极型半导体装置，其特征在于，配置在所述栅极焊盘电极下方的所述沟道区域与邻接所述栅极焊盘电极而设置的所述源极电连接。
5.如权利要求1所述的绝缘栅极型半导体装置，其特征在于，在所述一导电型半导体基板的表面具有设置成条纹状的沟槽，所述栅极埋设在所述沟槽中。
6.如权利要求3所述的绝缘栅极型半导体装置，其特征在于，在所述栅极焊盘电极的下方配置有所述栅极引出电极及所述栅极的一部分。
7.一种绝缘栅极型半导体装置，其特征在于，具有：
一导电型半导体基板；
栅极，其在该一导电型半导体基板的一主面上设置成条纹状；
逆向导电型沟道区域，其沿着所述栅极在所述一主面上设置成条纹状；
第一绝缘膜，其设置在所述栅极与所述沟道区域之间；
一导电型源极区域，其沿着所述栅极在所述一主面的所述沟道区域设置成条纹状；
第二绝缘膜，其设置在所述栅极上；
栅极引出电极，其设置在所述一导电型半导体基板的周围，连接在所述栅极及所述栅极焊盘电极上；
高浓度一导电型区域，其设置在所述栅极引出电极下方的所述基板表面，与所述沟道区域连接，
经由所述第二绝缘膜在所述栅极焊盘电极下方配置有一部分所述沟道区域、所述栅极及所述栅极引出电极。
8.一种绝缘栅极型半导体装置，其特征在于，具有：
半导体基板；
多个细长的晶体管结构，其形成于所述半导体基板上并且沿第一方向取向，每个细长的晶体管结构含有沟道区域和栅极；
栅极焊盘电极，其与所述栅极连接并且覆盖所述细长晶体管结构的第一部分；
源极，其覆盖所述晶体管结构的第二部分；
其中，源极区域形成在源极下方的沟道区域，并且在栅极焊盘电极下方的沟道区域不形成源极区域。
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