CN107078159A - 半导体装置 - Google Patents

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Abstract

本发明的目的在于在具有外部沟槽的沟槽栅极型的半导体装置中提高外部沟槽开口端的角部处的绝缘膜的可靠性。本发明的半导体装置的特征在于，具备：栅极沟槽(6)，达至单元区域(30)内的n型的漂移层(3)的内部；外部沟槽(6a)，形成在单元区域的外侧；栅极电极(8)，隔着栅极绝缘膜(7)而形成在栅极沟槽(6)的内部；栅极布线(20)，隔着绝缘膜(22)而形成在外部沟槽(6a)的内部；以及栅极布线引出部(14)，以覆盖外部沟槽(6a)的单元区域侧的开口端的角部的方式隔着绝缘膜(22)而形成，电连接栅极电极(8)和栅极布线，在与角部相接的漂移层的表面层形成的第2杂质区域是p型，第2杂质区域是阱区域的一部分。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及沟槽栅极型半导体装置。
背景技术
在功率电子设备中，为了驱动电动马达等负载，需要切换电力供给的执行和停止。因此，使用硅的IGBT(insulated gate bipolar transistor，绝缘栅双极晶体管)或者MOSFET(metal－oxide－semiconductor field－effect transistor，金属氧化物半导体场效应晶体管)等开关元件被使用。
作为意在用作电力用半导体装置的开关器件，多采用纵型构造的MOSFET(纵型MOSFET)或IGBT(纵型IGBT)。例如，作为纵型MOSFET，根据其栅极构造有平面型或者沟槽型(沟槽栅极型)等(参照例如专利文献1)。
在第1导电类型(n型)的漂移层的单元区域形成有作为槽部的栅极沟槽的沟槽栅极型MOSFET中，由于其构造，有可能在截止时对栅极沟槽底面的栅极绝缘膜施加高电场，在栅极沟槽底面，栅极绝缘膜损坏。针对该问题，在例如专利文献1中，通过在栅极沟槽底面设置第2导电类型(p型)的电场缓和区域(沟槽底面电场缓和区域)，从而缓和对栅极沟槽底面的栅极绝缘膜施加的电场。
根据该构造，耗尽层从沟槽底面电场缓和区域向漂移层延伸，从而能够降低对栅极沟槽底面的栅极绝缘膜施加的电场。在位于单元区域的内侧的栅极沟槽中，还能够进一步得到来自相邻的栅极沟槽底面的沟槽底面电场缓和区域的电场缓和效果。然而，关于位于单元区域的最外周的栅极沟槽，在单元区域的外侧不形成沟槽底面电场缓和区域，所以无法从单元区域的外侧得到电场缓和效果，电场比单元区域的内侧的栅极沟槽底面集中，有时在该区域发生损坏。
针对该问题，例如，在单元区域的外侧的末端区域，将漂移层蚀刻至与单元区域内的栅极沟槽相同的程度的深度，以贯通从单元区域内延伸的阱区域和源极区域的方式形成外部沟槽，在外部沟槽的底部形成第2导电类型的电场缓和区域(末端电场缓和区域)，从而能够使位于单元区域的最外周的栅极沟槽中的电场集中缓和，使耐压性能提高。
专利文献1：日本特表2001－511315号公报
发明内容
在外部沟槽内，隔着绝缘膜而形成用于将单元区域内的栅极电极连接到栅极焊盘的栅极布线。此时，为了防止栅极布线的断线，最好形成为栅极布线引出部覆盖外部沟槽的开口端中的、单元区域侧的角部。关于外部沟槽的开口端，由于角部这样的形状，电场容易集中。因此，存在如下问题：在对源极电极与栅极电极之间施加了电压时，电场集中到被栅极布线引出部覆盖的、外部沟槽的开口端，该区域的绝缘膜的可靠性下降。
本发明是为了解决上述问题而完成的，其目的在于在具有外部沟槽的沟槽栅极型的半导体装置中，提高外部沟槽开口端的角部处的绝缘膜的可靠性。
本发明涉及的半导体装置的特征在于，具备：n型的漂移层；p型的阱区域，形成于单元区域内的漂移层的表面层；n型的第1杂质区域，在阱区域的表面层部分性地形成；栅极沟槽，从第1杂质区域的表面贯通阱区域，达至漂移层的内部；外部沟槽，形成在漂移层内的、单元区域的外侧；栅极电极，隔着栅极绝缘膜而形成在栅极沟槽的内部；栅极布线，隔着绝缘膜而形成在外部沟槽的内部；以及栅极布线引出部，以覆盖外部沟槽的单元区域侧的开口端的角部的方式隔着绝缘膜而形成，电连接栅极电极和栅极布线，在与角部相接的漂移层的表面层形成的第2杂质区域是p型，第2杂质区域是阱区域的一部分。
根据本发明的半导体装置，具备以覆盖外部沟槽的单元区域侧的开口端的角部的方式隔着绝缘膜而形成并电连接栅极电极和栅极布线的栅极布线引出部，在与角部相接的漂移层的表面层形成的第2杂质区域是p型，所以能够提高第2杂质区域的电阻，所以能够降低对被栅极布线引出部和第2杂质区域夹着的、角部处的绝缘膜施加的电场，能够提高绝缘膜的可靠性。
附图说明
图1是示意地表示实施方式1的半导体装置的构造的平面图。
图2是图1的A－A’剖面图。
图3是图1的B－B’剖面图。
图4是图1的C－C’剖面图。
图5是表示实施方式1的半导体装置的制造方法的剖面图。
图6是表示实施方式1的半导体装置的制造方法的剖面图。
图7是表示实施方式1的半导体装置的制造方法的剖面图。
图8是表示实施方式1的半导体装置的制造方法的剖面图。
图9是表示实施方式1的半导体装置的制造方法的剖面图。
图10是示意地表示实施方式1的变形例的半导体装置的构造的平面图。
图11是图10的A－A’剖面图。
图12是示意地表示实施方式2的半导体装置的构造的剖面图。
图13是示意地表示实施方式3的半导体装置的构造的平面图。
图14是图13的A－A’剖面图。
图15是图13的B－B’剖面图。
图16是示意地表示实施方式4的半导体装置的构造的平面图。
图17是图16的A－A’剖面图。
符号说明
1：碳化硅半导体基板；3：漂移层；4：阱区域；5：源极区域；6：栅极沟槽；6a：外部沟槽；7：栅极绝缘膜；8：栅极电极；9：层间绝缘膜；10：源极电极；11：漏极电极；12：末端电场缓和区域；13：沟槽底面电场缓和区域；14：栅极布线引出部；15：栅极接触孔；16：阱接触区域；17：源极接触孔；18：抗蚀剂掩模；19：蚀刻掩模；20：栅极布线；21：栅极焊盘；22：绝缘膜；30：单元区域；31a：部件单元；31b：最外周单元；40：末端区域。
具体实施方式
以下，参照添加的附图，说明实施方式。另外，附图是示意地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必被准确地记载，而能够适当地变更。另外，在以下的说明中，对同样的构成要素附加相同的符号而图示，它们的名称以及功能也设为相同。因此，有时省略关于它们的详细的说明。
另外，在以下的说明中，有时使用“上”、“下”、“侧”、“底”、“表”或者“背”等意味着特定的位置以及方向的术语，但这些术语是为了方便使实施方式的内容易于理解而使用的，与实际上实施时的方向无关。
实施方式1.
图1是示意地示出作为实施方式1的半导体装置的一个例子的、纵型的沟槽栅极型碳化硅MOSFET的构造的平面俯视图。另外，图2是图1的A－A’剖面图，图3是图1的B－B’剖面图，图4是图1的C－C’剖面图。另外，在图1中，根据更易于理解栅极布线引出部14的配置的观点，省略了一部分结构。在图3中，示出了在单元区域30在剖面包括源极区域5的位置的部件单元31a的周期构造的剖面。在图4中，示出了包括栅极布线引出14的位置的剖面。
在图1中，本实施方式的半导体装置具有：单元区域30，排列有在1个源极区域5的外周形成有栅极沟槽6的单一的MOSFET单元(有源部件单元)；以及末端区域40，形成在单元区域30的外侧。栅极沟槽6以将单元区域30划分为各MOSFET单元的方式形成，在栅极沟槽6的内部埋入栅极电极8。在本实施方式中，将配置在单元区域30内的最外周的MOSFET单元设为最外周单元31b，将其以外的MOSFET单元设为部件单元31a。即，最外周单元31b位于部件单元31a与末端区域40之间。
在图1中，示出配设有源极区域5的与图1的右侧部分相当的单元区域30和与图1的左侧部分相当的末端区域40。即，在图1中，单元区域30的外侧相当于比最外周单元31b靠左侧的区域。
在末端区域40，贯通阱区域4而形成外部沟槽6a，在外部沟槽6a内形成栅极布线20。栅极布线20与栅极电极8通过栅极布线引出部14电连接。在图1中，栅极布线引出部14是用双点划线包围的区域。栅极布线20在末端区域40经由栅极接触孔15而与栅极焊盘21(图2所示)连接。
图2示出本实施方式的半导体装置的剖面图。本实施方式的半导体装置具备作为基板的碳化硅半导体基板1、和漂移层3，在单元区域30具备阱区域4、源极区域5、阱接触区域16、栅极沟槽6、栅极绝缘膜7、栅极电极8、层间绝缘膜9、源极电极10、漏极电极11、沟槽底面电场缓和区域13。进而，在末端区域40具备外部沟槽6a、末端电场缓和区域12、栅极布线引出部14、绝缘膜22、层间绝缘膜9、栅极布线20、栅极焊盘21。在此，源极区域5设为第1杂质区域。
在本实施方式的碳化硅半导体装置中，如图2所示，在具有4H的多型的碳化硅半导体基板1的表面形成由碳化硅构成的n型的漂移层3。在此，漂移层3的表面设为向[11－20]轴向倾斜的具有偏斜角θ的(0001)面。作为偏斜角θ，是例如10°以下即可。在漂移层3的表面层，在配置MOSFET单元的单元区域30内，形成p型的阱区域4。在阱区域4的表面层，选择性(部分性)地形成n型的源极区域5以及p型的阱接触区域16。阱接触区域16在俯视时被源极区域5包围。
从源极区域5的表面贯通阱区域4、进而达至漂移层3的内部而形成栅极沟槽6。在栅极沟槽6的内部，隔着栅极绝缘膜7埋入栅极电极8。在此，栅极电极8的上表面处于比源极区域5的表面深的位置。即，栅极电极8的上表面处于比栅极沟槽6的开口端深的位置。
在单元区域30，在栅极沟槽6的底面的下方侧形成p型的沟槽底面电场缓和区域13(第1电场缓和区域)。该沟槽底面电场缓和区域13是为了缓和对栅极沟槽6的底面施加的电场而设置的，最好与栅极沟槽6的底面相接，但也可以不相接。另外，在本实施方式中，在栅极沟槽6的底部配置有沟槽底面电场缓和区域13，但也可以设为配置于邻接的栅极沟槽6之间的阱区域4下方。另外，在上述情况下，沟槽底面电场缓和区域13既可以设为与阱区域4相接，也可以设为相离地设置。即，如果在比阱区域4深的位置、更优选在比栅极沟槽6的底面深的位置设置p型的沟槽底面电场缓和区域13，则能够缓和对栅极沟槽6的底面施加的电场。
在位于单元区域30的外侧的末端区域40形成外部沟槽6a。在图2中，单元区域30的外侧是附图左侧。阱区域4从作为单元区域30的最外周的MOSFET单元的最外周单元31b延伸至末端区域40内而形成，外部沟槽6a被形成为贯通该阱区域4而达至漂移层3的内部。在外部沟槽6a的内部，隔着绝缘膜22而形成栅极布线20。另外，在外部沟槽6a的开口端中的、单元区域30侧的角部，隔着绝缘膜22而形成栅极布线引出部14。即，在外部沟槽6a的开口端中的、单元区域30侧的角部的位置处，隔着绝缘膜22而阱区域4与栅极布线引出部14相对置。
因此，在漂移层3的表面层，在外部沟槽6a的开口端中的、单元区域30侧的角部的位置处形成的第2杂质区域25是p型的阱区域4。在图2中，第2杂质区域25是用虚线包围的区域。在此，第2杂质区域25例如设为漂移层3的表面层中的、直至与源极区域5相同的深度的区域。
另外，在本实施方式中，在末端区域40的、外部沟槽6贯通阱区域4的位置处不形成源极区域5，从而将外部沟槽6a的开口端的角部所处的漂移层3、即第2杂质区域25的导电类型设为p型。
在末端区域40，在蚀刻至与栅极沟槽6相同的程度的深度的外部沟槽6a的底面的下方侧，形成p型的末端电场缓和区域12(第2电场缓和区域)。
覆盖形成有栅极电极8和栅极布线20的漂移层3的表面而形成层间绝缘膜9，形成经由去除层间绝缘膜9的一部分而成的源极接触孔17而与源极区域5和阱接触区域16接触的源极电极10。另外，在末端区域40内，形成经由去除层间绝缘膜9的一部分而成的栅极接触孔15而与栅极布线20电连接的栅极焊盘21。进而，与碳化硅半导体基板1的表面的相反侧的面即背面接触而形成漏极电极11。
栅极电极8经由栅极布线引出部14而从单元区域30内被布线连接到末端区域40内的栅极布线20。即，栅极电极8与栅极布线20通过栅极布线引出部14电连接。进而，栅极布线20经由栅极接触孔15连接到栅极焊盘21。
图3是图1的B－B’剖面图，是最外周单元31b的剖面，但在单元区域30内的最外周单元31b，栅极电极8的上表面形成于比栅极沟槽6的开口端深的位置。另外，栅极沟槽6贯通源极区域5，所以在栅极沟槽6的开口端的角部的位置的漂移层3形成有n型的源极区域5。但是，在栅极沟槽6的开口端的角部，栅极绝缘膜7被层间绝缘膜9覆盖，未形成栅极电极8。即，在单元区域30内，在栅极沟槽6的角部，n型的源极区域5与栅极电极8未隔着栅极绝缘膜7对置。
图4是图1的C－C’剖面图，是示出在末端区域40的外部沟槽6a的开口端的角部形成的栅极布线引出部14的剖面图。在图4中，栅极沟槽6内的栅极电极8连接于栅极布线引出部14。如图4那样，栅布线引出部14以覆盖漂移层3的表面的方式形成，与延伸至末端区域40的栅极沟槽6内的栅极电极8连接。
另外，在图1至图4中，说明为与栅极布线引出构造连接的所有最外周单元31b的剖面是图2所示的A－A’剖面图所示的构造，但不限定于此，也可以是部分性的。即，在与单元区域30的最外周单元31b相接的末端区域40的剖视中，一部分是图2所示的构造即可。
例如，在俯视时的芯片形状是四边形的情况下，仅顶点处的剖视是图2所示的构造即可。其原因为，在该顶点处，对后述绝缘膜22施加的电场特别容易集中。如果与单元区域30的最外周单元31b相接的末端区域40的剖面全部是图2所示的构造，则能够得到更大的后述本实施方式的效果，这是不言而喻的。
接下来，参照图5至图9，说明作为本实施方式的半导体装置的沟槽栅极型MOSFET的制造方法。
图5是用于说明本实施方式的沟槽栅极型MOSFET的、直至形成源极区域5的剖面图。首先，在具有4H的多型的n型的碳化硅半导体基板1的表面，使作为电阻比较高的n型(n－型)的碳化硅的漂移层3外延生长。
接下来，通过反应性离子蚀刻(RIE：Reactive Ion Etching)法，形成未图示的校准用标记。之后，当以该校准用标记为基准，在漂移层3的表面层通过离子注入而形成p型的阱区域4、低电阻的n型(n+型)的源极区域5时，成为图5所示的构造。使用抗蚀剂掩模18作为源极区域5的注入掩模。
此时，形成为源极区域5具有5×1018[cm-3]以上且5×1020[cm-3]以下的n型的杂质浓度、阱区域4具有1×1016[cm-3]以上且3×1019[cm-3]以下的p型的杂质浓度即可。另外，为了在阱区域4的表面层形成源极区域5，将源极区域5的n型杂质浓度设定为高于阱区域4的p型杂质浓度。
关于阱区域4，既可以是在深度方向浓度为恒定，也可以不为恒定。例如，既可以是阱区域4的表面浓度变低的分布，也可以是在深度方向具有峰值的分布。
图6是用于说明本实施方式的沟槽栅极型MOSFET的、直至形成阱接触区域16的剖面图。当通过离子注入形成p型的阱接触区域16时，成为图6所示的构造。此时，阱接触区域16形成为具有1×1019[cm-3]以上且1×1022[cm-3]以下的p型的杂质浓度即可。
图7是用于说明本实施方式的沟槽栅极型MOSFET的、直至形成栅极沟槽6和外部沟槽6a的剖面图。当使用抗蚀剂掩模对形成栅极沟槽6以及外部沟槽6a用的蚀刻掩模19进行图案化时，成为图7所示的构造。
图8是用于说明本实施方式的沟槽栅极型MOSFET的、直至形成栅极沟槽6和外部沟槽6a的剖面图。当从图7的构造通过RIE法形成比阱区域4深且达至漂移层3的栅极沟槽6以及外部沟槽6a时，成为图8所示的构造。
接下来，在使蚀刻掩模19作为注入掩模残留的状态下，在栅极沟槽6的底面形成p型的沟槽底面电场缓和区域13，接下来，在外部沟槽6a的底面形成p型的末端电场缓和区域12。沟槽底面电场缓和区域13既可以与末端电场缓和区域12同时形成，也可以分别形成。另外，末端电场缓和区域12也可以在横向有浓度分布。即，也可以设置有例如浓度从末端电场缓和区域12的单元区域30侧的端部向外侧阶梯性地降低的浓度分布。
接下来，在1500℃以上且2200℃以下的温度范围，将用于使注入的离子激活的退火进行0.5分钟以上且60分钟以下的时间。
进而，通过热氧化法或者化学气相生长(CVD：chemical vapor deposition)法等，在栅极沟槽6的内部以及周边形成栅极绝缘膜7，在外部沟槽6a的内部以及周边形成绝缘膜22。栅极绝缘膜7和绝缘膜22既可以同时形成，也可以分别形成。因此，栅极绝缘膜7和绝缘膜22的厚度既可以相同，也可以不同。
图9是用于说明本实施方式的沟槽栅极型MOSFET的、直至形成是栅极电极8材料的多晶硅25的剖面图。在形成有栅极绝缘膜7和绝缘膜22的漂移层3的整个面，通过化学气相生长(CVD：chemical vapor deposition)法等形成进行杂质掺杂而成的多晶硅25。此时，在栅极沟槽6的内部充分地埋入多晶硅25。另外，在外部沟槽6a的内部也形成多晶硅25。
在此，在通过CVD法形成多晶硅25时，在栅极沟槽6内，不仅多晶硅25从栅极沟槽6的底面向深度方向进行CVD生长，而且多晶硅25还从栅极沟槽6的侧面向横向进行CVD生长。因此，在栅极沟槽6的内部，比较容易埋入多晶硅25。
另一方面，外部沟槽6a的横向的宽度比栅极沟槽6大，所以从外部沟槽6a的侧面起的多晶硅25的生长在从侧面起远离某种程度的距离几乎不做出贡献。例如，从侧面起的多晶硅25的CVD生长在从外部沟槽6a的侧面起沿横向远离外部沟槽6a的深度量的距离以上的外部沟槽6a的内部的位置几乎不影响。
因此，在位于从外部沟槽6a的侧面起远离某种程度的距离的、外部沟槽6a的底面上，形成与在单元区域30的漂移层3的表面上生长的多晶硅25相同的程度的厚度的多晶硅25。
如图9所示，通过从栅极沟槽6的侧面起的CVD生长，在单元区域30，相比于未挖开栅极沟槽6的漂移层3的表面上，在栅极沟槽6的开口端的上部有膜厚稍微小的部分，但形成某种程度的厚度的多晶硅25。即，在栅极沟槽6的底面上形成栅极沟槽6的深度量以上的厚度的多晶硅25。
接下来，对单元区域30的、漂移层3的表面上的多晶硅25进行回蚀刻。此时，为了形成栅极沟槽6内的栅极电极8和外部沟槽6a内的栅极布线20，需要使这些区域的多晶硅25残留。在栅极沟槽6的底面上形成有比漂移层3的表面上厚的膜厚的多晶硅25，所以不需要回蚀刻用的掩模就能够形成栅极电极8。
然而，在外部沟槽6a的底面上仅形成与单元区域30内的漂移层3的表面上相同的程度的膜厚的多晶硅25，所以为了形成栅极布线20，需要在回蚀刻时形成掩模。
在此，栅极布线20需要与栅极电极8电连接，所以需要避免外部沟槽6a的单元区域30侧的侧面处的栅极布线20与栅极电极8之间断线。因此，回蚀刻用的掩模优选形成为从外部沟槽6a的单元区域30侧的侧面覆盖外部沟槽6a的底面。
然而，在工艺上难以将回蚀刻用的掩模在外部沟槽6a的单元区域30侧的侧面准确地进行图案化对准而形成，所以需要设置某种程度的工艺余量。因此，回蚀刻用的掩模最好形成为从外部沟槽6a的单元区域30侧的侧面向单元区域30侧超出。即，为了可靠地防止栅极电极8与栅极布线20的断线，回蚀刻用的掩模形成为覆盖从外部沟槽6a的底面上至外部沟槽6a的开口端的单元区域30侧的角部。
从外部沟槽6a的侧面向单元区域30侧的超出量是例如0.1μm以上且3μm以下即可。如果使超出量过小，则由于工艺精度的限度，有可能发生栅极断线。另外，如果使超出量过大，则需要加宽最外周单元31b与外部沟槽6a之间的距离，导致末端区域40的面积增加所致的芯片的大面积化，芯片成本增加。
这样，在对从末端区域40的一部分跨越到单元区域30的一部分的回蚀刻用的掩模进行图案化之后，将多晶硅25回蚀刻至漂移层3表面上的栅极绝缘膜7的表面。此时，在单元区域30的漂移层3的表面形成的多晶硅25通过蚀刻被去除，但在栅极沟槽6的内部埋入的多晶硅25由于膜厚厚而残存，形成栅极电极8。
但是，相比于漂移层3的表面上的多晶硅25，在栅极沟槽6的位置处，在比栅极沟槽6的开口端靠上方形成的多晶硅25的膜厚稍微薄，所以在对漂移层3的表面上的多晶硅25全部进行蚀刻的情况下，沟槽6的内部的栅极电极8的表面形成于比沟槽6的开口端深的位置。
也可以通过对漂移层3的表面上的多晶硅25进行过蚀刻，从而在比栅极沟槽6的开口端深的位置形成沟槽6的内部的栅极电极8的表面。在该情况下，在多晶硅25的蚀刻时，通过蚀刻条件而设置多晶硅25与栅极绝缘膜7的蚀刻比即可。
在末端区域40，用回蚀刻用的掩模覆盖的外部沟槽6a内的多晶硅25残存，形成栅极布线20。另外，在外部沟槽6a内从单元区域30侧的侧面至栅极接触孔15的位置形成栅极布线20即可。
进而，通过回蚀刻用的掩模，多晶硅25以覆盖外部沟槽6a的开口端的单元区域30侧的角部的方式残存，形成栅极布线引出部14。
对多晶硅25进行蚀刻，以使栅极电极8、栅极布线引出部14以及栅极布线20电连接。
接下来，去除回蚀刻用的抗蚀剂掩模，以覆盖末端区域40以及单元区域30的方式形成层间绝缘膜9，之后通过干蚀刻等形成源极接触孔17，通过干蚀刻或者湿蚀刻等形成栅极接触孔15。
之后，至少在p型的阱接触区域16的上部以及n型的源极区域5的上部形成源极电极10。另外，在从栅极接触孔15的内部至上部，形成栅极焊盘21或者向栅极焊盘21的连接用的布线(未图示)。
最后，在碳化硅半导体基板1的背面形成漏极电极11，从而能够制作作为具有图1所示的单元构造的半导体装置的沟槽栅极型MOSFET。
接下来，说明作为本实施方式的半导体装置的沟槽栅极型MOSFET的效果。
首先，叙述蚀刻至与单元区域30内的栅极沟槽6相同的程度的深度的、在末端区域40内的外部沟槽6a的底部形成的、末端电场缓和区域12的效果。末端电场缓和区域12通常是JTE(Junction Termination Extension，结终端扩展)区域或FLR(Field LimitingRing，场限环)区域这样的、具备具有电场缓和效果的p型的杂质的区域，作为形成于配置有MOSFET单元的单元区域30的外周、用于抑制电场在单元区域30的最外周集中而半导体装置损坏的区域而所知。
在平面型的半导体装置的情况下，JTE区域、FLR区域等末端电场缓和区域12形成于未形成外部沟槽6a的漂移层3的表面层。然而，在栅极沟槽型的半导体装置的情况下，如果在漂移层3的表面层形成末端电场缓和区域12，则在截止状态下，无法充分地缓和单元区域30的最外周单元31b的栅极沟槽6的底部处的电场集中。即，有可能电场集中到在最外周单元31b的栅极沟槽6的底面形成的沟槽底面电场缓和区域13与漂移层3的pn结，在比预想低的漏极电压下发生雪崩损坏。在此，比预想低的漏极电压是指比由漂移层3的浓度和厚度决定的耐压低的电压。
相对于此，在末端电场缓和区域12形成于蚀刻至与单元区域30的栅极沟槽6相同的程度的深度的外部沟槽6a的底面的情况下，位于单元区域30的最外周的沟槽底面电场缓和区域13处的局部性的电场集中被缓和，确保充分的雪崩耐压。在此，即使栅极沟槽6和外部沟槽6a的深度不是相同的程度，末端电场缓和区域12以与沟槽底面电场缓和区域13相同的程度的深度形成仍可。
另一方面，配置在单元区域30内的栅极电极8需要经由栅极接触孔15而与栅极焊盘21可靠地电连接。因此，外部沟槽6a的开口端的单元区域30侧的角部被做成被栅极布线引出部14覆盖的形状。
然而，外部沟槽6a的开口端的单元区域30侧的角部如果被栅极布线引出部14覆盖，则在对栅极电极8与源极电极10之间施加电压时，由于其形状，电场集中，对该区域的绝缘膜22施加高电场而绝缘膜22劣化或者损坏等，可靠性容易下降。
在不使用本实施方式的情况下，外部沟槽6a形成为贯通阱区域4内的源极区域5。即，与外部沟槽6a的单元区域30侧的角部相接的漂移层3、即第2杂质区域25成为n型的源极区域5。源极区域5通常为了降低半导体装置的导通电阻而形成为呈现低电阻。因此，从源极电极10至外部沟槽6a的开口端的单元区域30侧的角部的电阻小，对源极电极10与栅极电极8之间施加的电压几乎被直接施加到覆盖外部沟槽6a的开口端的单元区域30侧的角部的绝缘膜22。即，对绝缘膜22施加高电场。
根据本实施方式，与外部沟槽6a的单元区域30侧的角部相接的漂移层3、即第2杂质区域25是p型。因此，电阻比第2杂质区域25是n型的情况高，能够将对覆盖外部沟槽6a的开口端的单元区域30侧的角部的绝缘膜22施加的电压降低基于第2杂质区域25的寄生电阻的电压下降变大的量，能够提高该绝缘膜22的可靠性。
另外，作为相比于第2杂质区域25是n型的情况，在为p型时寄生电阻高的理由，可以举出空穴与电子相比载流子移动度小以及杂质受主的能级比杂质施主的能级深的情况较多。
另外，在本实施方式中，第2杂质区域25是p型的阱区域4。阱区域4被设定为比源极区域5低的浓度，所以即使根据由于杂质浓度差而产生的高电阻化，仍能够得到对绝缘膜22施加的电场降低的效果。
另外，在本实施方式中，在单元区域30内的栅极沟槽6的开口端，为了防止向位于栅极电极8与源极电极10之间的栅极绝缘膜7的电场集中，在单元区域30内，通过回蚀刻法而仅在沟槽6的内部埋入形成有栅极电极8。即，通过使栅极电极8的上表面位于比源极区域5的表面深的位置、使栅极沟槽6的开口端的角部的栅极绝缘膜7不被栅极电极8覆盖，从而不对栅极沟槽6的开口端的角部的栅极绝缘膜7施加栅极电极8与源极电极10之间的电压，而能够防止向栅极绝缘膜7的电场集中。
在本实施方式中，通过使栅极电极8的上表面形成为比栅极沟槽6的开口端深，从而抑制向栅极绝缘膜7的电场，但例如也可以通过将栅极沟槽6的开口端做成圆形形状，从而缓和形状所致的电场集中。但是，在将栅极沟槽6的开口端做成圆形形状的情况下，导致作为部件单元31a的单元尺寸的单元间距增大。
另外，虽然能够适当地省略这些结构以外的结构，但即使在适当地追加本实施方式所示的任意的结构的情况下，也能够产生上述效果。
另外，在本实施方式中，碳化硅半导体基板1的表面设为例如向[11－20]轴向倾斜的具有偏斜角θ的(0001)面，但即使设为向[11－20]轴向倾斜的具有偏斜角θ的(000－1)面，也能够制作具备同样的构造的沟槽栅极型MOSFET，能够得到本实施方式的效果。除此之外，还可以使用(11－0)面、(03－38)面，这是不言而喻的。
另外，在本实施方式中，将单元构造做成在俯视时为正方形等矩形，但不限于此。例如，单元构造也可以是条纹形状，除此之外还可以是多边形或者波形等。
图10是示意地示出具有作为本实施方式的变形例的条纹形状的单元构造的沟槽栅极型MOSFET的构造的平面图，图11是图10的A－A’剖面图。另外，在图10中，根据更易于理解栅极布线引出部14的配置的观点，省略了一部分结构。另外，图10的B－B’剖面图与图3相同，图10的C－C’剖面图与图4相同，所以不再说明。
在图11所示的构造中，与图2所示的构造不同的是单元区域30处的单元构造为条纹形状。与该构造的差异相伴地，阱接触区域16、源极接触孔17以及层间绝缘膜9的形状分别不同。
另外，在本实施方式中，说明了沟槽栅极型MOSFET，但本实施方式不限于MOSFET。例如，即使是通过去除碳化硅半导体基板1而替代地在漂移层3的背面注入p型的杂质来形成背面杂质区域或者通过将碳化硅半导体基板1设为p型而制造的IGBT，也起到与MOSFET的情况同样的效果。在该情况下，源极区域5相当于IGBT的发射极区域，漏极电极11相当于IGBT的集电极。
在本实施方式中，作为半导体装置，说明了碳化硅半导体装置，但也可以使用其它半导体材料。作为半导体材料，例如，可以举出Si(Silicon，硅)和宽带隙材料。
作为宽带隙材料，除了SiC以外，还可以举出GaN(Gallium Nitride，氮化镓)和金刚石。
关于使用宽带隙材料的半导体装置，被特别期待高温、高耐压下的用途。在高温下，绝缘膜的可靠性容易下降，应用本实施方式的效果大。另外，在高耐压化中，对绝缘膜施加的电压也变大，应用本实施方式的效果大。
在碳化硅半导体装置中，已知在绝缘膜22与含有碳化硅的漂移层3的MOS界面产生的电子陷阱比Si多，MOS界面以及绝缘膜22的可靠性比Si低。因此，应用能够降低对绝缘膜22施加的电场的本实施方式的效果大。
另外，在本实施方式中，作为n型的杂质，能够设想氮或者磷等，作为p型的杂质，能够设想铝或者硼等。
另外，实施方式1的半导体装置还具备部分性地形成于阱区域4的表面层的阱接触区域16，阱接触区域16在俯视时被源极区域5(第1杂质区域)包围，电连接阱区域4和源极电极5(第1电极)。即使不具备阱接触区域16，也能够得到本实施方式的效果。
实施方式2.
以下，关于与在实施方式1中说明的结构同样的结构附加相同的符号来进行图示，关于其详细的说明，适当地省略。
说明实施方式2的半导体装置的结构。图12是示意地示出作为实施方式2的半导体装置的沟槽栅极型MOSFET的构造的剖面图。图12是与实施方式1的图2对应的图。另外，在本实施方式中，将在实施方式1中说明的n型设为第1导电类型，将在实施方式1中说明的p型设为第2导电类型。但是，也可以将第1导电类型设为p型，将第2导电类型设为n型。即，在本实施方式中，也可以将在实施方式1中说明的n型设为p型，将在实施方式1中说明的p型设为n型。
如图12所示，在本实施方式中，在外部沟槽6a的开口端的单元区域30侧的角部，在隔着绝缘膜22而与栅极布线引出部14对置的漂移层3的表面层部，形成有具有n型的导电类型的区域来作为第2杂质区域25。
在本实施方式中，n型的第2杂质区域25的特征在于，杂质浓度比源极区域5低。第2杂质区域25中的杂质浓度是例如5×1015[cm-3]以上且5×1018[cm-3]以下即可。
第2杂质区域25是具有比第1导电类型的源极区域5低的杂质浓度的第1导电类型的区域，从而第2杂质区域25成为比与源极区域5相同的杂质浓度的情况高的电阻。因此，能够得到与实施方式1同样的效果。
即，如果第2杂质区域25的电阻高于源极区域5的电阻，则能够得到本实施方式的效果。
另外，如上所述，通过减小第2杂质区域25的杂质浓度，能够提高第2杂质区域25的电阻，使第2杂质区域25的杂质浓度越低，第2杂质区域25上的绝缘膜22的质量越高。因此，通过第2杂质区域25的高电阻化、即低杂质浓度化，还能够得到绝缘膜22的质量变高、绝缘膜22的可靠性进一步提高这样的效果。
已知该依赖于杂质浓度的绝缘膜22的可靠性提高效果特别在已知绝缘膜的可靠性比Si低的SiC中显著。另外，SiC等宽带隙材料对绝缘膜的可靠性的要求更高，例如高温、高耐压化等，所以能够提高其质量的效果大。
另外，在本实施方式2中，说明与实施方式1相异的部分，关于相同或者对应的部分的说明省略。
实施方式3.
以下，关于与在实施方式1或者2中说明的结构同样的结构，附加相同的符号而进行图示，关于其详细的说明，适当地省略。
以下，将第1导电类型设为n型、将第2导电类型设为p型而进行说明，但也可以是相反的导电类型。
说明实施方式3的半导体装置的结构。图13是示意地示出作为实施方式3的半导体装置的沟槽栅极型碳化硅MOSFET的构造的平面图。另外，图14是图13的A－A’剖面图，图15是图13的B－B’剖面图。图13的C－C’剖面图与图4相同，所以不再说明。
在本实施方式中，其特征在于，如图14所示，从最外周单元31b至外部沟槽6a的单元区域30侧的侧面完全不形成源极区域5，而在该区域处的漂移层3的整个面的表面层形成有阱区域4。即，其特征在于，从最外周单元31b至外部沟槽6a的单元区域30侧的侧面的漂移层3的表面层是p型。另外，最外周单元31b的单元间距d1按照与在单元区域30的比最外周单元31b靠内侧的位置形成的部件单元31a的单元间距相同的程度的长度形成。在图14中，未针对最外周单元31b形成源极接触孔17，但也可以形成。
以下，例示本实施方式3的效果。在实施方式3的沟槽栅极型MOSFET中，在最外周单元31b不形成源极区域5，所以不需要栅极布线引出部14的单元区域30侧的端部与源极区域5的单元区域30的外侧端部的位置对准。
在实施方式1或者2中，为了提高外部沟槽6a的开口端的单元区域30侧的角部处的漂移层3的电阻，设为电阻比源极区域5高的第2杂质区域25，但即使在栅极布线引出部14从外部沟槽6a的开口端向单元区域30侧超出的区域，也容易受到角部的电场集中的影响而施加高电场。因此，如果栅极布线引出部14的单元区域30侧端部与源极区域5的单元区域30外侧的端部隔着绝缘膜22而在元件垂直方向重叠，则有可能在对和栅极电极8电连接的栅极布线引出部14与源极电极10之间施加电压时，在该重叠部分处的绝缘膜22中泄漏电流增加。
根据本实施方式，第2杂质区域25是在栅极布线引出部14中的从外部沟槽6a的开口端的单元区域30侧的角部至单元区域30侧的端部为止的区域与绝缘膜22对置的漂移层3的表面层，第2杂质区域25的电阻比源极区域5低。即，在本实施方式中，栅极布线引出部14从外部沟槽6a向单元区域30侧超出的结果是隔着绝缘膜22对置的漂移层3的表面层的电阻比源极区域5高，所以能够得到在对栅极布线引出部14与源极电极10之间施加电压时抑制栅极布线引出部14与源极区域5重叠所产生的绝缘膜22的泄漏电流的效果。
另外，根据本实施方式，源极区域5不形成于最外周单元31b，所以即使栅极布线引出部14在漂移层3上向单元区域30侧大幅超出，栅极布线引出部14也不会与源极区域5重叠。因此，栅极绝缘膜22的可靠性进一步提高。另外，在对多晶硅25进行蚀刻时，不需要回蚀刻用的掩模与源极区域5的位置对准，工艺变容易。
在本实施方式中，其特征在于，在最外周单元31b和从最外周单元31b至外部沟槽6a的单元区域30侧的侧面，漂移层3的表面层是p型，但即使漂移层3的表面层是n型，只要杂质浓度比源极区域5低，就仍能够得到本实施方式的效果。例如，在阱区域4的表面形成积蓄沟道用的n型沟道区域的积蓄型MOSFET中，即使在n型沟道区域形成于最外周单元31b和从最外周单元31b至外部沟槽6a的单元区域30侧的侧面的情况下，由于电阻比n型的源极区域5低，所以仍能够得到本实施方式的效果。
即，在最外周单元31b和从最外周单元31b至外部沟槽6a的单元区域30侧的侧面，如果漂移层3的电阻比在最外周单元31b形成与部件单元31a相同的源极区域5的情况下的电阻高，则能够得到本实施方式的效果。即，只要与外部沟槽6a的单元区域30侧的侧面相比处于单元区域30侧的栅极布线引出部14的下方的漂移层3形成在电阻比源极区域5高的漂移层3上，则能够得到本实施方式的效果。
另外，在本实施方式3中，说明与实施方式1或者2相异的部分，关于相同或者对应的部分的说明省略。
实施方式4.
说明实施方式4的半导体装置的结构。图16是示意地示出作为实施方式4的半导体装置的沟槽栅极型MOSFET的构造的平面图。另外，图17是图16的A－A’剖面图。图16的B－B’剖面图与图3相同，图16的C－C’剖面图与图4相同，所以不再说明。
如图17所示，在最外周单元31b不形成源极区域5，而漂移层3的表面层的整个面是阱区域4。另外，最外周单元的单元间距被设定得比部件单元31a的单元间距d1短。即，最外周单元31b内的栅极沟槽6a的侧面与外部沟槽6a的单元区域30侧的侧面之间的距离d2小于部件单元31a的单元间距d1。
具体而言，通过距离d2而确保用于不使栅极布线引出部14断线的超出量的距离即可，d2最好为例如0.3μm以上且5.0μm以下，特别优选为0.5μm以上且1.5μm以下。
在图17中，未使源极接触孔17针对最外周单元31b开口，但也可以开口。
以下，例示实施方式4的效果。在实施方式4的沟槽栅极型MOSFET中，与实施方式3同样地，在最外周单元31b不形成源极区域5，所以栅极布线引出连接部14与源极区域5不会隔着绝缘膜22对置，能够降低对绝缘膜22施加的电场，所以能够提高可靠性。另外，不需要栅极布线引出部14的单元区域30侧的端部和源极区域5的单元区域30的外侧端部的位置对准。
另外，能够使距离d2小于部件单元31a的单元间距d1，所以能够削减半导体装置的无效区域。其结果，能够降低元件的导通电阻。
进而，在外部沟槽6a的正下方形成的末端电场缓和区域12与在单元区域30处的最外周单元31b的栅极沟槽6的正下方形成的沟槽底面电场缓和区域13的距离变短。因此，在截止时，由于从末端电场缓和区域12和沟槽底面电场缓和区域13延伸到漂移层3的耗尽层而单元区域30与末端区域40的边界附近被充分耗尽化，能够得到更大的电场被缓和的降低表面电场(RESURF)效果。其结果，能够得到截止时的元件耐压提高的效果。
另外，在本实施方式3中，说明与实施方式1或者2相异的部分，关于相同或者对应的部分的说明省略。
在本说明书中说明的上述各实施方式中，有时记载了各构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但它们在所有方面就是例示，不限于各实施方式所记载的内容。因此，在各实施方式的范围内设想未例示的无数的变形例。例如，包括使任意的构成要素变形的情况、追加的情况或者省略的情况、进而抽取至少一个实施方式中的至少一个构成要素并与其它实施方式的构成要素组合的情况。
另外，只要不产生矛盾，在上述各实施方式中被记载为具备“1个”的构成要素也可以具备“1个以上”。进而，构成发明的构成要素是概念性的单位，包括1个构成要素由多个构造物构成的情况、以及1个构成要素与某个构造物的一部分对应的情况。
另外，本说明书中的说明是为了本发明的所有目的而被参照的，都不认为是以往技术。

Claims (10)

1.一种半导体装置，其特征在于，具备：
n型的漂移层；
p型的阱区域，形成于单元区域内的所述漂移层的表面层；
n型的第1杂质区域，在所述阱区域的表面层部分性地形成；
栅极沟槽，从所述第1杂质区域的表面贯通所述阱区域，达至所述漂移层的内部；
外部沟槽，形成在所述漂移层内的、所述单元区域的外侧；
栅极电极，隔着栅极绝缘膜而形成在所述栅极沟槽的内部；
栅极布线，隔着绝缘膜而形成在所述外部沟槽的内部；以及
栅极布线引出部，以覆盖所述外部沟槽的所述单元区域侧的开口端的角部的方式隔着所述绝缘膜而形成，电连接所述栅极电极和所述栅极布线，
在与所述角部相接的所述漂移层的表面层形成的第2杂质区域是p型，
所述第2杂质区域是所述阱区域的一部分。
2.一种半导体装置，其特征在于，具备：
第1导电类型的漂移层；
第2导电类型的阱区域，形成于单元区域内的所述漂移层的表面层；
第1导电类型的第1杂质区域，在所述阱区域的表面层部分性地形成；
栅极沟槽，从所述第1杂质区域的表面贯通所述阱区域，达至所述漂移层的内部；
外部沟槽，形成在所述漂移层内的、所述单元区域的外侧；
栅极电极，隔着栅极绝缘膜而形成在所述栅极沟槽的内部；
栅极布线，隔着绝缘膜而形成在所述外部沟槽的内部；以及
栅极布线引出部，以覆盖所述外部沟槽的所述单元区域侧的开口端的角部的方式隔着所述绝缘膜而形成，电连接所述栅极电极和所述栅极布线，
在与所述角部相接的所述漂移层的表面层形成的第2杂质区域的电阻比所述第1杂质区域高。
3.根据权利要求2所述的半导体装置，其特征在于，
在比所述阱区域深的位置具备第2导电类型的第1电场缓和区域。
4.根据权利要求2或者3所述的半导体装置，其特征在于，
在所述外部沟槽的底面具备第2导电类型的第2电场缓和区域。
5.根据权利要求1至4中的任意一项所述的半导体装置，其特征在于，
所述第2杂质区域是所述漂移层的表面层中的、所述栅极布线引出部在从所述角部至所述单元区域侧的端部为止的区域隔着所述绝缘膜而对置的区域，
所述第2杂质区域的电阻比所述第1杂质区域高。
6.根据权利要求1至5中的任意一项所述的半导体装置，其特征在于，
在所述单元区域，从最外周单元内的所述栅极沟槽的侧面至所述外部沟槽的所述单元区域侧的侧面为止的距离短于在所述单元区域内的比所述最外周单元靠内侧配置的部件单元的单元间距。
7.根据权利要求1至6中的任意一项所述的半导体装置，其特征在于，
所述栅极电极的上表面处于比所述第1杂质区域的表面深的位置。
8.根据权利要求1至7中的任意一项所述的半导体装置，其特征在于，还具备：
基板，在表面形成所述漂移层；以及
漏极电极，形成于所述基板的背面，
所述第1杂质区域是源极区域。
9.根据权利要求1至7中的任意一项所述的半导体装置，其特征在于，还具备：
基板，在表面形成所述漂移层；以及
集电极，形成于所述基板的背面，
所述第1杂质区域是发射极区域。
10.根据权利要求1至9中的任意一项所述的半导体装置，其特征在于，
所述漂移层是碳化硅。
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