DE69828588T2 - Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren - Google Patents

Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren Download PDF

Info

Publication number
DE69828588T2
DE69828588T2 DE69828588T DE69828588T DE69828588T2 DE 69828588 T2 DE69828588 T2 DE 69828588T2 DE 69828588 T DE69828588 T DE 69828588T DE 69828588 T DE69828588 T DE 69828588T DE 69828588 T2 DE69828588 T2 DE 69828588T2
Authority
DE
Germany
Prior art keywords
type
epitaxial layer
region
trench
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69828588T
Other languages
English (en)
Other versions
DE69828588D1 (de
Inventor
Jun James Albert Cooper
Jian Tan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tan Jian West Lafayette
Original Assignee
Tan Jian West Lafayette
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/797,535 external-priority patent/US6180958B1/en
Priority claimed from US08/795,135 external-priority patent/US6570185B1/en
Application filed by Tan Jian West Lafayette filed Critical Tan Jian West Lafayette
Application granted granted Critical
Publication of DE69828588D1 publication Critical patent/DE69828588D1/de
Publication of DE69828588T2 publication Critical patent/DE69828588T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Halbleiter-Leistungsvorrichtungen mit isoliertem Gate und insbesondere UMOS- und IGBT-Feldeffekttransistoren, die aus Siliziumkarbid gebildet sind.
  • Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft Halbleiter-Leistungsvorrichtungen und insbesondere Leistungs-MOSFETs (Halbleiter-Feldeffekttransistoren aus Metalloxid), die aus Siliziumkarbid gebildet sind. Ein Leistungs-MOSFET ist eine kleine, zuverlässige, elektronisch steuerbare Schaltvorrichtung, die zunehmend Anwendung bei Hochspannungs-/Hochleistungsvorrichtungen und integrierten Schaltungen findet. Leistungs-MOSFETs haben eine Vielzahl von Anwendungen in zahlreichen Gebieten einschließlich Kommunikation, Kundenanwendungen, Datenverarbeitung, Militär-, Industrie-, Automobil- und verwandten Märkten. Insbesondere weisen Leistungs-MOSFETs von Natur aus höhere Schaltgeschwindigkeiten als bipolare Transistoren auf und sind dementsprechend besonders bei Hochfrequenzanwendungen nützlich. Obwohl Silizium für viele Halbleiteran wendungen das Material der Wahl war, verhindern seine fundamentale elektronische Struktur und seine Eigenschaften seine Verwendung über gewisse Parameter hinaus. Somit hat sich das Interesse an Leistungs-MOSFET-Vorrichtungen von Silizium zu anderen Materialien gedreht, einschließlich Siliziumkarbid. Siliziumkarbid weist eine Anzahl intrinsischer Vorteile für Leistungs-MOSFET-Anwendungen auf. Siliziumkarbid weist eine hohe Feldsättigungsgeschwindigkeit auf, die dreimal so groß ist wie die von Galliumarsenid (GaAs). Siliziumkarbid weist ein hohes inneres Durchschlag- bzw. Zusammenbruchfeld, welches zehnmal größer als das von Galliumarsenid ist, und eine Wärmeleitfähigkeit auf, die zehnmal größer als die von Galliumarsenid ist.
  • SiC ist unter Verbindungshalbleitern einzigartig, weil sein natürliches Oxid SiO ist, welches das gleiche Oxid wie von Silizium ist. Dies bedeutet, dass die verwendeten Arbeitspferd-Leistungsvorrichtungen aus Silizium, d.h. die Leistungs-MOSFET, die, bipolare Transistoren mit isoliertem Gate („insulated gate bipolar transistor", IGBT) und MOS-gesteuerten Thyristoren (MCT) alle aus SiC hergestellt werden können.
  • Aufgrund technologischer Unterschiede können Leistungsvorrichtungen aus SiC jedoch sehr verschieden zu Siliziumvorrichtungen sein, und eine direkte Übersetzung von Siliziumkonzepten zu SiC hin ist nicht immer möglich. SiC weist ein Durchschlagfeld auf, welches achtmal so groß wie das von Silizium ist, und SiC-Leistungsvorrichtungen können spezifische Ein-Widerstände aufweisen, die 100- bis 200-mal geringer als von ähnlichen Vorrichtungen aus Silizium sind. Nichtsdestotrotz muss man sich um mehrere praktische Probleme kümmern, bevor solche Vorrichtungen realisiert werden können. Bipolare Vorrichtungen aus SiC (z.B. der IGBT und der MCT) leiden unter kurzen Minoritätsträger-Lebensdauern, die üblicherweise im Bereich von 40 bis 400 Nanosekunden (ns) liegen. Im Ergebnis liegen die schon berichteten höchsten Stromverstärkungen bei bipolaren SiC-Transistoren im Bereich von 10 bis 12. Da das elektrische Spitzenfeld achtmal (8X) größer als bei Silizium sein kann, können SiC-Schaltvorrichtungen mit einem Driftbereich hergestellt werden, der 8X mal dünner als bei vergleichbaren Siliziumvorrichtungen ist. Falls der Driftbereich 8X mal dünner ist, kann die Dotierung des Driftbereichs ungefähr zwölfmal (12X) höher sein. Der Widerstand des Driftbereichs ist proportional zu der Dicke und umgekehrt proportional zu der Dotierung, so dass der spezifische Ein-Widerstand einer SiC-Vorrichtung 100-200 mal kleiner sein kann als bei einer vergleichbaren Siliziumvorrichtung mit gleichen Nennspannung. Dies bedeutet, dass die SiC-Vorrichtung 100-200 mal kleiner als die vergleichbare Siliziumvorrichtung sein kann. Falls die SiC-Vorrichtung die gleiche Fläche wie die vergleichbare Siliziumvorrichtung aufweist, wird alternativ ihr spezifischer Ein-Widerstand 100-200 mal kleiner sein.
  • Obwohl es wesentliche Vorteile gegenüber Silizium bietet, ist SiC als Halbleitermaterial noch relativ unentwickelt. Einzelne Kristallwafer aus SiC waren lediglich seit 1991 käuflich erhältlich, und man muss sich um eine Anzahl technischer Probleme kümmern, bevor SiC Silizium bei Leistungsvorrichtungsanwendungen verdrängen kann. Die Hauptprobleme bei SiC-Materialien stehen im Zusammenhang mit dem Kristallwachstum. Aufgrund des sehr hohen Schmelzpunkts, können Einkristallkörper nicht aus einer Schmelze wie bei dem Czochralski-Verfahren gezogen werden, welches für Silizium verwendet wird. Anstatt dessen wächst der Einkristallkörper durch einen Hochtemperatur-Sublimationsprozess an einem Kristallkeim. Gegenwärtig sind die durch den Sublimationsprozess gewachsenen Einkristalle ungefähr 2 Inch im Durchmesser, was viel kleiner als die in der Siliziumindustrie üblichen 6 bis 8 Inch ist. Zusätzlich weist das Material eine relativ große Anzahl von Defekten auf. Diese Defekte schließen Mikroleitungen („micropipes") mit ein; d.h. Mikron-große Löcher, die vollständig durch den Wafer laufen. Glücklicherweise scheint das Micropipe-Problem bei den jüngsten Wafern mit Micropipe-Dichten, die so klein wie 27 cm–2 sind, unter Kontrolle zu sein und sollte bei der aktuellen Verbesserungsrate von Micropipes eventuell vollständig eliminiert sein.
  • SiC kristallisiert im hexagonalen Gitter mit abwechselnden Ebenen aus Silizium- und Kohlenstoffatomen. Die Si-C-Ebenenpaare können in drei Orientierungen auftreten, welche mit A, B und C bezeichnet werden. Die besondere Stapelsequenz von SiC-Ebenenpaaren identifiziert den Polytype des Kristalls. SiC tritt in einer Vielzahl von Polytypen auf, die üblichsten sind jedoch 3C, 4H und 6H. Gegenwärtig ist der 6H-Polytype der am gründlichsten charakterisierte, jedoch ist der 4H-Polytype für Leistungsvorrichtungen aufgrund seiner hohen Elektronenmobilität attraktiver.
  • Obwohl es ein viel höheres Durchschlagfeld als Silizium aufweist, hat SiC eine niedrigere Loch- und Elektronenmobilität und kürzere Minoritätsträger-Lebensdauern. Die kürzeren Lebensdauern ermöglichen es bipolaren Vorrichtungen aus SiC, viel schneller als vergleichbare Siliziumvorrichtungen zu schalten, jedoch begrenzen sie die Stromverstärkung von bipolaren SiC-Transistoren auf sehr geringe Werte, die üblicherweise kleiner als 20 sind. Zum Hochgeschwindigkeitsschalten mit einem geringen Durchlassspannungsabfall wird die beste SiC-Vorrichtung ein Leistungs-MOSFET sein. Der typische Power-MOSFET aus Silizium ist eine DMOS- (oder doppelt diffundierte MOS)-Struktur. Die kurze Kanallänge wird durch Diffundieren der p-leitenden Basisschicht und der n+-Quelle durch das gleiche Oxidfenster erreicht, wodurch jegliche Abhängigkeit von einer Photomaskenausrichtung beseitigt wird. Die p-leitende Basis muss eine ausreichende Anzahl von Dotierungsatomen pro Einheitsfläche (Dicke mal Konzentration) aufweisen, um Durchgriffe durch das elektrische Drain-Feld im sperrenden Zustand zu verhindern. Unglücklicherweise ist das DMOS-Konzept schwer auf SiC zu übertragen, da es nicht für thermisch diffuse Dotierungsatome aus SiC durchführbar ist. Man könnte künstlich eine ähnliche Struktur unter Verwendung einer Ionenimplantation konstruieren, jedoch wäre die Kanallänge dann durch eine Maskenausrichtung definiert und es wäre schwierig, die p-leitende Unreinheit in ausreichender Tiefe zu implantieren, um einen Durchgriff zu verhindern. Aus diesen Gründen ist eine vertikale UMOSFET-Struktur – d.h. eine Kombination von epitaxialen SiC-Schichten und einem Graben – bei SiC die praktischste.
  • Das theoretische Potential von SiC-MOSFETs wurde jedoch nicht erreicht, da die Maximalspannung bei MOSFETs aus Siliziumkarbid anstatt dessen durch das Durchschlagfeld des Siliziumdioxid(SiO2)-Isolators begrenzt ist. Obwohl dieses Oxid eigentlich nicht versagt, bis Felder von ungefähr 107 Volt pro Zentimeter (V/cm) erreicht sind, verschlechtert sich die kurzzeitige Zuverlässigkeit des Oxids, von einem praktischen Standpunkt aus, ernstlich bei Feldern von ungefähr 2–3 × 106 V/cm. Eine solche Feldbegrenzung ist schon leicht geringer als das Durch schlagfeld von Siliziumkarbid. Problematischer ist es aufgrund des 2,5:1-Verhältnisses der elektrischen Konstanten von Siliziumdioxid und Siliziumkarbid jedoch, dass das Gaußsche Gesetz fordert, dass das Maximalfeld bei Siliziumkarbid-Leistungstransistoren praktisch auf eine Sperrspannung begrenzt ist, die viel geringer als die ist, zu der Siliziumkarbid theoretisch fähig ist.
  • Dementsprechend besteht ein Bedürfnis nach Leistungstransistoren, insbesondere Leistungs-MOSFETs, aus Siliziumkarbid, die fähig sind, größeren Nutzen aus den favorisierten intrinsischen Eigenschaften von Siliziumkarbid zu ziehen, und es ist eine Aufgabe der Erfindung solche Transistoren bereitzustellen.
  • US 5,488,236 A offenbart einen Gate-gesteuerten bipolaren Transistor einschließlich eines vergrabenen Kollektorbereichs.
  • Zusammenfassung der Erfindung
  • Dementsprechend besteht die vorliegende Erfindung aus einem UMOS-Leistungstransistor, wie in Anspruch 1 definiert.
  • Die Erfindung besteht auch aus einem bipolaren Leistungstransistor mit isoliertem Gate (IGBT), wie in Anspruch 10 definiert.
  • Kurze Beschreibung der Zeichnung
  • 1 stellt ein schematisches Diagramm eines Querschnitts eines UMOS gemäß dem Stand der Technik dar, welchem formlose Diagramme des Felds entlang der p-n- und MOS- Abschnitte solcher Vorrichtungen gemäß dem Stand der Technik beigefügt sind.
  • 2 stellt eine ähnliche schematische Querschnittansicht eines UMOS dar, die hilfreich zum Verstehen der vorliegenden Erfindung ist und der wiederum formlose Diagramme des resultierenden Felds entlang der p-n- und MOS-Abschnitte der Vorrichtung beigefügt sind.
  • 3 stellt ein Benutzer-definiertes Gitter eines herkömmlichen UMOS gemäß dem Stand der Technik unter Verwendung einer Simulationssoftware für Vorrichtungen dar.
  • 4 stellt ein Gitter ähnlich zu 3 dar, welches jedoch in die vertikale Richtung erweitert ist.
  • 5 und 6 stellen Diagramme der elektrischen Feldstärke bei verschiedenen Stellen innerhalb eines herkömmlichen UMOS gemäß dem Stand der Technik dar, welche auf den Gittern der 3 und 4 basieren.
  • 7 und 8 stellen Benutzer-definierte Gitter für den UMOS gemäß der vorliegenden Erfindung basierend auf einem Vertikalquerschnitt von 4 Mikron- bzw. 16 Mikron dar.
  • 9 und 10 stellen Diagramme der elektrischen Feldstärke bei verschiedenen Stellen innerhalb des UMOS der vorliegenden Erfindung dar, wie in 7 und 8 definiert.
  • 11 und 12 drücken den gleichen Informationstyp wie 9 und 10 aus, jedoch bei einer höheren, angelegten Spannung.
  • 13 stellt ein Diagramm unter den gleichen Bedingungen wie bei 11 und 12 dar, jedoch entlang eines anderen Teils der Vorrichtung.
  • 14 und 15 stellen Diagramme ähnlich zu den 9 bis 12 dar, jedoch bei einem niedrigeren Dotierungsniveau als die in den vorherigen Figuren modellierten Vorrichtungen.
  • 16 – 18 stellen ähnliche Diagramme für die niedrigeren Dotierungsniveaus der 14 und 15 dar, jedoch unter viel höheren, angelegten Drain-Spannungen.
  • 19 stellt einen IGBT gemäß der vorliegenden Erfindung dar.
  • 20 stellt eine Querschnittansicht eines UMOS gemäß der vorliegenden Erfindung dar.
  • 21 stellt eine Querschnittansicht eines IGBT gemäß der vorliegenden Erfindung dar.
  • Detaillierte Beschreibung der bevorzugten Ausführungsform
  • Im weitesten Sinne stellen die bevorzugten Ausführungsformen der Erfindung einen Feldeffekt- oder bipolaren Transistor mit isoliertem Gate dar, bei dem das Gate-Material ein Oxid ist und bei dem der Halbleiter mit hinsichtlich des Oxids gegenge setzter Leitfähigkeit gegenüber liegend angeordnet ist, um das Oxid gegen hohe elektrische Felder zu schützen. Ein für das Verständnis der Erfindung hilfreiches Beispiel ist ein Siliziumkarbid-UMOS-Leistungstransistor, der in 2 allgemein mit 10 bezeichnet ist. Zu Vergleichszwecken ist in 1 eine Vorrichtung gemäß dem Stand der Technik veranschaulicht.
  • Der UMOS 10 ist aus einem n-leitenden Einkristall-Siliziumkarbid-Substrat 11, einer n-leitenden Siliziumkarbid-Epitaxialschicht 12 auf dem n-leitenden Substrat 11 und einer epitaxialen, p-leitenden Schicht 13 auf der n-leitenden Epitaxialschicht 12 gebildet. In der p-leitenden Epitaxialschicht 13 ist eine n-leitende Mulde 14 ausgebildet. Ein Gate-Graben, der durch eine Grabenwand 15 und einen flachen Grabenboden 16 definiert ist, erstreckt sich durch die n-leitende Mulde 14 und die p-leitende Epitaxialschicht 13 und endet in der n-leitenden Epitaxialschicht 12. Das Gate-Oxid 17 bedeckt die Wand 15 und den Boden 16 des Grabens. Ohmsche Kontakte definieren die Source, das Gate bzw. die Drain. Insbesondere befindet sich der Gate-Kontakt 20 auf der Oxidschicht 17, der Source-Kontakt 21 befindet sich auf der p-leitenden Epitaxialschicht 13 und überlappt mit der n-leitenden Mulde 14, und der Drain-Kontakt 22 ist so zu dem n-leitenden Substrat 11 gebildet, dass die drei Kontakte die Source, das Gate und die Drain des UMOS 10 definieren.
  • Es gibt viele Metalle und Verbundmetallsysteme, die für diese Kontakte geeignet sind, und da diese im Allgemeinen im Stand der Technik wohl bekannt sind, müssen sie hier nicht detailliert beschrieben werden, außer dass bemerkt wird, dass bspw. Nickel oder Nickel-Titankombinationen geeignete ohmsche Kontakte zu einem n-leitenden Siliziumkarbid sind, während Aluminium oder Aluminium-Titankombinationen nützliche ohmsche Kontakte zu einem p-leitenden Siliziumkarbid sind. Vor kurzem hat Kobaltsilizid (CoSi2) Ansätze als ohmsches Kontaktmaterial zu einem p-leitenden Siliziumkarbid gezeigt.
  • Wie bereits im Abschnitt zum Hintergrund erwähnt, sind innerhalb der letzten Dekade Siliziumkarbid-Substrate und Substrate, die geeignete Epitaxialschichten umfassen, kommerziell erhältlich geworden. Deshalb wird ihre Bildung und ihr Wachstum hier nicht detailliert erläutert werden, außer dass bemerkt wird, dass ein exemplarisches Substrat und Epitaxialwachstumstechniken in den U.S.-Patenten 4,912,063; 4,912,064; Re. 34,861; und 5,011,549 aufgeführt sind. Ähnlich kann die Oxidschicht 17 ein gedampftes Oxid oder ein thermisches Oxid sein, und einige vorteilhafte Verfahren zum Bilden von hochqualitativen Siliziumdioxidschichten auf einem Siliziumkarbid werden in dem U.S.-Patent 5,459,107 aufgeführt. Geeignete ohmsche Kontaktstrukturen werden z.B. in den U.S.-Patenten 5,323,022 und 5,409,859 aufgeführt.
  • Wie 2 zeigt, ist bei dem Beispiel das n-leitende Substrat 11 etwas stärker als die n-leitende Epitaxialschicht 12 mit geeigneten Dotierungskonzentrationen dotiert, die z.B. 2 × 1019 cm–3 für das Substrat 11 und 2 × 1016 cm–3 für die n-leitende Epitaxialschicht 12 betragen. Es versteht sich, dass die Verwendung einer n–-Epischicht auf einem n+-Substrat in besonderen Situationen gewisse Vorteile für einen Stromfluss bietet. Bei anderen Ausführungsformen stellt die einzelne n-leitende Schicht oder das Substrat eine geeignete Drain-Struktur bereit. Auf ähnliche Weise ist, vergleichend gesprochen, die n-leitende Mulde 14 stärker als entweder die p-leitende Epitaxialschicht 13 oder die n-leitende Epitaxialschicht 12 dotiert. Ein beispielhaftes Dotierungsniveau für die n-leitende Mulde 14 beträgt auch 2 × 1019 cm–3 und für die p-leitende Schicht 13 beträgt es 5 × 1017 cm–3. Das Beispiel weist des Weiteren einen geerdeten p-leitenden Schutzbereich 23 zwischen der Oxid-Schicht 17 und der n-leitenden Epitaxialschicht 12 auf, die bei der in 2 veranschaulichten Ausführungsform unter dem Bodenteil der Grabenoxidschicht 17 liegt. Der p-leitende Schutzbereich 23 ist durch den ohmschen Kontakt geerdet, der schematisch bei 24 in 2 gezeigt ist. Dieser ohmsche Kontakt ist typischerweise an der horizontalen Oberfläche 16 bei einer Stelle gebildet, die nicht durch das Gate-Metall und das Gate-Oxid bedeckt ist, z.B. bei einem Punkt auf einer Ebene hinter der Ansicht der 2. Der p-leitende Bereich 23 ist nach dem Boden 16 des Gate-Grabens zum Schützen des Oxids 17 in dem Graben gegenüber Verschlechterungs- oder Durchschlagseffekten einer großen positiven Spannung ausgerichtet, die an den Drain-Kontakt 22 angelegt ist.
  • Unabhängig von einer spezifischen Polarität ausgedrückt, ist der entgegengesetzt leitende Schutzbereich (23 in 2) angrenzend an das isolierte Gate (Siliziumdioxid 20 in 2) angeordnet und schützt das Gate-Isolatormaterial 20 gegen die Verschlechterungs- bzw. Durchschlagseffekte einer großen Spannung, die an die Drain angelegt ist. Die Ergebnisse dieser Struktur sind formlos durch Vergleich der Feldstärkendiagramme der 1 mit denen der 2 veranschaulicht und sind noch formloser durch die Information veranschaulicht, die in 3-18 präsentiert wird. Sowohl in 1 als auch in 2 ist die Feldstärke entlang des p-n-Abschnitts grundsätzlich die gleiche. Die Wirkung eines Hinzufügens der p-Schicht 23 der vorliegenden Erfindung wird jedoch durch die Differenz zwischen dem Feld entlang des MOS-Abschnitts, der in 1 gezeigt ist, gegenüber dem in 2 gezeigten veranschaulicht. Wie 2 veranschaulicht, hält die Erfindung die Spitzenfeldstärke des Oxids derart, dass eine hohe, an die Drain angelegte Spannung (wie durch Vd >> 0 in 2 gezeigt) die Oxidschicht 17 im UMOS 10 der 2 nicht auf die gleiche Weise beeinflusst, wie eine ähnlich hohe Drain-Spannung die Oxidschicht bei dem Beispiel gemäß dem Stand der Technik der 1 beeinflusst.
  • Indem die Oxidschicht 17 im Wesentlichen gegen das Feld geschützt wird, das durch die Hochspannung erzeugt wird, ermöglicht die p-leitende Schicht 23, dass sich die Leistung der Siliziumkarbidvorrichtung näher an ihr theoretisches Potential annähert.
  • Um eine formlosere Angabe der Leistung der Vorrichtung zu erhalten, wird die in 2 veranschaulichte Konstruktion unter Verwendung des MEDICITM-Simulationsprogramms für Vorrichtungen analysiert. MEDICITM, welches eines von vielen kommerziell erhältlichen Simulationsprogrammen für Vorrichtungen darstellt, wurde verwendet, um E-Feldwert von jedem Punkt innerhalb der verschiedenen SiC-UMOS-Vorrichtungen mit den verschiedenen Vorspannungen aufzufinden. Daraus konnte die Maximalvorspannung für jeden UMOS mit dem maximalen E-Feld in der Oxidschicht als kleiner oder gleich 3 × 106 V/cm bestimmt werden. Für analytische Zwecke wurde dies als die maximale Vorspannung für die Vorrichtung definiert. Das MEDICITM-Programm kann von TMA, 595 Lawrence Expressway, Sunnydale, CA 94087 (URL: http://www.tmai.com) erhalten werden. MEDICITM sagt die elektrischen Eigenschaften von beliebigen zweidimensionalen Strukturen unter Benutzer-spezifizierten Betriebsbedingungen voraus. Die Analyse von MOSFETs ist eine der typischen Vorrichtungsanwenden, für die das MEDICITM-Simulationsprogramm nützlich ist. Die MEDICITM-Ergebnisse sind in 3-18 veranschaulicht. 3-6 beschreiben einen herkömmlichen UMOS gemäß dem Stand der Technik, während 7-18 einen UMOS gemäß der vorliegenden Erfindung beschreiben. 3 stellt ein Benutzerdefiniertes Gitter bzw. Netz für eine herkömmliche UMOS-Leistungsvorrichtung dar, wie z.B. die in 1 veranschaulichte. Unter Verwendung des MEDICITM-Programms wurden Anzahl und Ort der Gitterpunkte ausgewählt, die gewünschte Vorrichtung in einem zweidimensionalen Muster zu definieren. Üblicherweise, und wie in 3 veranschaulicht, werden sehr viele Gitterpunkte ausgewählt und solchen Teilen der Vorrichtung zugewiesen, die die größten Effekte oder Reaktionen auf eine Spannung, einen Strom und ein elektrisches Feld zeigen werden. In 3 bspw. werden dem Oxid eine große Anzahl von Gitterpunkten zugewiesen und erscheint in Form der dunklen L-förmigen breiten Linien. Wie die aufgelisteten Maße zeigen, veranschaulicht 3 einen Teil des herkömmlichen UMOS im Querschnitt, der ungefähr 4 Mikron breit und 2 Mikron hoch ist. 4 basiert auf den identischen Daten wie 3, außer dass 4 entlang einer vertikalen Entfernung von ungefähr 16 Mikron ausgedrückt ist.
  • 5 zeigt das Verhalten eines herkömmlichen SiC-UMOS wie er durch das MEDICITM-Programm modelliert ist. Das Diagramm der 5 ist entlang der Linie y = 1,2033 Mikron gezeigt; d.h. entlang einer horizontalen Linie zwischen der linken und rechten Grenze der 3. Wie 3 veranschaulicht, verläuft eine solche horizontale Linie durch den Oxidteil am Boden des UMOS-Grabens. Insbesondere modelliert 5 das Verhalten des herkömmlichen UMOS bei einer Drain-Spannung von 150 Volt. Unter solchen Bedingungen beträgt die Spitze des elektrischen Felds ungefähr 3,82 × 106 V/cm und erscheint entlang der horizontalen Linie bei einer x-Koordinate von ungefähr 3,08 Mikron. Zurückkehrend zu 3 entspricht dies der Ecke des Oxids, was im Allgemeinen die erwartete Position für die höchste Feldstärke ist. Wie oben erwähnt, kann eine solch hohe Feldstärke das Oxid dazu veranlassen, entweder sofort durchzuschlagen oder sich derart schnell zu verschlechtern, dass die Vorrichtung unter solchen Bedingungen allgemein nutzlos wird. Wie ebenfalls zuvor erwähnt, sollte die elektrische Feldspitze bei dem Oxid wünschenswerterweise unterhalb von ungefähr 2,5–3 × 106 V/cm sein, und vorzugsweise sogar geringer, um eine Oxidverschlechterung zu verhindern.
  • 6 veranschaulicht die gleiche Information wie 5, jedoch durch Messen des Felds entlang einer vertikalen Linie, die durch eine x-Koordinate von 3,0967 Mikron definiert ist, wiederum bei einer angelegten Drain-Spannung von 150 Volt. Wie 6 zeigt, beträgt der Spitzenwert des elektrischen Felds wieder ungefähr 3, 82 × 106 V/cm und erscheint bei der Ecke des Oxids; d.h. bei einer Koordinate, die durch x = 3,1 Mikron und y = 1,25 Mikron definiert ist.
  • 7 stellt ein Benutzer-definiertes MEDICITM-Gitter für den UMOS mit der implantierten p-Schicht (z.B. bei 23 in 2 veranschaulicht) mit einer Tiefe von ungefähr 0,5 Mikron dar. Auf eine zur 3 ähnliche Weise wird die größte Anzahl von Punkten im Gitter innerhalb des Oxidteils ausgewählt, die wie derum als die großen L-förmigen durchgezogenen Linien in 7 erscheinen. 7 umfasst jedoch auch eine große Anzahl von Gitterpunkten, die der implantierten p-Schicht gerade unter dem Oxid entsprechen. Wie bei 3 bedeckt das Querschnittsgitter der 7 ungefähr vertikal 4 Mikron und horizontal 4 Mikron.
  • 8 entspricht der gleichen Struktur wie 7, ist jedoch graphisch dargestellt, um eine Tiefe von 16 Mikron zu zeigen.
  • 9 zeigt das durch das MEDICITM-Programm vorhergesagte Verhalten für den UMOS bei einer angelegten Drain-Spannung von 150 Volt und Dotierungskonzentrationen von 2,0 × 1016 cm–3 (2E16) in der n–-Schicht (z.B. 12 in 7), von 2 × 1019 cm–3 im Substrat 11 und 5 × 1017 cm–3 sowohl in der p-leitenden Epischicht 13 als auch in dem geerdeten p-leitenden Bereich 23. 9 ist entlang einer horizontalen Linie gezeigt, die wiederum durch y = 1,2023 Mikron definiert ist; d.h. durch die gleiche horizontale Linie wie bei 5. Somit ermöglichen 5 und 9 eine Basis zum Vergleichen der zwei Vorrichtungen bei einem strukturell äquivalenten Punkt. Wie 9 zeigt, tritt eine Spitze im elektrischen Feld dennoch bei der Ecke des Oxids (x = 3 Mikron, y = 20 1,2 Mikron) auf, jedoch zeigt sie auch, dass das elektrische Feld bei dem Punkt stark verringert wurde; d.h. auf ungefähr 0,278 × 106 V/cm; d.h. auf mehr als eine Größenordnung kleiner als das elektrische Feld bei der Oxidecke ohne die implantierte p-Schicht (im Vergleich zu dem Feld von 3,82 × 106 V/cm bei dem gleichen Punkt in 5 und 6).
  • 10 stellt graphisch die gleiche Information wie 9 dar, jedoch wieder entlang der vertikalen Linie bei x = 3,0967. Somit entspricht 10 in ihrer Geometrie der 6. 10 zeigt zwei Spitzen. Die größte der beiden Spitzen fällt auf die Koordinaten x = 3,1 und y = 1,75, was, Bezug nehmend auf 7, an den p-n-Übergang angrenzt.
  • 10 zeigt auch, dass die Oxidspitze bei der Ecke des Oxids abfällt (x = 3,1 und y = 1,2) und wieder stark verringert gegenüber der Vorrichtung gemäß dem Stand der Technik ist; d.h. ungefähr 0,18 × 106 V/cm.
  • In 11 ist das elektrische Feld entlang der gleichen horizontalen Linie (y = 1,2033 Mikron) wie in den anderen ähnlichen Figuren, aber bei einer angelegten Drain-Spannung von 950 Volt, bei der Struktur der Erfindung aufgetragen. 11 repräsentiert auch das gleiche Dotierungsniveau (2E16) in der n-Schicht wie in 9 und 10. Wiederum befindet sich die elektrische Feldspitze bei der Ecke des Oxids (x = 3, y = 1,2 Mikron), ist jedoch relativ gering; d.h. ungefähr 1,32 × 106 V/cm. Anders ausgedrückt, selbst bei einer angelegten Drain-Spannung von 950 Volt, verringert die Struktur der vorliegenden Erfindung das elektrische Feld bei der Spitze des Oxids auf einen Bruchteil des elektrischen Felds bei herkömmlichen Strukturen bei der gleichen Stelle und einer viel geringeren Spannung.
  • 12 entspricht 11 darin, dass sie eine angelegte Drain-Spannung von 950 Volt repräsentiert, aber wie bei den anderen Diagrammen ist sie entlang der vertikalen Linie x = 3,0967 Mikron gezeigt. 12 umfasst ebenfalls zwei Spitzen. Wieder repräsentiert die höhere der zwei Spitzen (bei Koordinaten x = 3,1 und y = 1,9 Mikron) das Feld bei dem p-n-Übergang und nähert sich dem Durchschlagfeld von Siliziumkarbid bei diesem Dotierungsniveau bei einer Stärke von ungefähr 3,12 × 106 V/cm. Die andere Spitze tritt wieder bei der Ecke des Oxids auf (x = 3,1 Mikron, y = 1,2 Mikron) und beträgt ungefähr 1,82 × 106 V/cm, was gut innerhalb der gewünschten Feldstärkenparameter liegt. 13 ist entlang einer etwas anderen vertikalen Linie (x = 1,0536 Mikron) als die vorherigen Diagramme gezeigt, repräsentiert jedoch auch 950 V, die an die Drain angelegt sind, und ein n-Dotierungsniveau von 2E16. Diese besondere x-Koordinate repräsentiert eine vertikale Scheibe der Struktur der Erfindung, die etwas aus dem Oxid entfernt wurde, und demonstriert somit die Feldstärke durch die p- und n-Teile des Transistors und insbesondere das Feld bei dem p-n-Übergang (x = 1,0536, y = ungefähr 1,1 Mikron).
  • 13 zeigt, dass die Spitzenfeldstärke in dem Siliziumkarbid nahe dem p-n-Übergang in der Größenordnung von ungefähr 2,33 × 106 V/cm sein soll, was wiederum innerhalb der gewünschten Grenzen liegt. Wie zuvor erwähnt, wurden 5 bis 13 alle bei Dotierungskonzentrationen von 2E16 cm–3 in der n-Schicht berechnet. Aufgrund des Dotierungseffekts auf die Durchschlagsspannung wurde wieder das MEDICITM-Programm verwendet, um das Verhalten der Struktur der Erfindung bei einem verringerten Dotierungsniveau von 2,5 × 1015cm–3 (2,5E15) in der n-Schicht zu simulieren. Das Gitter ist das gleiche wie das ursprünglich bei 7 und 8 definierte, und somit entsprechen die Koordinaten der 14-18 denen der 9-13.
  • 14 stellt ein weiteres Diagramm des elektrischen Felds entlang der vertikalen Linie bei einer Koordinate x = 3,0967 Mikron dar, wobei eine Drain-Spannung von 950 Volt bei dem niedrigen Dotierungsniveau von 2,5E15 cm–3 angelegt ist. 14 umfasst zwei Spitzen, die wieder eine Feldstärke bei dem Oxid bzw. bei dem p-n-Übergang repräsentieren. Die Feldstärke bei dem p-n-Übergang (x = 3,1 und y = 1,95 Mikron) beträgt ungefähr 1,69 × 106 V/cm, was gut innerhalb der gewünschten Grenzen liegt. Ähnlich beträgt das maximale Feld im Oxid (x = 3,1 und y = 1,25 Mikron) ungefähr 0,19 × 106 V/cm, was gut unterhalb des Maximalfelds der entsprechenden Vorrichtung gemäß dem Stand der Technik liegt.
  • 15 entspricht 14, wobei jedoch die Daten entlang der horizontalen Linie y = 1,2033 Mikron aufgetragen sind. Die entlang dieser Linie gezeigte Spitzenfeldstärke erscheint wieder bei der Ecke des Oxids (x = 3 und y = 1,2 Mikron) mit einem Wert von ungefähr 0,25 × 106 V/cm, was wiederum gut unter dem Maximalfeld der Vorrichtung gemäß dem Stand der Technik liegt.
  • 16 und 17 repräsentieren Diagramme für die gleichen Dotierungsniveaus wie bei 14 und 15, jedoch bei einer angelegten Drain-Spannung von 2300 Volt. Das Spitzenfeld fällt weiter auf die Ecke des Oxids (x = 3 und y = 1,2 Mikron), und die Feldstärke bei diesem Punkt beträgt 1,15 × 106 V/cm; d.h. sie beträgt nur noch einen Bruchteil der Feldstärke, die herkömmlichen Vorrichtungen bei viel geringeren Spannungen widerfährt.
  • 17 entspricht 16, ist jedoch entlang der vertikalen Linie x = 3,0967 Mikron gezeigt. Wie bei den anderen Diagrammen, die entlang einer vertikalen Linie gezeigt sind, zeigt 17 zwei Spitzen, von denen die höhere den p-n-Übergang (x = 3,1 und y = 1,8 Mikron) repräsentiert. Bei dem p-n-Übergang erreicht das elektrische Feld ungefähr 3,1 × 106 V/cm; d.h. ist näher an der Durchschlagsspannung des Siliziumkarbids bei diesem Dotierungsniveau. Die Spitzenfeldstärke bei dem Oxid bleibt jedoch viel geringer, in der Größenordnung von ungefähr 1,47 × 106 V/cm; d.h, sie ist ein Bruchteil der Feldstärke, die problematisch werden würde.
  • Schließlich entspricht 18 13 (d.h. einer vertikalen Linie bei x = 1,0536 Mikron), abgesehen von dem niedrigeren Dotierungsniveau (2,5E15 cm–1) und der höheren Drain-Spannung (2300 Volt). 18 zeigt, dass entlang dieser vertikalen Linie, das Feld durch die p- und n-Teile der Vorrichtung stark ist und näher an einem Durchschlag bei all diesen Punkten ist (d.h. immer über ungefähr 2,10 × 106 V/cm).
  • Kurz zusammengefasst, 4 bis 18 zeigen, dass der UMOS einen höheren Widerstand gegen eine Oxiddegradation oder einen Oxiddurchschlag bei Spannungen bietet, die sowohl um ein Vielfaches oder um Größenordnungen größer sind, als die bei denen herkömmliche UMOS-Vorrichtungen aus Siliziumkarbid einen Durchschlag erfahren würden. Als Provisio kann die relativ enge Nähe der p-leitenden Epitaxialschicht des Transistors zu dem implantierten p-leitenden Schutzbereich einen Pinch-Effekt hervorrufen, der den Einstrom der Vorrichtung verringert. Dementsprechend wird der geerdete p-leitende Bereich ausreichend von der p-leitenden Epitaxialschicht beabstandet, um jegliche Pinch-Effekte zu minimieren.
  • Ein Verfahren zum Herstellen eines Siliziumkarbid-Leistungsverstärkers mit isoliertem Gate umfasst: Ätzen einer ersten gegenüber liegenden Siliziumkarbidstruktur einer ersten Leitfähigkeit, um einen Graben mit einer ersten gegenüber liegenden Wand einer ersten Leitfähigkeit zu definieren, Bilden einer Schicht einer entgegengesetzten Leitfähigkeit an dem Boden des Grabens und Ausrichten durch die Grabenwände, Bilden einer geeigneten Oxidationsschicht an den Grabenwänden und dem Grabenboden, und dann Hinzufügen jeweiliger ohmscher Kontakte, um die Source, das Gate und die Drain (oder einen Emitter in einem IGBT) zu bilden.
  • Dementsprechend kann beim Erzeugen der zuvor beschriebenen Beispiele mit der n-leitenden Source und Drain das Verfahren des Weiteren aufweisen: Züchten einer p-leitenden Epischicht, entweder auf einer n-leitenden Epischicht oder einem n-leitenden Substrat, gefolgt von dem Schritt eines Formens einer n-leitenden Mulde in der p-leitenden Epischicht. Dies schafft eine n-p-n-SiC-Struktur, die geätzt werden kann, um eine n-p-n-Wand zu erzeugen. Eine Epitaxie von SiC wird normalerweise durch eine chemische Bedampfung („chemical vapor deposition, CVD") erreicht. Sowohl 4H- als auch 6H-SiC-Wafer mit kundenspezifischen Epischichten sind kommerziell erhältlich. Diese Schichten können stickstoffdotiert (n-leitend) oder aluminiumdotiert (p-leitend) bei Dotierungsniveaus von 1014 cm–3 bis 1020 cm–3 sein.
  • Wahlweises Bereichsdotieren wird durch Ionenimplantation erreicht. Dies ist notwendig, da thermale Diffusionskoeffizienten in SiC zu klein für eine Diffusion von Unreinheiten sind, um praktikabel zu sein. SiC kann mit mehr als 1019 cm–3 mit Stickstoff (n-leitend) und sowohl mit Bor als auch Aluminium (p-leitend) implantiert sein. Bei bevorzugten Ausführungsformen wird die Implantation mit dem Wafer bei einer erhöhten Tempera tur durchgeführt, und die Implantate werden bei 1200 bis 1500°C in Argon aktiviert. (Man bemerke, dass ein Siliziumwafer bei 1500°C schmelzen würde). Eine solche Hochtemperaturimplantation ist im U.S.-Patent 5,087,576 beschrieben. Anisotropes Ätzen erfolgt durch RIE. Jedes mit Fluorid behandelte Gas kann verwendet werden, einschließlich NF3 und SF6. Geeignete Techniken zum Ätzen von Siliziumkarbid werden bspw. im U.S.-Patent 4,865,685 und 4,981,551 beschrieben. Ein frühes von Forschern beschriebenes Problem war eine Mikromaskierung, die durch eine Kontamination mit Aluminiumpartikeln während RIE von SiC verursacht wurde. Dieses Problem kann durch Hinzufügen einer Graphitabdeckplatte über der Aluminiumkathode in der RIE-Kammer eliminiert werden. Hoch anisotrope Profile können bei 6H-SiC bis zu einer Tiefe von einigen zehn Mikron dementsprechend erhalten werden. Die Oberflächenmorphologie der geätzten Oberflächen ist gut.
  • Hinsichtlich einer thermalen Oxidation stellen MOS-Oxide kritische Elemente bei den meisten Halbleitervorrichtungen, insbesondere Leistungsvorrichtungen dar. Die wichtigsten Gütefaktoren sind die Grenzflächenzustandsdichte („interface state density") DIT, die feste Ladungsdichte QF und das Durchschlagsfeld EBOX. Die Schwierigkeit besteht im Erhalten einer genauen Messung der Grenzflächenzustandsdichte DIT auf SiC. Aufgrund des breiten Bandabstands von SiC befinden sich tiefer liegende Grenzflächenzustände bei der SiO2/SiC-Grenzfläche nicht im thermischen Gleichgewicht mit dem Halbleiter bei Raumtemperatur, und die Besetzung der Grenzfläche kann Änderungen der DC-Vorspannung nicht folgen. Um die Grenzflächenzustandsdichte unter Verwendung von CV-Techniken korrekt zu messen, ist es notwendig, die Probe zu erhitzen, damit die Zustände in einem quasi-stabilen Zustand bleiben können, wenn die Gate-Spannung geändert wird. Dies wurde von keinem SiC-Forscher erkannt und mehrere falsche Berichte existieren in der Literatur.
  • Ein besserer Ansatz scheint eine modifizierte Stark-Schwach-Kapazitätstechnik („hi-lo capacitance technique") und eine AC-Konduktanztechnik bei erhöhten Temperaturen zu sein, um die SiO2/SiC-Grenzfläche zu charakterisieren. Dicke Oxide werden für Feld- und Zwischendielektrika und als Passivierungsschichten für einen Feldabschluss bei Hochspannungsvorrichtungen verwendet. Es ist aufgrund der langen Zeiten und damit einhergehenden Temperaturen nicht praktisch, dicke Oxide mittels einer herkömmlichen thermischen Oxidation wachsen zu lassen. Des Weiteren kann eine Dopantumverteilung (Segregation) in ein wachsendes thermisches Oxid ein Problem darstellen. Verschiedene andere Techniken werden, abhängig von den Umständen, bevorzugt: (i) Ablagerung von dickem SiO2 durch entweder LPCVD oder PECVD, (ii) Ablagerung einer amorphem Siliziumschicht, die später durch thermische Oxidation zu SiO2 gewandelt wird oder (iii) Anwendung von Aufschleuderglas („spin-on-glass, SOG").
  • Ohmsche Kontakte werden zu n-leitenden und p-leitenden Schichten mittels geglühtem Nickel bzw. geglühtem Aluminium gebildet. Diese Prozeduren sind völlige Routine, und spezifische Kontaktwiderstandsfähigkeiten im Bereich von 10–6 Ohm/cm2 können durch stark dotiertes n-leitendes SiC erhalten werden. Ohmsche Kontakte zu p-leitendem Material sind schwieriger, und Kontaktwiderstandsfähigkeiten reichen von 10–6 Ohm/cm2 für leicht dotiertes Material bis 10–1 Ohm/cm2 für stark dotiertes Material.
  • Schottky-Kontakte sind einfach herzustellen und ein Fermi-Niveau-Pinning wird nicht beobachtet. Folglich sind Barrierenhöhen eine Funktion des Metalls, und ein weiter Bereich von Barrierenhöhen ist erreichbar. Typische, für Schottky-Kontakte auf SiC verwendete Metalle sind Au, Pt und Ti.
  • Metall- und Polysilizium-Ablagerungsprozeduren sind ähnlich zu Silizium, und im Allgemeinen trifft man auf keine unüblichen Probleme. Bevorzugte Techniken umfassen Boot-bedampftes („boat-evaporated") Aluminium, Molybdän oder LPCVD-Polysilizium als Gate-Materialien für SiC-MOSFETs.
  • Bei einer anderen Ausführungsform weist die Erfindung einen bipolaren Transistor mit isoliertem Gate (IGBT) auf. Für einen Fachmann auf dem Gebiet solcher Vorrichtungen weist ein IGBT die hohe Eingangsimpedanz und Hochgeschwindigkeitseigenschaften eines MOSFET der Leitfähigkeiteigenschaft – geringe Sättigungsspannung – eines bipolaren Transistors auf. Bei seiner typischsten Anwendung wird der IGBT durch Anlegen einer positiven Spannung zwischen der Source und dem Emitter eingeschaltet und wird, wie bei einem MOSFET, ausgeschaltet, indem das Gate-Signal genullt oder leicht negativ gemacht wird. Ein IGBT hat einen viel geringeren Ein-Widerstand als ein entsprechender MOSFET. Verglichen zu einem MOSFET ist ein IGBT im Allgemeinen kleiner bei dem gleichen Nennstrom, obwohl die bipolare Wirkung bei einem IGBT die Vorrichtung derart verlangsamt, dass sie eine viel niedrigere Frequenz als ein entsprechender MOSFET aufweist. IGBTs werden detailliert bei Dorf, The Electrical Engineering Handbook (1993), CRC Press, auf Seiten 699-700 diskutiert; und verwandte Vorrichtungen, wie z.B. der feldgesteuerte Thyristor werden bei Sze, Physics of Semiconduc tor Devices, 2. Ausgabe, 1981 auf Seiten 238-240 diskutiert. Dementsprechend werden die Struktur und die Funktion des IGBT hier nicht detailliert erläutert werden, außer um diese Ausführungsform der vorliegenden Erfindung zu veranschaulichen.
  • Bei dieser Ausführungsform weist die Erfindung einen bipolaren Leistungstransistor mit isoliertem Gate auf, der aus Siliziumkarbid mit Siliziumdioxid als Gate-Isolator gebildet ist. Der Transistor umfasst eine Source des ersten Leitfähigkeitstyps und einen Schutzbereich unter dem Gate-Oxid, das den entgegengesetzten Leitfähigkeitstyp relativ zur Source aufweist, um das Gate-Oxid gegen die Verschlechterungs- oder Durchschlagseffekte einer großen Spannung zu schützen, die über dem Transistor angelegt ist.
  • Ein IGBT gemäß der vorliegenden Erfindung ist in 19 veranschaulicht und allgemein mit 30 bezeichnet. Der IGBT 30 weist ein p-leitendes Siliziumkarbid-Substrat 31, eine n-leitende Siliziumkarbid-Epitaxialschicht 32 auf dem p-leitenden Substrat 31, eine p-leitende Siliziumkarbid-Epitaxialschicht 33 auf der n-leitenden Epitaxialschicht 32 und eine n-leitende Mulde 34 in der p-leitenden Epitaxialschicht 33 auf. Ein Gate-Graben, der durch seine Wand 35 und seinen Boden 36 veranschaulicht ist, erstreckt sich durch die n-leitende Mulde 34 und die p-leitende Epitaxialschicht 33 und endet in dem n-leitenden Substrat 32. Ein Gate-Oxid 37 befindet sich an der Wand 35 und dem Boden 36 den Grabens. Ohmsche Kontakte 40, 41 bzw. 42 zu dem Gate-Oxid 37, n-leitende Mulde 34 und dem p-leitenden Substrat 31 definieren das Gate, die Source und den Emitter.
  • Wie bei den anderen Ausführungsformen umfasst der IGBT 30 einen p-leitenden Siliziumkarbidbereich 43 zwischen dem Gate-Oxid 37 und der n-leitenden Epitaxialschicht 32 und ist entlang des Bodens 36 des Gate-Grabens zum Schützen des Oxids 37 im Graben gegen die Verschlechterungs- oder Durchschlagseffekte einer großen positiven Spannung ausgerichtet, die über dem Transistor 30 angelegt ist. Der p-leitende Bereich ist geerdet und wird durch Implantation gebildet, wie zuvor erläutert. Auf ähnliche Weise und wie bei den MOSFET-Beispielen ist der p-leitende Bereich 43 ausreichend von der p-leitenden Epitaxialschicht 33 beabstandet, um jegliche Strom-Pinch-Effekte zwischen dem p-leitenden Bereich 43 und der p-leitenden Epitaxialschicht 33 zu minimieren.
  • Wie bei den Beispielen werden die ohmschen Kontakte zu den n-leitenden Bereichen aus der Gruppe ausgewählt, die aus Nickel und Nickellegierungen besteht, während die ohmschen Kontakte zu dem p-leitenden Material vorzugsweise aus der Gruppe ausgewählt werden, die aus Aluminium, Aluminiumlegierungen und Kobaltsilizid besteht. Wie bei den Beispielen, wird Stickstoff typischerweise zum Dotieren des n-leitenden Materials bevorzugt, während das p-leitende Material typischerweise mit entweder Aluminium oder Bor dotiert ist. Wie bei den früheren Ausführungsformen weist das Siliziumkarbid in dem Transistor 30 einen Polytype auf, der aus der Gruppe bestehend aus 4H und 6H ausgewählt ist.
  • Verringerung des Ein-Widerstands
  • 20 veranschaulicht eine Ausführungsform gemäß der Erfindung. In dieser Hinsicht zeigt die hier verwendete MEDICITM-Simulation ebenfalls, dass der durch die zusätzliche p-leitende Schicht an dem Boden des Grabens gebotene Schutz steigt, wenn die Entfernung („d" in 20) entlang der Grabenwand zwischen der p-leitenden Schicht des Transistors und der p-leitenden Schutzschicht abnimmt. Alternativ ausgedrückt, die Schutzwirkung ist besser für das Oxid, wenn diese zwei p-leitenden Teile der Vorrichtung enger zueinander angeordnet sind. Wie zuvor als Maßnahme erwähnt, führt jedoch eine Verringerung dieses Abstands zwischen den p-leitenden Bereichen zur Unterstützung einer Abschnürung zwischen ihnen, was eventuell den gesamten Strom bei einer Durchlassspannung blockieren kann. Basisberechnungen zeigen, dass für typischerweise nützliche Dotierungskonzentrationen in den p- und n-leitenden Teilen des UMOS (z.B. p = 2 × 1017 cm–3, n = 2,5 × 1015 cm–3) eine Abschnürung auftreten wird, wenn die Entfernung zwischen den zwei p-leitenden Teilen geringer als ungefähr 1,5 Mikron ist.
  • Jedoch stellt ein Erhalten eines 1,5 Mikron breiten Spalts einige Probleme dar. Von einem Verarbeitungsstandpunkt aus erfordert es ein physikalisches Definieren eines solchen Abstands erstens, dass der Graben bis zu einer Tiefe von ungefähr 3 Mikron geätzt werden muss. Dementsprechend werden theoretisch, falls Aluminium auf eine übliche Weise als reaktive Ionenätz(RIE-)Maske verwendet wird, zumindest ungefähr 6750 A Aluminium benötigt. Tatsächlich wären jedoch aufgrund der Dickeänderung der Aluminiumablagerung und einer Ätzratenvariation während RIE 8000 A Aluminium üblicherweise für eine sichere Maske notwendig. Die Aluminiummaske müsste dann unter Verwendung einer Abhebetechnik entfernt werden, um gerade Seitenwände im Graben zu behalten. Ein Abheben einer 8000 A-Aluminiumschicht ist jedoch technisch schwierig und wird am besten vermieden, falls überhaupt möglich.
  • Falls die zwei p-leitenden Schichten 1,5 Mikron oder mehr voneinander beabstandet sind, um die Verarbeitungsprobleme zu minimieren, wird alternativ die größere Entfernung dementsprechend die Schutzwirkung minimieren, für die die zusätzliche p-leitende Schicht in der Struktur beinhaltet ist. Dementsprechend besteht ein Bedürfnis, die Geometrie der hier offenbarten Strukturen zuzuschneiden, um die Möglichkeit eines Abschnürens des Stroms zu minimieren und um technische Schwierigkeiten beim Maskieren und Ätzen von tiefen Gräben für den bloßen Zweck eines Errichtens einer minimalen Entfernung zwischen den p-leitenden Schichten zu vermeiden.
  • Dementsprechend sieht die vorliegende Erfindung bei der in 20 veranschaulichten Ausführungsform eine Struktur mit isoliertem Gate vor, die die Möglichkeit einer Stromabschnürung minimiert, während gleichzeitig die ganzen Fähigkeiten von UMOS- und IGBT-Strukturen, insbesondere bei Siliziumkarbid, genutzt werden. Bei dieser Ausführungsform weist die Erfindung einen UMOS-Feldeffekttransistor auf, einschließlich eines Grabens und eines Grabenoxids an den Wänden und dem Boden des Grabens. Ein Schutzbereich befindet sich unter dem Bodenteil des Grabenoxids des Transistors, um das Grabenoxid gegen die Verschlechterungs- oder Durchschlagseffekte einer großen Spannung zu schützen, die über der Vorrichtung angelegt ist. Eine Stromvergrößerungsschicht bzw. Stromanreicherungsschicht befindet sich zwischen dem Schutzbereich und dem Kanal der Struktur mit isoliertem Gate, und die Stromvergrößerungsschicht ist vorzugsweise stärker dotiert als der Rest des n-leitenden Drain-Bereichs des Transistors.
  • 20 veranschaulicht die vorliegende Erfindung in Form eines senkrechten Metalloxid-Halbleiter-p-Kanal-Vergrößerung-Feldeffekttransistors, der allgemein mit 50 bezeichnet ist. Die Struktur ist konstruiert, um insbesondere die Eigenschaften von Siliziumkarbid zu nutzen.
  • 20 veranschaulicht, dass der UMOS 50 der Erfindung ein n-leitendes Siliziumkarbidsubstrat 51 mit einer n-leitenden Siliziumkarbid-Epitaxialschicht 52 auf dem n-leitenden Substrat umfasst. Wie 20 mit den n+- und n–-Bezeichnungen veranschaulicht, ist bei bevorzugten Ausführungsformen das Substrat 51, das den Drain-Kontakt trifft, stärker dotiert als die Epitaxialschicht 52, um den Stromfluss zu der Drain zu steigern. Es versteht sich, dass unter einigen Umständen, ein einzelnes Substrat den Platz des Substrats 51 und der Epischicht 52 einnehmen kann. Die n+/n–-Struktur bietet jedoch gewisse Stromflussvorteile und wird somit allgemein bevorzugt.
  • Eine p-leitende Epitaxialschicht 53 bildet den Kanalbereich des UMOS 50, und eine n-leitende Mulde 54 bildet die Source. 20 veranschaulicht auch den Graben 55 und das Gate-Oxid 56, das die Wände 57 und den Boden 60 des Grabens 55 bedeckt. Wie bei den vorherigen Ausführungsformen umfasst die Erfindung den geerdeten p-leitenden Bereich 61 zwischen dem Oxid 56 und der n-leitenden Epitaxialschicht 52 und ist nach dem Boden 60 des Gate-Grabens 55 zum Schützen des Oxids 56 in dem Graben 55 gegen die Verschlechterungs- oder Durchschlagseffekte einer großen positiven Spannung ausgerichtet, die an die Drain angelegt ist.
  • Der UMOS dieser Ausführungsform weist jedoch des Weiteren die n-leitende Stromvergrößerungsschicht 62, vorzugsweise eine n+-leitende Schicht zwischen dem geerdeten p-leitenden Bereich 61 und dem p-leitenden Kanalbereich 53 der UMOS-Struktur 50 auf. Die n-leitende Stromvergrößerungsschicht 62 ist stärker dotiert als der Rest der n-leitenden Epitaxialschicht 52. 20 veranschaulicht auch die Source-Kontakte 63, den Gate-Kontakt 64 und den Drain-Kontakt 65.
  • Durch Anordnen der n-leitenden Stromvergrößerungsschicht 62 unterhalb der p-leitenden Kanalschicht 53, vermeidet die Struktur eine Stromabschnürung selbst bei viel geringeren Entfernungen (d) zwischen dem p-leitenden Kanalbereich 53 und dem geerdeten p-leitenden Bereich 61. Die gleichen Berechnungen, die eine Abschürung demonstrieren, die bei Entfernungen (d) von 1,5 Mikron oder geringer in einer Struktur wie z.B. in 1 auftreten, zeigt bspw., dass eine Abschnürung unter Verwendung der Erfindung für Entfernungen (d) von kleiner als 0,18 Mikron vermieden werden kann. Dementsprechend kann, falls die Entfernung d etwas verringert werden kann, die Verarbeitung der Struktur dementsprechend einfacher gemacht werden, während gleichzeitig die Schutzwirkung der p-leitenden Schicht 61 gestärkt wird.
  • Zusätzlich hilft die Stromvergrößerungsschicht 62 auch, den Drain-Widerstand bei einer Durchlassspannung zu verringern. Hei Abwesenheit der zusätzlichen n-leitenden Schicht 62 erzeugt der von dem Boden der Grabenecke sich zu der Drain ausbreitende Strom einen großen Ausbreitungswiderstand um die Grabenecke. Durch Hinzufügen der n-leitenden Schicht 62 kann der Strom zuerst seitlich in die n-leitende Schicht fließen und dann hinab zur Drain fließen, womit der Ausbreitungswiderstand bei einer Durchlassspannung minimiert oder eliminiert wird.
  • Wieder wurde das MEDICITM-Simulationsprogramm verwendet, um das Verhalten der Struktur der vorliegenden Erfindung zu überprüfen. Die Simulation zeigte, dass bei einer Konzentration von ungefähr 2 × 1017 cm–3 in der n-leitenden Stromvergrößerungsschicht 62 und bei einer Entfernung d von 0,18 Mikron zwischen den zwei p-leitenden Teilen 53 und 61 keine Abschnürung auftritt und sich ein Durchlassstrom um einen Faktor von ungefähr 10 erhöht. Es versteht sich, dass die Dotierungskonzentration und die Dicke der n-leitenden Schicht 62 vorsichtig entworfen werden sollten, so dass die n-leitende Schicht 62 die Schutzwirkung der geerdeten p-leitenden Schicht 61 effektiv stärken kann, während gleichzeitig die maximale Benutzung des n-Bereichs 52 ermöglicht wird, um einen Sperrspannungsabfall zu blockieren.
  • Zusammengefasst gesagt, die Hinzufügung der n-leitenden Schicht 62 dient zumindest zwei Zwecken. Erstens verhindert sie eine Abschnürung selbst für ein sehr kleines d, wodurch wiederum die Schutzwirkung der geerdeten p-leitenden Schicht 61 bei Sperrvorspannung gestärkt wird. Zweitens verringert die n-leitende Schicht 62 den Ein-Widerstand bei Durchlassvorspannung. Wie zuvor bemerkt, scheint eine vorläufige zweidimensionale MEDICITM-Simulation diese beiden Vorteile zu verifizieren.
  • Von einem Verarbeitungsstandpunkt aus ist die Hinzufügung der n-leitenden Schicht 62 relativ einfach, da sie lediglich ein Wachsen einer weiteren Epitaxialschicht erfordert, während die identische Maskenkonstruktion und identische Vorgänge ver wendet werden, die verwendet werden, um den in 2 veranschaulichten UMOS herzustellen.
  • Als zusätzliches Detail weist bei einer bevorzugten Ausführungsform das n-leitende Substrat 51 üblicherweise eine Trägerkonzentration von ungefähr 2 × 1019 cm–3 auf. Die n-leitende Epitaxialschicht 52 weist allgemein eine Trägerkonzentration von zwischen ungefähr 2,5 × 1015 cm–3 und 2 × 1016 cm–3 auf. Die n-leitende Stromvergrößerungs-Epitaxialschicht 62 weist vorzugsweise eine Trägerkonzentration von 2 × 1017 cm–3 auf. Die p-leitende Epitaxialschicht 53 und der geerdete p-leitende Bereich 61 haben typischerweise Trägerkonzentrationen zwischen 2 × 1017 cm–3 und 5 × 1017 cm–3. Wie unter Bezug auf die früheren Ausführungsformen erläutert, stellt, wenn der Halbleiter aus Siliziumkarbid ist, der geerdete p-leitende Bereich 61 üblicherweise einen implantierten Bereich dar, der mit Aluminium oder Bor dotiert ist. Zusätzlich ist bei den Siliziumkarbid-Ausführungsformen der bevorzugte n-leitende Dopant Stickstoff, und der bevorzugte Dopant für die p-leitende Epitaxialschicht 53 ist auch Aluminium. Wenn die Struktur aus Silizium gebildet wird, ist der bevorzugte p-leitende Dopant Bor, und die bevorzugten n-leitenden Dopanten sind Phosphor (III), Arsen und Antimon.
  • Bei den Siliziumkarbid-Ausführungsformen sind die ohmschen Kontakte 63 und 65 zu der n-leitenden Mulde 54 und dem n-leitenden Substrat 51 allgemein aus der Gruppe ausgewählt, die aus Nickel und Nickellegierungen besteht, während der p-leitende Bereich 61 durch einen ohmschen Kontakt (nicht gezeigt) geerdet ist, der aus der Gruppe ausgewählt ist, die aus Aluminium und Aluminiumlegierungen und Kobaltsilizid (CoSi2) besteht.
  • Bei einem anderen Aspekt kann die vorliegende Ausführungsform durch die Struktur des Grabens 55 beschrieben werden. Diese Struktur weist die Grabenwand 57 und den geerdeten p-leitenden Bereich 61 auf, der den Grabenboden 60 bildet. Die Grabenwand 57 und der Grabenboden 60 sind durch das Gate-Oxid 56 des UMOS 50 bedeckt. Die Grabenwand 57 unterhalb des Oxids 56 weist wiederum die n+-Mulde 54 für die Source, die p-leitende Epitaxialschicht 53 für den unterhalb der n+-leitenden Mulde 54 angeordneten Kanal, die n-leitende Stromvergrößerungsschicht 62 unterhalb der p-leitenden Epitaxialschicht 53 und den n-leitenden Drain-Bereich 52 (zusammen mit dem Substrat 51) unterhalb der n-leitenden Stromvergrößerungsschicht 62 auf. Wie bei den anderen Ausführungsformen ist der n-leitende Drain-Bereich 52 weniger stark dotiert als die n-leitende Stromvergrößerungsschicht 62.
  • Bei einer weiteren Ausführungsform weist die Erfindung einen bipolaren Transistor mit isoliertem Gate (IGBT) auf, der in Siliziumkarbid mit Siliziumdioxid als Gate-Isolator gebildet ist. Der Transistor weist eine Source eines ersten Leitfähigkeitstyps, einen dem Gate-Oxid gegenüber liegenden Schutzbereich, der relativ zur Source einen entgegengesetzten Leitfähigkeitstyp aufweist, um das Gate-Oxid gegenüber den Verschlechterungs- oder Durchschlagseffekten einer großen über dem Transistor angelegten Spannung zu schützen, und eine Stromvergrößerungsschicht des ersten Leitfähigkeitstyps auf, die zwischen dem Schutzbereich und dem Source-Bereich des Transistors angeordnet ist.
  • 21 veranschaulicht eine besonders bevorzugte IGBT-Ausführungsform, die allgemein mit 70 bezeichnet ist. Der IGBT 70 weist ein p-leitendes Siliziumkarbid-Substrat 71, eine n-leitende Siliziumkarbid-Epitaxialschicht 72 auf dem p-leitenden Substrat 71, eine p-leitende Siliziumkarbid-Epitaxialschicht 73 auf der n-leitenden Epitaxialschicht 72, eine n-leitende Mulde 74 in der p-leitenden Epitaxialschicht 73 und einen Gate-Graben auf, der allgemein mit 75 bezeichnet ist und sich durch die n-leitende Mulde 74, die p-leitende Epitaxialschicht 73 erstreckt und in der n-leitenden Epitaxialschicht 72 endet. Ein Gate-Oxid 76 befindet sich an den Wänden und dem Boden des Grabens 75, und ohmsche Kontakte 77, 80 bzw. 81 sind zu dem Gate-Oxid 76, zu der n-leitenden Mulde 74 und dem p-leitenden Substrat 71 zum Definieren des Gates, der Source bzw. des Emitters vorgesehen.
  • Ein p-leitender Siliziumkarbid-Schutzbereich 82 befindet sich zwischen dem Oxid 76 und der n-leitenden Epitaxialschicht 72 und ist nach dem Boden des Gate-Grabens 75 ausgerichtet, um das Oxid 76 in dem Graben 75 gegen die Verschlechterungs- oder Durchschlagseffekte einer großen positiven Spannung zu schützen, die über dem IGBT 70 angelegt ist. Eine n-leitende Stromvergrößerungsschicht 83 ist zwischen dem Schutzbereich 82 und der Source 74 angeordnet.
  • Wie bei früheren Beispielen ist der p-leitende Schutzbereich 82 mit einem ohmschen Kontakt geerdet, der aus der Gruppe ausgewählt ist, die aus Aluminium, Aluminiumlegierungen und Kobaltsilizid besteht, und der vorzugsweise durch Ionenimplantation gebildet ist. Die ohmschen Kontakte zu der n-leitenden Mulde 74 werden vorzugsweise aus der Gruppe beste hend aus Nickel und Nickellegierungen ausgewählt. Die n-leitende Mulde 74, die n-leitende Epitaxialschicht 72 und die n-leitende Stromvergrößerungsschicht 83 werden alle vorzugsweise mit Stickstoff dotiert, und der bevorzugte Dopant für die p-leitende Epitaxialschicht 73 ist aus der Gruppe bestehend aus Aluminium und Bor ausgewählt. Wie bei den anderen Beispielen, weist das Siliziumkarbid vorzugsweise einen Polytype auf, der aus der Gruppe bestehend aus 4H und 6H ausgewählt ist.

Claims (19)

  1. UMOS-Leistungstransistor, der eine erhöhte Maximalspannung zeigt und der ein Metalloxidhalbleiter-Feldeffekttransistor (50) vom Anreicherungstyp ist, der einen Graben und ein Grabenoxid (56) an den Wänden und dem Boden des Grabens, eine Source (54) und eine Drain (52) eines ersten Leitfähigkeitstyps, einen Kanalbereich (53) des entgegengesetzten Leitfähigkeitstyps, einen Bereich (61) unterhalb des Grabenoxids, der den zu der Source (54) und der Drain (52) entgegengesetzten Leitfähigkeitstyp aufweist, um das Grabenoxid gegen Degradations- oder Durchschlageffekte einer großen Spannung zu schützen, die an die Drain angelegt ist, und der ausreichend von dem Kanalbereich (53) beabstandet ist, um jegliche Stromeinschnürungseffekte zwischen dem Bereich (61) und dem Kanalbereich zu minimieren, und eine Stromanreicherungsschicht (62) des ersten Leitfähigkeitstyps aufweist, die stärker dotiert ist als der Drainbereich (52), wobei der Transistor in SiC gebildet ist, wobei der Bereich (61) elektrisch mit einem Erdungsanschluss verbunden ist, der an dem Transistor gebildet ist, und wobei sich die Stromanreicherungsschicht (62) seitlich unter dem Kanalbereich (53) und über dem Drainbereich (52) erstreckt.
  2. Transistor nach Anspruch 1, wobei die Source (54) und die Drain (52) p-leitend und der Bereich (61) unterhalb des Grabenoxids (56) n-leitend ist.
  3. Transistor nach Anspruch 1, der ein n-leitendes Siliziumkarbidsubstrat (51), eine p-leitende Siliziumkarbid-Epitaxialschicht (53) auf dem n-leitenden Substrat, eine n- leitende Mulde (54) in der p-leitenden Epitaxialschicht, wobei der Graben ein Gategraben ist, der sich durch die n-leitende Mulde und die p-leitende Epitaxialschicht erstreckt und in dem n-leitenden Substrat endet, und wobei das Grabenoxid (56) ein Gateoxid (17, 56) an den Wänden und dem Boden des Grabens ist, und jeweilige ohmsche Kontakte (64, 63, 65) aufweist, und zwar zu dem Gateoxid zum Definieren eines Gates, zu der n-leitenden Mulde zum Definieren einer Source, und zu dem Substrat zum Definieren einer Drain, und wobei der Bereich (61) unterhalb des Grabens ein p-leitender Siliziumkarbidbereich zwischen dem Oxid (56) und dem n-leitenden Substrat (51) ist und nach dem Hoden des Gategrabens ausgerichtet ist.
  4. Transistor nach Anspruch 3, wobei das n-leitende Substrat (51) eine Trägerkonzentration von ungefähr 2 × 1016 cm–3 aufweist, und wobei die p-leitende Epitaxialschicht eine Trägerkonzentration von ungefähr 5 × 1017 cm–3 aufweist.
  5. Transistor nach Anspruch 3 oder 4, der eine n-leitende Epitaxialschicht (52) umfasst, die in Berührung mit dem n-leitenden Substrat (51) steht und zwischen dem n-leitenden Substrat und der p-leitenden Epitaxialschicht (53) angeordnet ist.
  6. Transistor nach Anspruch 5, wobei das n-leitende Substrat (51) stärker dotiert ist als die n-leitende Epitaxialschicht (52).
  7. Transistor nach Anspruch 5, wobei das n-leitende Substrat (51) eine Trägerkonzentration von ungefähr 2 × 1019 cm–3 aufweist und die n-leitende Epitaxialschicht (52) eine Träger konzentration von zwischen ungefähr 2,5 × 1015 cm–3 und 2 × 1016 cm–3 aufweist.
  8. Transistor nach einem der vorhergehenden Ansprüche 5, 6 oder 7, wobei die n-leitende Epitaxialschicht (52) mit Stickstoff dotiert ist.
  9. Transistor nach einem der vorhergehenden Ansprüche 5 bis 8, wobei die p-leitende Epitaxialschicht (53) eine Trägerkonzentration von ungefähr 5 × 1017 cm–3 aufweist, und wobei der p-leitende Bereich (61) eine Trägerkonzentration von ungefähr 5 × 1017 cm–3 aufweist.
  10. Bipolarleistungstransistor (IGBT) mit isoliertem Gate, der eine erhöhte Maximalspannung zeigt und der einen Transistor darstellt, der ein p-leitendes Substrat (71), eine n-leitende Epitaxialschicht (72) auf dem p-leitenden Substrat (71), eine p-leitende Epitaxialschicht (73) über der n-leitenden Epitaxialschicht, eine n-leitende Mulde (74) in der p-leitenden Epitaxialschicht (73), einen Gategraben, der sich durch die n-leitende Mulde (74) und die p-leitende Epitaxialschicht (73) erstreckt und in der n-leitenden Epitaxialschicht endet, ein Gate-isolierendes Material (76) an den Wänden und dem Boden des Grabens, jeweilige ohmsche Kontakte (50, 77, 81) zu dem Gate-isolierenden Material zum Definieren eines Gates, zu der n-leitenden Mulde zum Definieren einer Source, und zu dem Substrat zum Definieren eines Emitters, einen p-leitenden Bereich (82) zwischen dem isolierenden Material und der n-leitenden Epitaxialschicht (72), wobei der p-leitende Bereich nach dem Boden des Gategrabens ausgerichtet ist, um das isolierende Material in dem Graben gegen die Degradations- oder Durchschlagseffekte einer großen positiven Spannung zu schützen, die über dem Transistor angelegt ist, und der ausreichend von der p-leitenden Epitaxialschicht (73) beabstandet ist, um jegliche Stromeinschnürungseffekte zwischen dem p-leitenden Bereich und der p-leitenden Epitaxialschicht zu minimieren, und eine n-leitende Stromanreicherungsschicht (83) aufweist, die stärker dotiert ist als die n-leitende Epitaxialschicht (72), wobei der p-leitende Bereich (82), das Substrat (71), die Epitaxialschichten (72, 73) und die n-leitende Mulde (74) aus Siliziumkarbid sind, wobei der p-leitende Bereich (82) elektrisch mit einem Erdungsanschluss verbunden ist, der an dem Transistor gebildet ist, und wobei sich die Stromanreicherungsschicht (83) seitlich unter der p-leitenden Epitaxialschicht (73) und über der n-leitenden Epitaxialschicht (72) erstreckt, und wobei sich der Gategraben durch die Stromanreicherungsschicht erstreckt.
  11. Transistor nach einem der vorhergehenden Ansprüche 3 bis 10, wobei die ohmschen Kontakte zu der n-leitenden Mulde (54, 74) und das n-leitende Substrat (51) aus der Gruppe ausgewählt sind, die aus Nickel und Nickellegierungen besteht.
  12. Transistor nach einem der vorhergehenden Ansprüche 3 bis 11, wobei das Dotierungsmaterial für die p-leitende Epitaxialschicht (53, 73) aus der Gruppe ausgewählt ist, die aus Aluminium und Bor besteht.
  13. Transistor nach einem der vorhergehenden Ansprüche 3 bis 12, wobei sowohl die n-leitende Mulde (54, 74) als auch das n-leitende Substrat mit Stickstoff dotiert sind.
  14. Transistor nach einem der vorhergehenden Ansprüche, wobei der p-leitende Bereich (61, 82) durch einen ohmschen Kontakt geerdet ist, der aus der Gruppe ausgewählt ist, die aus Aluminium, Aluminiumlegierungen und einer Kobalt-Siliziumverbindung besteht.
  15. Transistor nach einem der vorhergehenden Ansprüche, wobei das Dotierungsmaterial für den p-leitenden Bereich (61) ausgewählt aus der Gruppe ist, die aus Aluminium und Bor besteht.
  16. Transistor nach einem der vorhergehenden Ansprüche, wobei der p-leitende Bereich (61, 82) ein implantierter Bereich ist.
  17. Transistor nach einem der vorhergehenden Ansprüche, wobei das Siliziumkarbid einen Polytype aufweist, der aus der Gruppe ausgewählt ist, die aus 4H und 6H besteht.
  18. Transistor nach Anspruch 10, wobei die n-leitende Stromanreicherungsschicht (83) zwischen dem p-leitenden Bereich (82) und dem Sourcebereich (54) des Transistors angeordnet ist.
  19. Transistor nach einem der vorhergehenden Ansprüche, wobei das Oxid oder das isolierende Material (56, 76) Siliziumdioxid aufweist.
DE69828588T 1997-02-07 1998-02-06 Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren Expired - Lifetime DE69828588T2 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US797535 1997-02-07
US08/797,535 US6180958B1 (en) 1997-02-07 1997-02-07 Structure for increasing the maximum voltage of silicon carbide power transistors
US08/795,135 US6570185B1 (en) 1997-02-07 1997-02-07 Structure to reduce the on-resistance of power transistors
US795135 1997-02-07
PCT/US1998/002384 WO1998035390A1 (en) 1997-02-07 1998-02-06 Structure for increasing the maximum voltage of silicon carbide power transistors

Publications (2)

Publication Number Publication Date
DE69828588D1 DE69828588D1 (de) 2005-02-17
DE69828588T2 true DE69828588T2 (de) 2006-02-09

Family

ID=27121597

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69828588T Expired - Lifetime DE69828588T2 (de) 1997-02-07 1998-02-06 Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren

Country Status (7)

Country Link
EP (1) EP0966763B1 (de)
JP (1) JP5054255B2 (de)
AT (1) ATE287127T1 (de)
AU (1) AU6272798A (de)
DE (1) DE69828588T2 (de)
ES (1) ES2236887T3 (de)
WO (1) WO1998035390A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009016681B4 (de) * 2008-04-14 2020-12-31 Denso Corporation Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3716490B2 (ja) 1996-04-05 2005-11-16 トヨタ自動車株式会社 制動力制御装置
US6283561B1 (en) 1997-03-06 2001-09-04 Toyota Jidosha Kabushiki Kaisha Braking force controller
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
US6392273B1 (en) * 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
JP4738562B2 (ja) * 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP4865166B2 (ja) * 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法
SE525574C2 (sv) * 2002-08-30 2005-03-15 Okmetic Oyj Lågdopat kiselkarbidsubstrat och användning därav i högspänningskomponenter
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
GB0417749D0 (en) * 2004-08-10 2004-09-08 Eco Semiconductors Ltd Improved bipolar MOSFET devices and methods for their use
JP4802542B2 (ja) * 2005-04-19 2011-10-26 株式会社デンソー 炭化珪素半導体装置
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
CN103262248B (zh) * 2010-12-10 2016-07-13 三菱电机株式会社 半导体装置及其制造方法
JP6197995B2 (ja) 2013-08-23 2017-09-20 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
WO2016047438A1 (ja) 2014-09-26 2016-03-31 三菱電機株式会社 半導体装置
JP6698697B2 (ja) * 2015-01-27 2020-05-27 アーベーベー・シュバイツ・アーゲー 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法
JP6312933B2 (ja) 2015-06-09 2018-04-18 三菱電機株式会社 電力用半導体装置
CN108140674B (zh) 2015-10-16 2021-02-19 三菱电机株式会社 半导体装置
US10559652B2 (en) 2016-02-09 2020-02-11 Mitsubishi Electric Corporation Semiconductor device
US9728599B1 (en) 2016-05-10 2017-08-08 Fuji Electric Co., Ltd. Semiconductor device
JP6855793B2 (ja) 2016-12-28 2021-04-07 富士電機株式会社 半導体装置
JP7067021B2 (ja) 2017-11-07 2022-05-16 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
GB2572442A (en) * 2018-03-29 2019-10-02 Cambridge Entpr Ltd Power semiconductor device with a double gate structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JPH0783118B2 (ja) * 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP2682272B2 (ja) * 1991-06-27 1997-11-26 三菱電機株式会社 絶縁ゲート型トランジスタ
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JP2883501B2 (ja) * 1992-09-09 1999-04-19 三菱電機株式会社 トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009016681B4 (de) * 2008-04-14 2020-12-31 Denso Corporation Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung

Also Published As

Publication number Publication date
ATE287127T1 (de) 2005-01-15
JP2001511315A (ja) 2001-08-07
WO1998035390A1 (en) 1998-08-13
EP0966763B1 (de) 2005-01-12
ES2236887T3 (es) 2005-07-16
DE69828588D1 (de) 2005-02-17
AU6272798A (en) 1998-08-26
JP5054255B2 (ja) 2012-10-24
EP0966763A1 (de) 1999-12-29

Similar Documents

Publication Publication Date Title
DE69828588T2 (de) Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren
US6180958B1 (en) Structure for increasing the maximum voltage of silicon carbide power transistors
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE102017108738B4 (de) SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
DE69938562T3 (de) Leistungshalbleiterbauelemente mit verbesserten Hochfrequenzschaltung- und Durchbruch-Eigenschaften
DE102007001643B4 (de) Halbleitervorrichtung
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
EP0772889B1 (de) Halbleiterbauelement mit hochsperrendem randabschluss
DE102009014583B4 (de) Siliziumcarbid-MOS-Halbleitervorrichtung
DE112012006967B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112016000168T5 (de) Halbleitervorrichtung
DE112016003510T5 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112013002213T5 (de) Halbleitereinrichtung
EP0748520B1 (de) Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
DE19629088A1 (de) Vertikaler Siliziumcarbid-Feldeffekttransistor
DE102013010245A1 (de) Halbleitervorrichtung
DE19701189A1 (de) Halbleiterbauteil
WO1998035390A9 (en) Structure for increasing the maximum voltage of silicon carbide power transistors
DE102019121859B3 (de) Siliziumcarbid-vorrichtung mit graben-gate
DE102018115110B3 (de) Siliziumcarbid-halbleitervorrichtung
DE10207522A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102013212787A1 (de) Halbleiterbauelement und verfahren zum herstellen einer dotierten halbleiterschicht
DE102019111308A1 (de) Siliziumcarbid halbleiterbauelement
DE69814619T2 (de) Siliziumkarbid feldgesteuerter zweipoliger schalter
EP0760528A2 (de) Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluss

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: WITTE, WELLER & PARTNER, 70178 STUTTGART