DE102013010245A1 - Halbleitervorrichtung - Google Patents

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Abstract

Es wird eine Technik zum Verbessern der Eigenschaften einer Halbleitervorrichtung (eines UMOSFET) vorgestellt. Bei dem UMOSFET wird, damit eine Epitaxieschicht an der Graben-Seitenwand mit einer gleichmäßigen Schichtdicke aufwächst, der Kanal in einer optimalen Richtung zur Wachstumsfläche angeordnet. Zum Beispiel wird der Graben in einem SiC-Substrat mit einer {0001}-Fläche mit 4° Neigung in der <11–20>-Richtung als Hauptfläche so ausgebildet, daß die Kanalfläche die {1–100}-Fläche ist. Mit diesem Aufbau kann an der Seitenfläche, an der die {1–100}-Fläche des Grabens freiliegt, eine Epitaxieschicht mit gleichmäßiger Dicke aufgebracht werden. Im Ergebnis treten keine Ungleichmäßigkeiten im Kanalwiderstand auf, und die Isolierung der Gate-Isolierschicht neigt nicht zum Versagen, so daß die Ausbeute erhöht ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung. Insbesondere betrifft die vorliegende Erfindung eine Technik, die bei einem UMOSFET (einem Metalloxidhalbleiter-Feldeffekttransistor) angewendet werden kann.
  • 2. Stand der Technik
  • Vor dem Hintergrund des globalen Umweltschutzes ist eine Verringerung der Kohlendioxidemission erforderlich, da Kohlendioxid eines der Treibhausgase ist. Aus diesem Grund wird bei vielen elektronischen Einrichtungen eine Einsparung des elektrischen Energieverbrauchs gefordert. Diese Forderung gilt besonders bei elektronischen Einrichtungen für Eisenbahnen, Kraftfahrzeugen und auf dem Gebiet der elektrischen Stromversorgung, bei denen der Energieverbrauch groß ist, so daß besonders energiesparende Halbleitervorrichtungen zur Steuerung der elektrischen Leistung gefragt sind. Zur Verringerung des Energieverlusts stellt bei Leistungsbauteilen wie Transistoren und Dioden die Verringerung des Widerstands im Ein-Zustand eine besondere Herausforderung dar. Der Blick richtet sich daher auf Leistungsbauteile, bei denen Siliziumkarbid (SiC) verwendet wird. SiC ist ein Material mit einer Anzahl von Polytypen, von denen 4H-SiC ein Polytyp ist, dessen Durchbruchfestigkeit um das zehnfache höher liegt als bei Si, dem gegenwärtig am meisten verwendeten Element. Bei vielen Halbleitervorrichtungen kann daher die Dicke der Driftschicht, wenn sie aus 4H-SiC besteht, für die gleichen Durchbrucheigenschaften wie bei Si auf 1/10 verringert werden. Gemäß der Poisson-Gleichung steigt dabei die Ladungsträgerkonzentration auf das hundertfache an. Wenn die Mobilität dabei konstant bleibt und nicht von der Ladungsträgerkonzentration abhängt, nimmt somit der Widerstand der Driftschicht um zwei bis drei Größenordnungen ab. Bei einem MOSFET ist des weiteren von Vorteil, daß der Schaltverlust bei Inverteranwendungen klein ist. Insgesamt läßt sich im Vergleich zu den bekannten Leistungsbauteilen aus Si damit eine erhebliche Energieeinsparung erwarten. Da darüberhinaus physikalisch ein Hochtemperaturbetrieb möglich ist, kann das Kühlsystem kleiner ausfallen, womit das gesamte System kleiner wird. Gegenwärtig stellen jedoch die Substratpreise einen Flaschenhals dar, und ein 4H-SiC-System ist gegenüber einem Si-System recht teuer. Mit zunehmendem Substratdurchmesser nehmen jedoch die Chippreise ab, und durch das kleinere Kühlsystem verringern sich auch die Kosten, so daß damit zu rechnen ist, daß zunehmend SiC-Leistungsbauteile verwendet werden.
  • Der MOSFET wurde als Schaltelement entwickelt. Bei einem Betrieb, bei dem der MOSFET normalerweise ausgeschaltet ist, ist der MOSFET gut anwendbar und in einem weiten Bereich einsetzbar. Da eine hohe Spannungsfestigkeit erforderlich ist, weist der MOSFET meist eine vertikale Struktur auf. Bei der vertikalen Struktur gibt es zwei Arten, einmal den Planartyp, bei dem der Kanal in der Waferebene ausgebildet wird, und dann den Grabentyp, bei dem der Kanal in der Seitenwand eines Grabens ausgebildet wird. Da der MOSFET vom Grabentyp (UMOSFET) hochintegrationsfähig ist, jedoch eine Ebenenrichtungsabhängigkeit aufweist, wurden ein Verfahren zum Identifizieren der Richtung (siehe zum Beispiel die JP-A-2009-187966 ), ein Grabenausbildungsverfahren (siehe zum Beispiel die JP-A-2009-289987 ) sowie ein Verfahren zum Verringern des elektrischen Felds am Grabenboden (siehe zum Beispiel die JP-A-2009-278067 und die JP-A-2009-117593 ) vorgeschlagen. Besondere Beachtung ist dem Verfahren zum Ausbilden der Fläche für den Kanal zu schenken, da bei einem MOSFET der Kanal an einer Oberfläche in einer Tiefe von 10 bis 100 nm ausgebildet wird und Eigenschaften wie die Mobilität und die Zuverlässigkeit der Gate-Isolierschicht, die unmittelbar über dem Kanal ausgebildet wird, sehr empfindlich auf den Zustand der Oberfläche reagieren. Aus diesem Grund erfolgt die Oberflächenbearbeitung unmittelbar vor dem Ausbilden der Gate-Isolierschicht. Ein Verfahren der Oberflächenbearbeitung ist die Epitaxie. Bei der Epitaxie wächst eine SiC-Schicht auf, was sich von der Entfernung einer Oberflächenschicht mittels einer Opferoxidation oder einem Ätzen mit Wasserstoff unterscheidet. Bei einem UMOSFET ist der durch den Ausbildungsprozeß entstehende Schaden größer als beim Planartyp, da die Kanaloberfläche durch Trockenätzen ausgebildet wird. Die Auswirkungen der Oberflächenbearbeitung sind daher groß. Es ist zu erwarten, daß mit einem geeigneten Verfahren zur Oberflächenbearbeitung eine Verbesserung der Eigenschaften des SiC-MOSFET erhalten werden kann.
  • ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG
  • Die Erfinder der vorliegenden Erfindung sind an der Forschung und Entwicklung von Leistungsbauteilen beteiligt und haben Verbesserungen der Eigenschaften wie eine Verringerung im Ein-Widerstand des UMOSFET und eine Erhöhung der Zuverlässigkeit der Gate-Isolierschicht untersucht. Als Mittel zur Verbesserungen der Eigenschaften haben die Erfinder die Anwendung der Epitaxie untersucht, wobei jedoch die folgenden Probleme aufgetaucht sind. Das für die Epitaxie verwendete Substrat besteht heutzutage meist aus 4H-SiC mit 4° Neigung. Beim Ausbilden des Grabens sind daher die Kristallebenen in der Graben-Seitenwand und in der Wafer-Oberfläche nicht die gleichen. Bei diesem allgemein verwendeten SiC-Substrat mit einer {0001}-Fläche, die in der <11–20>-Richtung 4° geneigt ist, als Hauptfläche treten an den vier Seitenwänden des Grabens, der Wafer-Hauptfläche und dem Grabenboden insgesamt sechs Flächen in Erscheinung, wie es in der 21 gezeigt ist. Die Wafer-Hauptfläche und der Grabenboden ist kristallografisch jeweils eine {0001}-Fläche. Bei der Identifikation der Kristallflächen an den Graben-Seitenwänden ist darauf zu achten, daß in der 21 die A-Fläche und die B-Fläche jeweils eine {1–100}-Fläche ist und die C-Fläche und die D-Fläche jeweils eine Fläche ist, die um 4 Grad bzw. –4 Grad gegen die {11–20}-Fläche geneigt ist. Die sechs Oberflächen werden somit von drei Arten von Flächen gebildet.
  • Experimente der Erfinder haben ergeben, daß die Wachstumsrate bei der Epitaxie stark von der Kristallfläche abhängt und es daher schwierig ist, bei der obigen Grabenstruktur ein epitaktisches Wachstum mit gleichmäßiger Dicke zu erreichen. Wenn die Epitaxie bei einem UMOSFET ausgeführt wird, führen die Ungleichmäßigkeiten in der Schichtdicke zu Ungleichmäßigkeiten im Kanal und zum Versagen der Isolierung der Gate-Oxidschicht unmittelbar über dem Kanal, mit der Folge, daß die Ausbeute abnimmt.
  • Damit die epitaktische Schicht an der Graben-Seitenwand in gleichmäßiger Dicke aufwächst, wird der Kanal in einer optimalen Richtung als Wachstumsfläche angeordnet. Zum Beispiel wird der Graben so ausgebildet, daß die Kanalfläche bezüglich des SiC-Substrats mit der {0001}-Fläche, die in der <11–20>-Richtung 4° geneigt ist, als Hauptfläche eine {1–100}-Fläche ist. Mit diesem Aufbau läßt sich an der Seitenfläche, an der die {1–100}-Fläche des Grabens freiliegt, ein epitaktisches Wachstum mit einer gleichmäßigen Dicke erreichen. Im Ergebnis treten keine Unregelmäßigkeiten im Kanalwiderstand und kein Versagen der Gate-Isolierschicht auf, und die Ausbeute wird erhöht.
  • Bei der vorliegenden Erfindung werden die Prozeßeigenschaften beim epitaktischen Aufwachsprozeß der Halbleitervorrichtung verbessert, wodurch die Ausbeute erhöht werden kann.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Aufsicht auf den Hauptabschnitt einer Halbleitervorrichtung bei einer ersten Ausführungsform.
  • 2 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform.
  • 3 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform beim Herstellungsprozeß.
  • 4 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 3 folgenden Herstellungsschritt.
  • 5 ist eine Ansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform beim Herstellungsprozeß.
  • 6 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 4 folgenden Herstellungsschritt.
  • 7 ist eine Ansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform beim Herstellungsprozeß.
  • 8 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 6 folgenden Herstellungsschritt.
  • 9 ist eine Ansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform beim Herstellungsprozeß.
  • 10 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 8 folgenden Herstellungsschritt.
  • 11 ist eine Ansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform beim Herstellungsprozeß.
  • 12 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 10 folgenden Herstellungsschritt.
  • 13 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 12 folgenden Herstellungsschritt.
  • 14 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 13 folgenden Herstellungsschritt.
  • 15 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 14 folgenden Herstellungsschritt.
  • 16 ist eine Ansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform beim Herstellungsprozeß.
  • 17 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 15 folgenden Herstellungsschritt.
  • 18 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung der ersten Ausführungsform im Herstellungsprozeß bei dem auf die 17 folgenden Herstellungsschritt.
  • 19 ist eine Aufsicht auf den Hauptabschnitt einer Halbleitervorrichtung bei einer zweiten Ausführungsform.
  • 20 ist eine Schnittansicht des Hauptabschnitts einer Halbleitervorrichtung bei einer dritten Ausführungsform.
  • 21 ist eine Darstellung der Ebenenrichtung an einem 4H-SiC-Substrat mit 4° Neigung.
  • GENAUE BESCHREIBUNG
  • Im folgenden werden Ausführungsformen der vorliegenden Erfindung anhand der Zeichnungen näher beschrieben.
  • (Erste Ausführungsform)
  • [Beschreibung des Aufbaus]
  • Anhand der 1 und 2 wird der Aufbau einer Halbleitervorrichtung (eines UMOSFET) bei der vorliegenden Ausführungsform beschrieben. Die 1 ist eine Schnittansicht des Hauptabschnitts der Halbleitervorrichtung bei der vorliegenden Ausführungsform. Die 2 ist eine Schnittansicht längs der Linie A-A' in der 1.
  • Wie in der 1 gezeigt, sind bei dieser Ausführungsform in der X-Richtung (in der Darstellung die seitliche oder horizontale Richtung) und der Y-Richtung (in der Darstellung die Längsrichtung oder vertikale Richtung) liniensymmetrisch wiederholt Zellenbereiche angeordnet, die rechteckige Bereiche sind, die in der 1 jeweils von einer punktierten Linie umgeben sind. Eine Anzahl von in der X-Richtung und der Y-Richtung angeordneten Zellenbereichen bildet eine Halbleitervorrichtung (UMOSFET). Die Anzahl der Zellenbereiche, die eine Halbleitervorrichtung (UMOSFET) bildet, kann ”Zellenarraybereich” (Arraybereich oder Array) genannt werden. In der 1 sind zwar nur neun Zellenbereiche (3 × 3) dargestellt, die Halbleitervorrichtung (UMOSFET) kann jedoch auch neun oder mehr Zellenbereiche oder neun oder weniger Zellenbereiche umfassen.
  • Die im folgenden beschriebene Halbleitervorrichtung ist auf einem Substrat ausgebildet, bei dem auf einem SiC-Substrat 110 mittels Epitaxie eine SiC-Schicht 109 aufgebracht wurde, die ”Driftschicht” genannt wird. In der Mitte jedes Zellenbereichs ist wie in der 2 gezeigt eine Gate-Elektrode 101 angeordnet. Die in der 2 gezeigte Gate-Elektrode 101 besteht aus einem metallischen Material mit einem hohen Schmelzpunkt, etwa polykristallinem Silizium, zu dem Dotierstoffe hinzugefügt wurden, oder Wolfram. Die Wahl des Materials stellt eine Konstruktionsgröße wie der Herstellungsprozeß und die Funktion des jeweiligen Materials dar. Die dargestellte Gate-Isolierschicht 102 kann aus einer thermisch oxidierten Schicht wie SiO2, einer abgeschiedenen Schicht oder einem dielektrischen Material mit großer Dielektrizitätskonstante wie Aluminiumoxid bestehen und eine laminierte Abfolge solcher Schichten oder eine einzige Schicht umfassen. In der Darstellung ist die Gate-Isolierschicht 102 einstückig dargestellt. Wie gezeigt sind darüberhinaus eine SiC-Epitaxieschicht 103, ein p-Grundkörperbereich 104, ein n+-Bereich 105 und ein p+-Bereich 106 ausgebildet. Die Dotierstoffkonzentrationen dieser Bereiche werden entsprechend dem vorgesehenen Source-Widerstand, dem Silizidwiderstand der über dem Source-Widerstand ausgebildeten Silizidschicht, der Potentialhalteeigenschaft und der Schwellenspannung des p-Grundkörperbereichs sowie der Adhäsion zwischen dem p-Grundkörperbereichs und einer Source-Elektrode 107 auf dem p-Grundkörperbereich eingestellt. Die Source-Elektrode 107 wird wie dargestellt ausgebildet und besteht aus einem metallischen Material wie Aluminium, das einen kleinen Widerstand aufweist. Es ist wünschenswert, daß die Adhäsion zwischen der Source-Elektrode 107 und der darunter ausgebildeten Silizidschicht hoch ist. Es ist zwar nicht dargestellt, aber an der Grenzfläche zwischen der Source-Elektrode und dem Wafer ist eine Silizidschicht ausgebildet, in der ein metallisches Material wie Ni chemisch mit dem SiC reagiert, so daß der elektrische Kontakt zwischen der Source-Elektrode 107 und dem Wafer ein ohmscher Kontakt ist. Gleichermaßen ist auf der Unterseite des Wafers eine Silizidschicht ausgebildet, die den elektrischen Kontakt als ohmschen Kontakt herstellt. Zur Ausbildung einer Drain-Elektrode 108 ist mit der Silizidschicht ein metallisches Material wie Ni oder Ti verbunden.
  • Diese Halbleitervorrichtung wird generell ”Graben-MOSFET” oder ”UMOSFET” genannt, und mit der an der Gate-Elektrode angelegten Spannung wird der Kanalwiderstand gesteuert, der Widerstand zwischen der Source-Elektrode 107 und der Drain-Elektrode 108. In dem einen Extremfall ist der Kanalwiderstand hoch, um den Strom zwischen der Source-Elektrode 107 und der Drain-Elektrode 108 zu verringern (Aus-Betrieb). Im entgegengesetzten Fall wird der Kanalwiderstand extrem verringert, um den Strom zwischen der Source-Elektrode 107 und der Drain-Elektrode 108 zu erhöhen (Ein-Betrieb). Der Strom zwischen den Anschlüssen der Source-Elektrode 107 und der Drain-Elektrode 108 wird damit ein- und abgeschaltet, weshalb das Element aufgrund dieser Eigenschaft im allgemeinen ”Schaltelement” genannt wird. Der UMOSFET ist eine Ausgestaltung des Schaltelements. Eine andere, hier nicht näher beschriebene Ausgestaltung ist ein DMOSFET (doppelt diffundierter FET).
  • Es wird nun das Prinzip des Ein-Betriebs beschrieben. An die Drain-Elektrode 108 wird eine positive Spannung angelegt, während sich die Source-Elektrode auf 0 V befindet. Damit fließt ein Strom von der Drain-Elektrode 108 zur Source-Elektrode 107. Der Fluß der Elektronen als Ladungsträger ist dem des Stromes entgegengerichtet. Wenn an die Gate-Elektrode eine positive Spannung angelegt wird, wird in der Epitaxieschicht 103 an den Graben-Seitenwänden eine Schicht mit freien Elektronen ausgebildet, die ”Kanal” genannt wird. Dadurch gelangt der Strom, der durch die Drain-Elektrode 108, das Substrat 110 und die Driftschicht 109 fließt, durch den Kanalbereich in den n+-Bereich 105. Dies ist das Prinzip des Ein-Betriebs. Bei einem MOSFET wird im allgemeinen kein Kanal ausgebildet, wenn die Gate-Elektrode 0 V ist. Der Strom wird von dem pn-Übergang zwischen der Driftschicht 109 und dem p-Grundkörperbereich 104 am Fließen gehindert. Es ist dies das Prinzip des Aus-Betriebs. Der Wert der Spannung, der an die Gate-Elektrode angelegt werden muß, um zu einem Schwellenwert zum Öffnen und Schließen des Kanals zu werden, wird ”Schwellenspannung” genannt. Es gibt eine Vielzahl von genauen Definitionen für die Schwellenspannung, im vorliegenden Beispiel wird die Schwellenspannung als die Spannung zum Öffnen und Schließen des Kanals definiert.
  • Dies ist der grundlegende Betrieb. Bei der vorliegenden Erfindung wird die Epitaxieschicht 103 zwischen dem p-Grundkörperbereich 104 und der Gate-Isolierschicht 102 mit einer Schicht zur Beseitigung der Kristallschäden aufgrund des Trockenätzens beim Ausbilden des Grabens oder aufgrund der Ionenimplantation zum Ausbilden des p-Grundkörperbereichs 104 versehen. Es wird erwartet, daß dadurch die Kanalmobilität und die Zuverlässigkeit besser werden. Die Schicht ist so angeordnet, daß die Dicke der Epitaxieschicht im Graben gleichmäßig ist. Beim Stand der Technik ist es schwierig, an der Graben-Innenwand eine Epitaxieschicht mit gleichmäßiger Dicke zu erhalten, so daß die Technik zur Steuerung des Wachstums wichtig ist. Ohne Gleichmäßigkeit verringert sich die Ausbeute aufgrund der Ungleichmäßigkeit im Kanalwiderstand. In den nachfolgenden Prozeßschritten wird die Gate-Oxidschicht ungleichmäßig, mit der Folge, daß auch die Zuverlässigkeit der Isolierschicht schlechter wird. Es ist daher wichtig, daß die Epitaxieschicht eine gleichmäßige Dicke aufweist. Für ein gleichmäßiges Wachstum der Schicht ist die epitaktische Wachstumsrate am wichtigsten. Die Wachtstumsrate hängt natürlich auch von den Wachstumsbedingungen wie der Menge des zugeführten Gases ab, für eine Schicht mit gleichmäßiger Dicke ist es jedoch auch sehr wichtig, was für eine Kristallebene an der Graben-Seitenwand vorliegt. Da wie oben angegeben bei einem UMOSFET im Prinzip verschiedene Kristallebenen freiliegen, ist es unvermeidbar, daß die Wachstumsrate an den jeweiligen Ebenen unterschiedlich groß ist. Unter diesen Umständen werden deshalb alle Ebenen, die für den Kanal verwendet werden, von {1–100}-Flächen gebildet, die identisch ausgebildet werden können, wobei der Endbereich der Zelle von einer {11–20}-Fläche oder einer der {11–20}-Fläche entsprechenden Fläche gebildet wird. Bei diesem Aufbau läßt sich im Kanal ein epitaktisches Wachstum mit gleichmäßiger Dicke erhalten.
  • Da im Endbereich der Zelle die {11–20}-Fläche freiliegt, wird jedoch die Dicke in diesem Bereich ungleichmäßig, wodurch sich wieder das obige Problem ergibt. Zur Vermeidung dieses Problems wird daher die Gate-Elektrode wie dargestellt ausgebildet, das heißt die Gate-Elektrode wird im Endbereich nicht ausgebildet. Mit diesem Aufbau läßt sich eine Halbleitervorrichtung mit hervorragenden Eigenschaften herstellen.
  • [Beschreibung des Herstellungsverfahrens]
  • Anhand der 3 bis 18 wird nun ein Verfahren zur Herstellung der Halbleitervorrichtung der vorliegenden Ausführungsform beschrieben, aus der auch der Aufbau der Halbleitervorrichtung genauer hervorgeht. Die 3 bis 18 sind Querschnitte durch und Aufsichten auf den Hauptteil der Halbleitervorrichtung der vorliegenden Ausführungsform im Herstellungsprozeß.
  • Wie in der 3 gezeigt, wird zum Beispiel als Substrat das SiC-Substrat 110 vorbereitet. Das SiC-Substrat 110 ist zum Beispiel ein 4H-SiC-Substrat vom n+-Typ (ein SiC-Substrat eines hexagonalen Kristalls). Für die Ausbildung der Driftschicht, die noch beschrieben wird, muß das Substrat mit einer Neigung zur {0001}-Fläche um einen gegebenen Winkel versehen werden, der ”Schrägwinkel” genannt wird Der Schrägwinkel beträgt zum Beispiel 8°, 4°, 2° oder 0,5°. Die Dotierstoffkonzentration des Substrats liegt zum Beispiel im Bereich von 1 × 1018 bis 1 × 1021 cm–2. Als Dotierstoff vom n-Typ enthält das Substrat zum Beispiel Stickstoff (N). Eine Oberfläche des 4H-SiC-Substrats 110 ist aufgrund der Kristallinität eine Si-Oberfläche, die mit Si-Atomen endet, und die andere Oberfläche des 4H-SiC-Substrats 110 ist eine C-Oberfläche, die mit C (Kohlenstoff) endet. Als Vorderseite kann jede Oberfläche verwendet werden. Mit anderen Worten kann die beschriebene Halbleitervorrichtung an jeder Oberfläche ausgebildet werden.
  • An der Vorderseite des SiC-Substrats 110 wird mittels eines Epitaxieverfahrens zur Ausbildung der n–-Driftschicht 109 ein Halbleiterbereich aus SiC aufgebracht. Zum Beispiel wird durch epitaktisches Aufwachsen auf dem Substrat 110 4H-SiC mit einer Dicke von etwa 2 μm bis 50 μm aufgebracht, wobei für das Quellengas als Si-Quelle zum Beispiel SiH4 oder Si2H6 und als C-Quelle zum Beispiel CH4, C2H6 oder C3H8 verwendet wird. Das Quellengas enthält auch Stickstoff (N2), der als n-Typ-Dotierstoff in die entstehende Epitaxieschicht eingebaut wird. Die Dicke und die Dotierstoffkonzentration der Driftschicht 109 hängen von der vorgesehenen Spannungsfestigkeit und dem gewünschten Wert für den Widerstand ab. Die n–-Driftschicht 109 und der später noch beschriebene p-Grundkörperbereich 104 bilden einen pn-Übergang. Die Dotierstoffkonzentrationen dieser Halbleiterbereiche 104 und 109 stellen daher Faktoren dar, die die Breite der Verarmungsschicht des pn-Übergangs bestimmen. Die Dotierstoffkonzentration der n–-Driftschicht 109 liegt zum Beispiel im Bereich von 1 × 1014 bis 1 × 1018 cm–3. Der Laminatkörper aus dem SiC-Substrat 110 und der n–-Driftschicht 109 kann als Substrat betrachtet werden.
  • An der Vorderseite der n–-Driftschicht 109 wird dann teilweise der p-Grundkörperbereich 104 ausgebildet. Das heißt, daß auf die n–-Driftschicht 109 eine Photolackschicht 111 aufgebracht und ein Muster übertragen und einbelichtet wird. Daraufhin erfolgt eine Entwicklung (Photolithographie). Die Entwicklung kann auch erfolgen, nachdem das Muster mit einem Elektronenstrahl gezeichnet wurde. Im Ergebnis ist der Bereich, in dem der p-Grundkörperbereich 104 nicht ausgebildet wird, mit der Photolackschicht 111 bedeckt. Mit der entwickelten Photolackschicht 111 als Maske werden Dotierstoffe vom p-Typ in die n–-Driftschicht 109 implantiert, um den p-Grundkörperbereich 104 auszubilden. Die Implantationstiefe der Dotierstoffe beträgt zum Beispiel etwa 1 μm. Die Dotierstoffkonzentration liegt zum Beispiel im Bereich von 1 × 1016 bis 1 × 1019 cm–3. Als Dotierstoff vom p-Typ wird zum Beispiel Aluminium (Al) oder Bor (B) verwendet. Da die Beständigkeit der Photolackschicht 111 in Abhängigkeit von der Implantationsenergie und der Menge der implantierten Dotierstoffe gering sein kann, kann statt dessen auch zum Beispiel SiO2 als hochfeste Maske verwendet werden, die ”harte Maske” genannt wird. Dabei wird eine Photolackmaske auf die hochfeste Maske aufgebracht und mit dem gleichen Prozeß wie oben ein Muster ausgebildet. Das SiO2 wird dann mit einer Technik wie Trockenätzen oder Naßätzen mit der Photolackmaske als Maske strukturiert. Auf diese Weise wird eine SiO2-Maske mit einer Photolackmaske darauf ausgebildet, und die Dotierstoffe werden durch diese Maske implantiert. Die Photolackschicht 111 wird dann durch Veraschen entfernt und damit der in der 5 gezeigte p-Grundkörperbereich 104 ausgebildet. Bei der Verwendung einer hochfesten Maske wird die Photolackschicht 111 durch eine Bearbeitung entfernt, die der hochfesten Maske entspricht. Wenn zum Beispiel SiO2 verwendet wird, wird die Photolackschicht 111 nach dem Veraschen durch Naßätzen mit Flußsäure oder mit Wasser verdünnter Flußsäure entfernt.
  • Daraufhin wird der p+-Bereich 106 ausgebildet. Das heißt, daß auf das Substrat die Photolackschicht 111 aufgebracht und ein Muster übertragen und einbelichtet wird und daraufhin eine Entwicklung erfolgt. Im Ergebnis bleibt die Photolackschicht 111 stehen. Mit der entwickelten Photolackschicht 111 als Maske werden Dotierstoffe vom p-Typ in die n–-Driftschicht 109 implantiert, um den p+-Bereich 106 auszubilden. Die Implantationstiefe der Dotierstoffe beträgt zum Beispiel etwa 0,1 um bis 0,5 μm. Die Tiefe wird von der Implantationsenergie der Dotierstoffe bestimmt. Die Dotierstoffkonzentration beträgt zum Beispiel 1 × 1018 bis 1 × 1021 cm–3. Als Dotierstoff vom p-Typ wird zum Beispiel Aluminium (Al) oder Bor (B) verwendet. Da die Beständigkeit der Photolackschicht 111 in Abhängigkeit von der Implantationsenergie und der Menge der implantierten Dotierstoffe gering sein kann, kann zum Beispiel SiO2 als ”harte Maske” verwendet werden. Dabei wird eine Photolackmaske auf die hochfeste Maske aufgebracht und mit dem gleichen Prozeß wie oben ein Muster ausgebildet. Das SiO2 wird dann mit einer Technik wie Trockenätzen oder Naßätzen mit der Photolackmaske als Maske strukturiert.
  • Auf diese Weise wird eine SiO2-Maske mit einer Photolackmaske darauf ausgebildet, und die Dotierstoffe werden durch diese Maske implantiert. Die Photolackschicht 111 wird dann durch Veraschen entfernt und damit der p+-Bereich 106 ausgebildet. Bei der Verwendung einer harten Maske aus SiO2 wird die Photolackschicht 111 nach dem Veraschen durch Naßätzen mit Flußsäure entfernt.
  • Daraufhin wird der n+-Bereich 105 ausgebildet. Das heißt, daß auf das Substrat die Photolackschicht 111 aufgebracht und ein Muster übertragen und einbelichtet wird und daraufhin eine Entwicklung erfolgt. Im Ergebnis bleibt die Photolackschicht 111 mit einem offenen Bildungsbereich für den n+-Bereich 105 stehen. Mit der entwickelten Photolackschicht 111 als Maske werden Dotierstoffe vom n-Typ in den p-Grundkörperbereich 104 implantiert, um den n+-Sourcebereich 105 auszubilden. Die Implantationstiefe der Dotierstoffe beträgt zum Beispiel etwa 0,1 μm bis 0,5 μm. Mit diesem Prozeß wird an der Vorderseite des p-Grundkörperbereichs 104 der n+-Bereich 105 ausgebildet. Die Dotierstoffkonzentration liegt zum Beispiel im Bereich von 1 × 1018 bis 1 × 1021 cm–3. Als Dotierstoff vom n-Typ wird zum Beispiel Stickstoff (N) oder Phosphor (P) verwendet. Da die Beständigkeit der Photolackschicht 111 in Abhängigkeit von der Implantationsenergie und der Menge der implantierten Dotierstoffe gering sein kann, kann SiO2 als harte Maske verwendet werden. Dabei wird eine Photolackmaske auf die harte Maske aufgebracht und mit dem gleichen Prozeß wie oben ein Muster ausgebildet. Das SiO2 wird dann mit einer Technik wie Trockenätzen oder Naßätzen mit der Photolackmaske als Maske strukturiert. Auf diese Weise wird eine SiO2-Maske mit einer Photolackmaske darauf ausgebildet, und die Dotierstoffe werden durch diese Maske implantiert.
  • Die Photolackschicht 111 wird dann durch Veraschen entfernt und damit der n+-Sourcebereich 105 ausgebildet. Die 9 zeigt schraffiert den Ausbildungsbereich für den n+-Sourcebereich 105. Bei der Verwendung der harten Maske aus SiO2 wird die Photolackschicht 111 nach dem Veraschen durch Naßätzen mit Flußsäure oder mit Wasser verdünnter Flußsäure entfernt.
  • Die vielfältigen Möglichkeiten der Einführung von Ionen (Implantation) sind nicht auf die oben angegebenen Prozesse beschränkt. Zum Beispiel können die jeweiligen Halbleiterbereiche (Dotierstoffbereiche 104, 105 und 106) durch Einstellen der Implantationsbedingungen (Art und Konzentration der Dotierstoffionen, Implantationsenergie usw.) ausgebildet werden. Der p-Grundkörperbereich 104 kann daher zum Beispiel nach dem Ausbilden des p+-Bereichs 106 ausgebildet werden. Die jeweiligen Halbleiterbereiche können in jeder beliebigen Reihenfolge ausgebildet werden.
  • Zur Wiederherstellung der Kristallinität, die durch die Ionenimplantation gestört wurde, und zum Aktivieren der dabei eingeführten Dotierstoffe erfolgt in einer Ar- oder Ar/SiH4-Atmosphäre von zum Beispiel etwa 1600 bis 1800°C eine Ausheizbehandlung (Wärmebehandlung).
  • Dann wird wie in der 10 gezeigt im Gate-Ausbildungsabschnitt der Graben ausgebildet. Das heißt, daß auf den Wafer die Photolackschicht 111 aufgebracht und ein Muster übertragen und einbelichtet wird und daraufhin eine Entwicklung erfolgt. Im Ergebnis bleibt die Photolackschicht 111 bis auf den offenen Graben-Ausbildungsbereich stehen. Die Längsrichtung des Grabens wird dabei auf die <11–20>-Richtung festgelegt, und die Photolackschicht 111 wird so strukturiert, daß die {11–20}-Fläche in seitlicher Richtung freiliegt. Mit der entwickelten Photolackschicht 111 als Maske wird der Graben durch Trockenätzen ausgebildet. Der Graben reicht weiter in die Tiefe als der p-Grundkörperbereich. Da die Beständigkeit der Photolackschicht 111 in Abhängigkeit von der Tiefe des Grabens zu gering sein kann, kann zum Beispiel SiO2 als harte Maske verwendet werden. Dabei wird eine Photolackmaske auf die harte Maske aufgebracht und mit dem gleichen Prozeß wie oben ein Muster ausgebildet. Das SiO2 wird dann mit einer Technik wie Trockenätzen oder Naßätzen mit der Photolackmaske als Maske strukturiert. Auf diese Weise wird eine SiO2-Maske mit einer Photolackmaske darauf ausgebildet. Zur Ausbildung des Grabens wird dann das SiC von oben durch diese Maske trocken geätzt. Wie in der 11 gezeigt, wird dann die Photolackschicht 111 durch Veraschen entfernt und damit der Graben ausgebildet. Bei der Verwendung einer harten Maske aus SiO2 wird die Photolackschicht 111 nach dem Veraschen durch Naßätzen mit Flußsäure entfernt.
  • Dann wird wie in der 12 gezeigt die Epitaxieschicht 103 ausgebildet. Zum Beispiel wird auf dem Substrat 110 epitaktisch 4H-SiC in einer Dicke von etwa 0,01 μm bis 0,3 μm aufgebracht, wobei im Quellengas als Si-Quelle zum Beispiel SiH4 oder Si2H6 und als C-Quelle CH4, C2H6 oder C3H8 verwendet werden. Das Quellengas enthält auch Stickstoff (N2), um dadurch Dotierstoffe vom n-Typ in die sich bildende Epitaxieschicht einzubringen. Die Dicke und die Dotierstoff konzentration der Epitaxieschicht 103 hängen von den vorgesehenen Werten für die Schwellenspannung oder den Widerstand ab. Die Dotierstoffkonzentration der Epitaxieschicht liegt zum Beispiel im Bereich von 1 × 1014 bis 1 × 1018 cm–3.
  • Dann wird wie in der 13 gezeigt die Gate-Isolierschicht ausgebildet. Für die Gate-Isolierschicht kann eine thermische Oxidationsschicht aus SiO2, eine mittels CVD (chemische Gasphasenabscheidung) aufgebrachte Schicht oder ein dielektrisches Material mit einer hohen Dielektrizitätskonstanten wie Aluminiumoxid verwendet werden. Diese Isoliermaterialien könne entweder einzeln oder übereinandergestapelt verwendet werden.
  • Wie in der 14 gezeigt, wird dann auf die Vorderseite des Substrats mittels CVD (chemische Gasphasenabscheidung) oder Sputtern das Material für die Gate-Elektrode aufgebracht. Als Material für die Gate-Elektrode wird ein metallisches Material mit einem hohen Schmelzpunkt wie dotiertes polykristallines Silizium oder Wolfram verwendet. Die Wahl des Materials erfolgt in Abhängigkeit vom Herstellungsprozeß und der Funktion des jeweiligen Materials. Auf die Gate-Elektrode wird dann die Photolackschicht 111 aufgebracht, ein Muster übertragen und einbelichtet und dann die Entwicklung durchgeführt. Dabei wird die Photolackschicht mit Ausnahme der Abschnitte für die Gate-Elektrode entfernt. Mit der entwickelten Photolackschicht 111 als Maske wird die Gate-Elektrode durch Trockenätzen oder Naßätzen ausgebildet. Wie in der 15 gezeigt, wird danach die Photolackschicht 111 durch Veraschen entfernt, um die Gate-Elektrode 101 auszubilden.
  • Dann wird eine Zwischenisolierschicht ausgebildet, die die Gate-Elektrode von der Source-Elektrode isoliert. Wie in der 16 gezeigt, wird dazu mittels CVD (chemische Gasphasenabscheidung) SiO2 aufgebracht.
  • Anschließend wird die Source-Elektrode ausgebildet. Dazu wird wie in der 17 gezeigt auf der Zwischenisolierschicht die Photolackschicht 111 ausgebildet, ein Muster übertragen und einbelichtet und dann die Entwicklung durchgeführt. Im Ergebnis bleibt die Photolackschicht 111 mit der Ausnahme eines Abschnitts für eine Kontaktöffnung stehen. Dann wird wie in der 18 gezeigt die Kontaktöffnung durch Trockenätzen oder Naßätzen geöffnet. Beim Trockenätzen wird auch die freiliegende Epitaxieschicht 103 entfernt.
  • Sowohl auf die Vorderseite als auch die Rückseite wird dann mittels Sputtern ein metallisches Material wie Nickel (Ni) aufgebracht und bei etwa 700 bis 1000°C ausgeheizt. Dabei entsteht im offenen Abschnitt der Kontaktöffnung und an der Rückseite eine Silizidschicht. Das nicht an der Silizidschichtbildung beteiligte Metall auf der Zwischenisolierschicht wird mit einer Mischung aus Schwefelsäure und mit Sauerstoff angereichertem Wasser vollständig entfernt. Anschließend wird wie in der 19 gezeigt ein metallisches Material mit hoher Leitfähigkeit wie Aluminium mittels Sputtern abgeschieden, um die Source-Elektrode auszubilden, und auf der Rückseite wird ein metallisches Material wie Nickel abgeschieden, um die Drain-Elektrode auszubilden.
  • Mit diesen Bearbeitungsschritten ist die in der 2 gezeigte Halbleitervorrichtung insoweit fertig. An der Oberfläche kann noch SiO2 als Schutzschicht aufgebracht werden.
  • Mit den beschriebenen Prozessen wird die Halbleitervorrichtung (der UMOSFET) der vorliegenden Ausführungsform hergestellt.
  • (Zweite Ausführungsform)
  • Bei der ersten Ausführungsform wurde der mittlere Abschnitt des Zellenbereichs (1) beschrieben, der innerhalb der Zelle liegt. Bei der vorliegenden Ausführungsform wird ein Beispiel für das Layout der jeweiligen Muster am Ende des Zellenbereichs beschrieben.
  • (Anwendungsbeispiel 1)
  • Die 19 ist eine Aufsicht auf eine einzige Zelle einer Halbleitervorrichtung bei einem Anwendungsbeispiel 1 der vorliegenden Ausführungsform. Wie in der 19 gezeigt, sind die jeweiligen Muster auf die gleiche Weise wie die Muster der 1 angeordnet. Am Zellenende ist die Gate-Elektrode so angeordnet, daß sie die {11–20}-Fläche vermeidet. Mit diesem Aufbau wird verhindert, daß das von der Gate-Elektrode verursachte elektrische Feld auf die {11–20}-Fläche einwirkt, auf der keine gleichmäßige Epitaxieschicht ausgebildet werden kann, wodurch sich die Ausbeute erhöht.
  • (Dritte Ausführungsform) IGBT
  • Bei der ersten Ausführungsform wurde ein UMOSFET beschrieben. Die gleichen Effekte werden auch bei einem IGBT (Bipolartransistor mit isoliertem Gate) vom Grabentyp erhalten.
  • [Beschreibung des Aufbaus]
  • Die im folgenden beschriebene Halbleitervorrichtung wird auf dem Substrat ausgebildet, das die epitaktisch auf dem SiC-Substrat 110 aufgebrachte SiC-Schicht 109 umfaßt, die ”Driftschicht” genannt wird. In der Mitte eines Zellenbereichs ist die in der 20 gezeigte Gate-Elektrode 101 angeordnet. Die in der 20 gezeigte Gate-Elektrode 101 besteht aus einem metallischen Material mit hohem Schmelzpunkt wie polykristallinem dotierten Silizium oder Wolfram. Die Wahl des Materials hängt vom Herstellungsverfahren und der Funktion des jeweiligen Materials ab. Die Gate-Isolierschicht 102 der 20 kann aus einer thermischen Oxidationsschicht wie SiO2, einer abgeschiedenen Schicht oder einem dielektrischen Material mit einer hohen Dielektrizitätskonstante wie Aluminiumoxid bestehen. Es kann nur eine einzige Schicht oder ein Laminat aus mehreren dieser Schichten verwendet werden. In der Zeichnung ist die Gate-Isolierschicht 102 einstückig dargestellt. Die SiC-Epitaxieschicht 103, der p-Grundkörperbereich 104, der n+-Bereich 105 und der p+-Bereich 106 sind wie gezeigt ausgebildet. Die Dotierstoffkonzentration dieser Bereiche wird entsprechend dem gewünschten Source-Widerstand, dem Silizidwiderstand der Silizidschicht auf dem Source-Widerstand, den Potentialhalteeigenschaften und der Schwellenspannung des p-Grundkörperbereichs sowie der Adhäsion zwischen dem p-Grundkörperbereich und der Source-Elektrode 107 auf dem p-Grundkörperbereich gewählt. Die Source-Elektrode 107 ist wie dargestellt ausgebildet und besteht aus einem metallischen Material wie Aluminium mit geringem Widerstand. Es ist von Vorteil, wenn die Adhäsion zwischen der Source-Elektrode 107 und der unter der Source-Elektrode 107 ausgebildeten Silizidschicht hoch ist. Auch wenn es nicht dargestellt ist, befindet sich an der Grenzfläche zwischen der Source-Elektrode und dem Wafer eine Silizidschicht, in der ein Metall wie Ni chemisch mit dem SiC reagiert, so daß der elektrische Kontakt zwischen der Source-Elektrode 107 und dem Wafer ein ohmscher Kontakt ist. Gleichermaßen ist im unteren Abschnitt des Wafers eine Silizidschicht ausgebildet, damit der elektrische Kontakt dort ein ohmscher Kontakt ist, wobei mit der Silizidschicht ein Metall wie Ni oder Ti verbunden ist, um die Drain-Elektrode 108 auszubilden.
  • Ein wesentlicher Unterschied gegenüber der ersten Ausführungsform liegt darin, daß der Dotierstofftyp des Substrats, auf dem die Driftschicht ausgebildet wird, dem der Driftschicht entgegengesetzt ist. Bei einem n-Typ-Kanal ist der Dotierstofftyp des Substrats der p-Typ, und bei einem p-Typ-Kanal ist der Dotierstofftyp des Substrats der n-Typ. Diese Halbleitervorrichtung wird allgemein ”IGBT vom Grabentyp” genannt, und mit der an die Gate-Elektrode angelegten Spannung wird der Kanalwiderstand gesteuert, das heißt der Widerstand zwischen der Source-Elektrode 107 und der Drain-Elektrode 108. Bei einem IGBT wird die Source-Elektrode besser ”Emitter” genannt und die Drain-Elektrode ”Kollektor”.
  • [Beschreibung des Herstellungsverfahrens]
  • Das Herstellungsverfahren ist im Grunde identisch mit dem für die erste Ausführungsform. Der Unterschied zur ersten Ausführungsform liegt in dem Substrat für die Vorrichtung. Bei einem UMOSFET sind das Substrat und die Driftschicht vom gleichen Leitungstyp, im IGBT ist dagegen der Leitungstyp des Substrats dem Leitungstyp der Driftschicht entgegengesetzt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
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    • JP 2009-289987 A [0003]
    • JP 2009-278067 A [0003]
    • JP 2009-117593 A [0003]

Claims (10)

  1. Halbleitervorrichtung mit einem Graben mit zwei Oberflächen parallel zu einer Schrägwinkelrichtung und zwei oder mehr anderen Flächen an einer ersten Oberfläche eines Substrats; und mit einer Epitaxieschicht an der Graben-Innenwand.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Bereich jeder der beiden zu der Schrägwinkelrichtung parallelen Oberflächen des Grabens größer ist als jeder der Bereiche der anderen Flächen.
  3. Halbleitervorrichtung mit einem Kanalbereich mit zwei Oberflächen parallel zu einer Schrägwinkelrichtung eines Grabens; einem ersten Source-Bereich von einem ersten Leitfähigkeitstyp auf einer ersten Oberfläche eines Substrats; einem ersten Halbleiterbereich von einem zweiten Leitfähigkeitstyp unter dem ersten Source-Bereich mit einem Kanalbereich; einem zweiten Halbleiterbereich vom ersten Leitfähigkeitstyp, der mit dem ersten Halbleiterbereich in Kontakt steht; einer Gate-Elektrode über dem Kanalbereich mit einer Gate-Isolierschicht dazwischen; und mit einem vergrabenen Halbleiterbereich vom zweiten Leitfähigkeitstyp im ersten Halbleiterbereich.
  4. Halbleitervorrichtung nach Anspruch 3, wobei der erste Source-Bereich mit einer ersten Leitung verbunden ist.
  5. Halbleitervorrichtung nach Anspruch 3, wobei der zweite Halbleiterbereich mit einer Drain-Elektrode verbunden ist, die an einer zweiten Oberfläche des Substrats angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 3, wobei die Gate-Elektrode an Oberflächen, die nicht die beiden Oberflächen parallel zur Schrägwinkelrichtung des Grabens sind, nicht mit der Gate-Isolierschicht in Kontakt steht.
  7. Halbleitervorrichtung mit einem Kanalbereich mit zwei Oberflächen parallel zu einer Schrägwinkelrichtung eines Grabens; einem ersten Source-Bereich von einem ersten Leitfähigkeitstyp auf einer ersten Oberfläche eines Substrats; einem ersten Halbleiterbereich von einem zweiten Leitfähigkeitstyp unter dem ersten Source-Bereich mit einem Kanalbereich; einem zweiten Halbleiterbereich vom zweiten Leitfähigkeitstyp, der mit dem ersten Halbleiterbereich in Kontakt steht; einer Gate-Elektrode über dem Kanalbereich mit einer Gate-Isolierschicht dazwischen; und mit einem vergrabenen Halbleiterbereich vom zweiten Leitfähigkeitstyp im ersten Halbleiterbereich.
  8. Halbleitervorrichtung nach Anspruch 7, wobei der erste Source-Bereich mit einer ersten Leitung verbunden ist.
  9. Halbleitervorrichtung nach Anspruch 7, wobei der zweite Halbleiterbereich mit einer Drain-Elektrode verbunden ist, die an einer zweiten Oberfläche des Substrats angeordnet ist.
  10. Halbleitervorrichtung nach Anspruch 7, wobei die Gate-Elektrode an Oberflächen, die nicht die beiden Oberflächen parallel zur Schrägwinkelrichtung des Grabens sind, nicht mit der Gate-Isolierschicht in Kontakt steht.
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