DE3324017A1 - Isolierschicht-feldeffekt-transistor - Google Patents

Isolierschicht-feldeffekt-transistor

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Description

  • Isolierschicht-Feldeffekt-Transistor
  • Die Erfindung betrifft einen Isolierschicht-Feldeffekt-Transistor, der im folgenden abgekürzt mit IG-FET bezeichnet wird, insbesondere einen Leistungs-IG-FET.
  • Im Vergleich mit einem üblichen Bipolartransistor besitzt ein IG-FET den technischen Vorteil des Hochgeschwindigkeitsbetriebes, da es sich bei ihm um eine Majoritätsträgervorrichtung handelt. Vor allem in den letzten Jahren wurde der Vorteil des IG-FET's erkannt, und er wurde zu einem Bauteiltyp mit großer Leistung verbessert.
  • Fig. 1 zeigt eine Querschnittsansicht eines herkömmlichen IG-FET's für den Hochleistungsgebrauch. Wie dargestellt ist, besitzt eine herkömmliche IG-FET-Vorrichtung ein Substrat mit hoher Konzentration vom n-Typ, dessen (100)-Ebene als Hauptfläche bzw. -seite dient, eine auf dem Substrat 1 ausgebildete, epitaktisch gewachsene Schicht 2 vom n-Typ mit niedriger Konzentration, eine diffundierte Schicht vom p-Typ, die auf der epitaktischen Schicht 2 vom n-Typ gewachsen ist und als Kanalbereich dienen soll, diffundierte Bereiche 4,4 mit hoher Konzentration vom n +-Typ, die als von der Oberfläche der diffundierten Schicht vom p-Typ her ausgebildete Source-Bereiche dienen sollen, Source-Elektroden 5,5, Gate-Isolationsschichten bzw. -filme 6,6 und Gate-Elektroden 7.
  • Die Gate-Elektroden sind V-förmig ausgebildet worden, indem der Unterschied der Ätzgeschwindigkeit der (100)-Ebene und der (111)-Ebene ausgenützt wurde, d.h., es wurde das anisotrope Ätzverfahren von der Oberflache des Substraü-Wafers bzw. -plättchens ausgeführt. Demgemäß sind die Kanalbereiche 3 auf der (111)-Ebene ausgebildet, und die Elektronenbeweglichkeit ist klein, und daher ist der Kanalwiderstand groß und somit der Widerstand im eingeschalteten Zustand groß. Um diesen Widerstand im eingeschalteten Zustand zu reduzieren, kann in Erwägung gezogen werden, die Dicke des Kanalbereichs 3 herabzusetzen oder die Konzentration im Kanalbereich 3 zu erhöhen. Eine solche Maßnahme führt jedoch zur Herabsetzung der Durchbruchspannung, und daher ist dieser Maßnahme eine Grenze gesetzt.
  • Der Erfindung liegt die Aufgabe zugrunde, ein IG-FET vom vertikalen Typ zu schaffen, bei dem der Kanalbereich auf einer der (100)-Ebene äquivalenten Ebene ausgebildet wird, die eine geringe Oberflächen- bzw. Randflächenpegeldichte und eine große Elektronenbeweglichkeit aufweist, wodurch der Kanalwiderstand klein und daher auch der Einschaltwiderstand klein wird.
  • Ein erfindungsgemäßer IG-FET umfaßt: Ein Silicium-Substrat, dessen Hauptebene die (100)-Ebene ist, eine auf der Hauptebene ausgebildete, rechtwinklige, prismenförmige Vertiefung, deren Seitenwände sich senkrecht bzw. lotrecht zur Hauptebene erstrecken und die sich in eine solche Richtung erstreckt, daß die Seitenwände einen Winkel von 450 zur <100>-Richtung des Substrats bilden, wodurch die Seitenwände eine (010)- und (001)-Ebene darstellen, und eine Gate-Elektrode, die auf zumindest -einer der Seitenwände ausgebildet ist, so daß die Seitenwand ein Kanal ist.
  • Weitere Vorteile der Erfindung sind durch die Unteransprüche und die Beschreibung gegeben.
  • Im folgenden wirt die Erfindung anhand bevorzugter Ausführungsbeispiele und der Zeichnung näher erläutert. In dieser zeigen: Fig. 1 eine Schnittansicht eines herkömmlichen Leistungs-IG-FET's vom Vertikaltyp, Fig. 2(a) eine Draufsicht, die das erfindungsgemäße Prinzip der Auswahl einer speziellen Ebene erläutert, Fig. 2(b) eine vergrößerte perspektivische Ansicht eines rechtwinkligen, prismenförmigen vertieften Teils, der auf dem in Fig. 2(a) dargestellten Halbleitersubstrat ausgebildet wird, Fig. 3(a), Fig. 3(b), Fig. 3(c) und Fig. 3(d) Querschnittsansichten, die die Schritte zur Herstellung des erfindungsgemäßen IG-FET's erläutern, und Fig. 4 eine vergrößerte perspektivische Ansicht des Substrats, bei dem die rechtwinklige prismenförmige Vertiefung entsprechend einem anderen Ausführungsbeispiel der Erfindung hergestellt worden ist.
  • Einzelheiten der Anordnung und der Schritte zur Herstellung des erfindungsgemäßen IG-FET's werden unter Bezugnahme auf die Fig. 2(a) ff. erläutert.
  • Zunächst wird das Prinzip der Erfindung unter Bezugnahme auf die Fig. 2(a) und Fig. 2(b) näher erläutert, bei denen ein Halbleitersubstrat mit der (100)-Ebene als Hauptfläche und mit einer Facette bzw. Schleiffläche 8 in der <100>-Richtung als Ausgangs-Wafer verwendet wird. Auf dem in Fig. 2(a) gezeigten Substrat wird eine rechtwinklige prismenförmige Vertiefung bzw. Ausnehmung 10 in einer Richtung durch Ätzen ausgebildet, aß ihre Seitenwände zur <110>-Richtung einen Winkel von 450 bilden. Bei der Bildung der Vertiefung ist es wichtig, daß der Vorgang des Ätzens des Silicium-Halbleiter-Wafers so ausgeführt wird, daß die Seitenwand der Vere ung 15 in vertikaler Richtung von der (100)-Ebene her geätzt werden, wie in Fig. 2(b) gezeigt ist, die eine vergrößerte Ansicht der Vertiefung 10 darstellt. Dann sind die Seitenflächen der rechtwinkligen prismenförmigen Vertiefung (010)- und (001)-Ebenen, und diese vertikalen Ebenen sind zur (100)-Ebene bezüglich der Elektronenbeweglichkeiten äquivalent. Für das vertikale Ätzen von der Silicium-Substratfläche her kann ein gewöhnliches Aktivionen-Ätzverfahren oder ein Reaktivionenstrahl-Ätzverfahren verwendet werden.
  • Nun wird die Herstellung eines IG#:T's unter Pzzugnahme auf die Fig. 3(a) bis (d) näher erläutert, wobei im Beispiel die Herstellung eine MOS-FET's beschrieben wird. Zuerst wird als Ausgangs-Wafer ein Silicium-Substrat 11 mit hoher Konzentration vom n-Leitfähigkeitstyp mit einer (100)-Ebene verwendet, das eine epitaktisch gewachsene Schicht 12 mit niedrigerer Konzentration vom n-Typ besitzt. In diesem Beispiel weist die epitaktische Schicht 12 vom n-Typ einen spezifischen Widerstand p von 1 Qcm und eine Dicke von 9 ßm auf. Dann werden aufeinanderfolgend auf dieser epitaktischen Schicht eine Schicht 13 vom p-Typ mit einer Verunreinigungs-17 konzentration von 5x10 Q cm 3 und einer Dicke bzw. Tiefe von 2 ßm und darauf eine obere Schicht 14 mit hoher Konzentration vom n-Typ mit einer Verunreinigungskonzentration von 1x10 21cm 3 und einer Tiefe von 0,5 ßm durch ein übliches Ionenimplantationsverfahren und thermisches Diffusionsverfahren ausgebildet. Diese Schicht 13 vom p-Typ und die Schicht 14 vom n-Typ sind Schichten, die als Kanalbereich bzw. Source-Bereiche dienen sollen Dann wird hierauf ein Feldoxidfilm 15 von etwa 1 ßm Dicke auf dem gesamten Substrat ausgebildet, und dann wird darauf ein bekannter photolithographischer Prozeß ausgeführt, um Offnungen 16,16 zu bilden, indem der Oxidfilm bei den Gate-Bereichen teilweise entfernt wird, wie in Fig. 3(a) dargestellt ist.
  • Wie unter Bezugnahme auf Fig. 2 erläutert wurde, wird von der Substratoberfläche eine rechtwinklige prismenförmige Vertiefung 10 in einer solchen Richtung ausgebildeft, daß ihre Seitenwand einen Winkel von 450 zur Schleiffläche 8 des Wafers bildet, und zwar geschieht dieses auf eine solche Weise, daß die Seitenwände zur (100)-Ebene der Hauptfläche des Wafers senkrecht verlaufen, und zwar so, daß sie bis zur Schicht 13 vom p-Typ durchdringen und die epitaktische Schicht 12 erreichen, wie in Fig. 3(b) gezeigt ist. Infolge des Ätzens ist die Bodenfläche der geätzten Vertiefung eine (100) Ebene und die vertikalen Seitenwände sind (010)- und (001)-Ebenen.
  • Dann wird durch ein bekanntes Verfahren ein Gate-Oxidfilm 17 o mit einer Dicke von etwa 1000 A ausgebildet, wie in Fig. 3(c) gezeigt ist, und es werden durch den Oxidfilm 17 Öffnungen zur Herstellung einer elektrischen Leitung bzw. Übertragung auf die Schicht 14 vom +-Typ gebildet, wodurch die Öffnungen 18,18 gebildet werden.
  • Als letztes werden Elektroden 19,19,19 aus beispielsweise Aluminium im Vakuum aufgedampft, um die Gate- und Source-Elektroden zu bilden, wie in Fig. 3(d) dargestellt ist. Eine Drain-Elektrode 20 wird dadurch gebildet, daß eine Metallelektrode auf der Bodenfläche des Substrats 11 mit hoher Konzentration vom n-Typ durch ein bekanntes Verfahren aufgedampft wird.
  • Fig. 4 zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem diffundierte Bereiche mit hoher Konzentration an den Ecken- bzw. Kantenteilen der rechtwinkligen prismenförinigen Vertiefung 10 vor dem Ätzen der Vertiefung 10 durch ein bekanntes selektives Diffusionsverfahren ausgebildet werden.
  • Alternativ können die diffundierten Bereiche mit hoher Konzentration an den Eckenteilen der rechtwinkligen prismenförmigen Vertiefung auch nach der Herstellung der Vertie- Eu 10 durch geeignete selektive Diffusion ausgebildet werden. Durch die Bildung der diffundierten Bereiche mit hoher Konzentration an den Eckenteilen der rechtwinkligen prismenförmigen Vertiefung können ein möglicher hoher Widerstand und von daher eine mögliche geringe Beweglichkeit aufgrund einer partiellen Unregelmäßigkeit der (010)-Ebene und der (001)-Ebene an den Eckenteilen kompensiert werden, wodurch eine hohe Elektronenbeweglichkeit auf allen Seitenwänden der rechtwinkligen prismenförmigen Vertiefung 10 gewährleistet ist, und daher kann es nie höhere Leistung erzielt werden.
  • Wie erläutert wurde, besitzt der erfindungsgemäße IG-FET einen Kanalbereich in der (010)-Ebene und der (001)-Ebene, die physikalisch der (100)-Ebene äquivalent sind. Daher weist der Kanalbereich eine große Elektronenbeweglichkeit auf, und der Kanalwiderstand kann im Einschaltzustand sehr klein gemacht werden, und daher weist der FET eine zufriedenstellende Funktion mit hoher Leistung auf.

Claims (6)

  1. Isolierschicht-Feldeffekt-Transistor Patentansprüche G Isolierschicht-Feldeffekt-Transistor, g e k e n n z e i c h n e t durch: ein Silicium-Substrat (11) mit einer Hauptebene in der (100)-Ebene, eine rechtwinklige prismenförmige Vertiefung (16), die auf der Hauptebene ausgebildet ist und deren Seitenwände lotrecht zur Ebene der Hauptebene verlaufen, wobei die Vertiefung sich in einer solchen Richtung erstreckt, daß die Seitenwände einen Winkel von 450 zur (100>-Richtung (8) des Substrats bilden, wodurch die Seitenwände eine (010)- und (001)-Ebene bilden, und eine Gate-Elektrode (28), die auf zumindest einer der Seitenwände ausgebildet ist, so daß die Seitenwand einen Kanal bildet.
  2. 2. Isolierschìcht-Feldeffekt-Transistor nach Anspruch 1 dadurch gekennzeichnet, daß die rechtwinklige prismenförmige Vertiefung (16) durch Reaktivionen$trahi-Ätzuncj gebildet ist und im wesentlichen senkrechte Seitenwände und eine flache Bodenfläche parallel zur Hauptfläche des Substrats aufweilst..
  3. 3. Isolierschicht-Feldeffekt-Transistor nach Anspruch 1, gekennzeichnet durch zumindest einen diffundierten Bereich (101) m hoher Konzentration, der am Eckenteil der rechtwinkligen Vertiefung (16) so ausgebildet ist,daß die vertikale Kante der rechtwinkligen Vertiefung sich in dem diffundierten Bereich befindet.
  4. 4. Verfahren zur Herstellung eines Isolierschicht-Feldeffekt-Transistors, gekennzeichnet durch die Schritte, daß auf einem Substrat (11) mit einer Hauptebene in der (100)-Ebene ein Bereich mit niedriger Verunreinigungskonzentration von demselben Leitfähigkeitstyp wie der des Substrats epitaktisch ausgebildet wird, durch Diffusion ein Bereich (13) vom zu dem des Substrats entgegengesetzten Leitfähigkeitstyp ausgebildet wird, durch Diffusion ein Bereich (14) mit hoher Konzentration von demselben Leitfähigkeitstyp wie dem des Substrats ausgebildet wird, eine rechtwinklige prismenförmige Vertiefung (16)auf der Hauptebene so ausgebildet ist, daß die Seitenwände in senkrechter Richtung zur Hauptebene verlaufen und einen Winkel von 450 zur <100>-Richtung des Substrats bilden, und auf zumindest einer der Seitenwände eine Gate-Elektrode ausgebildet wird.
  5. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die rechtwinklige prismenförmige Vertiefung durch ein Ätzverfahren mit reaktivem Ionenstrahl ausgebildet wird.
  6. 6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß vor der Bildung der rechtwinkligen prismenförmigen Vertiefung (16) zumindest ein diffundierter Bereich (101) an einem solchen Teil bzw. solchen Teilen ausgebildet wird, daß er eine Ecke der Vertiefung wird.
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