DE112019000292T5 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

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Takuma Kobayashi
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Abstract

Halbleitervorrichtung umfassend eine SiC-Halbleiterschicht, die eine Kohlenstoffdichte von 1,0×1022cm-3oder mehr aufweist, eine SiO2-Schicht, die auf der SiC-Halbleiterschicht gebildet ist und eine an die SiC-Halbleiterschicht angrenzende Verbindungsfläche und eine Nicht-Verbindungsfläche aufweist, die auf einer der Verbindungsfläche gegenüberliegenden Seite angeordnet ist, einen kohlenstoffdichtereduzierenden Bereich, der an einem Oberflächenschichtabschnitt der Verbindungsfläche der SiO2-Schicht gebildet ist und in dem eine Kohlenstoffdichte allmählich in Richtung der Nichtverbindungsfläche der SiO2-Schicht abnimmt, und einen Bereich mit niedriger Kohlenstoffdichte, der an einem Oberflächenschichtabschnitt der Nicht-Verbindungsfläche der SiO2-Schicht gebildet ist und der eine Kohlenstoffdichte von 1,0×1019cm-3oder weniger aufweist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die eine Struktur aufweist, in der eine SiO2-Schicht auf einer SiC-Halbleiterschicht gebildet ist, und bezieht sich auf ein Verfahren zur Herstellung der Halbleitervorrichtung.
  • Hintergrund
  • Es ist bekannt, dass eine Struktur, in der eine SiO2-Schicht auf einer SiC-Halbleiterschicht gebildet ist, das Problem einer Erhöhung der Grenzflächenzustandsdichte in einem an die SiO2-Schicht angrenzenden Grenzflächenbereich der SiC-Halbleiterschicht hat. Obwohl die Grenzflächenzustandsdichte durch verschiedene Ursachen erhöht wird, können Grenzflächendefekte in einem Grenzflächenbereich zwischen der SiC-Halbleiterschicht und der SiO2-Schicht als eine der Hauptursachen genannt werden. Solche Grenzflächendefekte können durch Kohlenstoffatome im Grenzflächenbereich erzeugt werden.
  • Die Grenzflächenzustandsdichte korreliert mit der Kanalmobilität (auch „Carrier Mobility“ genannt). Genauer gesagt, eine Erhöhung der Grenzflächenzustandsdichte führt zu einer Verringerung der Kanalmobilität. Ein Beispiel für ein Verfahren zur Verbesserung der Grenzflächenzustandsdichte ist in der Patentliteratur 1 und der Patentliteratur 2 gezeigt.
  • Die Patentliteratur 1 offenbart ein Herstellungsverfahren für Halbleitervorrichtungen, das einen Schritt zum Bilden einer SiO2-Schicht auf einem SiC-Halbleitersubstrat und einen Schritt zum Anwenden einer Wärmebehandlung der SiO2-Schicht in einer Schutzgasatmosphäre mit Ar (Argon) beinhaltet.
  • Die Patentliteratur 2 offenbart ein Herstellungsverfahren für Halbleitervorrichtungen, das einen Schritt zum Bilden einer SiO2-Schicht auf einem SiC-Halbleitersubstrat und einen Schritt zum Anwenden einer Wärmebehandlung auf die SiO2-Schicht und zum Hinzufügen von Phosphor zur SiO2-Schicht in einer Atmosphäre mit POCl3 (Phosphorylchlorid) beinhaltet.
  • Zitierungsliste
  • Patentliteratur
    • Patentliteratur 1: Veröffentlichung der japanischen Patentanmeldung Nr. 2001-345320
    • Patentliteratur 2: Internationale Veröffentlichungsnummer WO 2011/074237 A1
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Nach dem Herstellungsverfahren der Patentliteratur 1 ist es möglich, Kohlenstoffatome aus einem an die SiO2-Schicht angrenzenden Grenzflächenbereich in der SiC-Halbleiterschicht abzutrennen. Dadurch ist es möglich, Grenzflächendefekte zu reduzieren. In diesem Fall verbleiben jedoch Kohlenstoffatome in der SiO2-Schicht, so dass es unmöglich ist, zufriedenstellende Isoliereigenschaften zu erreichen.
  • Nach dem Herstellungsverfahren der Patentliteratur 2 ist es möglich, die Kohlenstoffatome in der SiO2-Schicht und die Sauerstoffatome in der Atmosphäre miteinander reagieren zu lassen. Dadurch ist es möglich, die Kohlenstoffatome in der SiO2-Schicht zu entfernen und damit Grenzflächendefekte zu reduzieren. In diesem Fall fungiert jedoch P (Phosphor), das der SiO2-Schicht zugesetzt wird, als Ladungsfalle, so dass zu befürchten ist, dass es zu einer zeitabhängigen Verschlechterung der SiO2-Schicht kommt.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung dar, die in der Lage ist, Grenzflächendefekte zwischen einer SiC-Halbleiterschicht und einer SiO2-Schicht zu reduzieren, und die eine qualitativ hochwertige SiO2-Schicht aufweist, und bietet ein Verfahren zur Herstellung der Halbleitervorrichtung.
  • Lösung des Problems
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung dar, die eine SiC-Halbleiterschicht mit einer Kohlenstoffdichte von 1,0×1022 cm-3 oder mehr beinhaltet, eine SiO2-Schicht, die auf der SiC-Halbleiterschicht gebildet ist und eine an die SiC-Halbleiterschicht angrenzende Verbindungsfläche und eine Nicht-Verbindungsfläche aufweist, die auf einer der Verbindungsfläche gegenüberliegenden Seite angeordnet ist, einen kohlenstoffdichtereduzierenden Bereich, der an einem Oberflächenschichtabschnitt der Verbindungsfläche der SiO2-Schicht gebildet ist und in dem eine Kohlenstoffdichte allmählich in Richtung der Nicht-Verbindungsfläche der SiO2-Schicht abnimmt, und einen Bereich mit niedriger Kohlenstoffdichte, der an einem Oberflächenschichtabschnitt der Nicht-Verbindungsfläche der SiO2-Schicht gebildet ist und der eine Kohlenstoffdichte von 1,0×1019 cm-3 oder weniger aufweist.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Herstellungsverfahren für Halbleitervorrichtungen dar, das einen Schritt zum Vorbereiten einer SiC-Halbleiterschicht, einen Schritt zum Bilden einer SiO2-Schicht auf der SiC-Halbleiterschicht und einen Sauerstoffatomeinfügeschritt zum Einführen von Sauerstoffatomen in die SiO2-Schicht durch Anwendung einer Glühbehandlung in einer sauerstoffarmen Partialdruckatmosphäre beinhaltet.
  • Die vorgenannten oder noch anderen Gegenstände, Merkmale und Wirkungen der vorliegenden Erfindung werden durch die folgende Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen verdeutlicht.
  • Figurenliste
    • [1] 1 ist eine Querschnittsansicht, die einen Bereich zeigt, in dem ein Trench-Gate Typ MISFET in einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung gebildet wird.
    • [2] 2 ist ein Flussdiagramm, um ein Beispiel für ein Verfahren zur Herstellung der in 1 dargestellten Halbleitervorrichtung zu beschreiben.
    • [3A] 3A ist eine Querschnittsansicht, um ein Beispiel für ein Verfahren zur Herstellung der in 1 dargestellten Halbleitervorrichtung zu beschreiben.
    • [3B] 3B ist eine Querschnittsansicht, die einen Schritt nach dem von 3A darstellt.
    • [3C] 3C ist eine Querschnittsansicht, die einen Schritt nach dem von 3B darstellt.
    • [3D] 3D ist eine Querschnittsansicht, die einen Schritt nach dem von 3C zeigt.
    • [3E] 3E ist eine Querschnittsansicht, die einen Schritt nach dem von 3D darstellt.
    • [3F] 3F ist eine Querschnittsansicht, die einen Schritt nach dem von 3E darstellt.
    • [3G] 3G ist eine Querschnittsansicht, die einen Schritt nach dem von 3F zeigt.
    • [3H] 3H ist eine Querschnittsansicht, die einen Schritt nach dem von 3G darstellt.
    • [3I] 31 ist eine Querschnittsansicht, die einen Schritt nach dem von 3H zeigt.
    • [3J] 3J ist eine Querschnittsansicht, die einen Schritt nach dem von 31 darstellt.
    • [3K] 3K ist eine Querschnittsansicht, die einen Schritt nach dem von 3J darstellt.
    • [3L] 3L ist eine Querschnittsansicht, die einen Schritt nach dem von 3K darstellt.
    • [3M] 3M ist eine Querschnittsansicht, die einen Schritt nach dem von 3L darstellt.
    • [3N] 3N ist eine Querschnittsansicht, die einen Schritt nach dem von 3M darstellt.
    • [4] 4 ist eine Grafik, die ein Messergebnis einer Kohlenstoffdichte einer Gate-Oxidschicht darstellt.
    • [5] 5 ist eine Grafik, die ein Messergebnis der hochfrequenten CV-Charakteristik und der quasistatischen CV-Charakteristik der Gate-Oxidschicht darstellt.
    • [6] 6 ist ein Diagramm, das durch Umwandlung des Diagramms von 5 in eine Grenzflächenzustandsdichte auf der Grundlage eines Hoch-Niedrig-Verfahrens erhalten wird.
    • [7] 7 ist eine Grafik, die ein Messergebnis der Stromdichteeigenschaften der Gate-Oxidschicht darstellt.
    • [8] 8 ist eine Querschnittsansicht, die einen Bereich zeigt, in dem ein Trench-Gate Typ MISFET in einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung gebildet ist.
    • [9] 9 ist ein Flussdiagramm, um ein Beispiel für ein Verfahren zur Herstellung der in 8 dargestellten Halbleitervorrichtung zu beschreiben.
    • [10A] 10A ist eine Querschnittsansicht, um ein Beispiel für ein Verfahren zur Herstellung der in 8 dargestellten Halbleitervorrichtung zu beschreiben.
    • [10B] 10B ist eine Querschnittsansicht, die einen Schritt nach dem von 10A darstellt.
    • [10C] 10C ist eine Querschnittsansicht, die einen Schritt nach dem von 10B darstellt.
    • [10D] 10D ist eine Querschnittsansicht, die einen Schritt nach dem von 10C darstellt.
    • [10E] 10E ist eine Querschnittsansicht, die einen Schritt nach dem von 10D darstellt.
    • [10F] 10F ist eine Querschnittsansicht, die einen Schritt nach dem von 10E zeigt.
    • [10G] 10G ist eine Querschnittsansicht, die einen Schritt nach dem von 10F zeigt.
    • [10H] 10H ist eine Querschnittsansicht, die einen Schritt nach dem von 10G zeigt.
    • [101] 10I ist eine Querschnittsansicht, die einen Schritt nach dem von 10H zeigt.
    • [10J] 10J ist eine Querschnittsansicht, die einen Schritt nach dem von 10I darstellt.
    • [10K] 10K ist eine Querschnittsansicht, die einen Schritt nach dem von 10J darstellt.
    • [10L] 10L ist eine Querschnittsansicht, die einen Schritt nach dem von 10K darstellt.
    • [11] 11 ist eine Querschnittsansicht, die einen Bereich zeigt, in dem ein Trench-Gate Typ MISFET in einer Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung gebildet ist.
  • Beschreibung der Ausführungsformen
  • 1 ist eine Querschnittsansicht, die einen Bereich zeigt, in dem ein MISFET in einer Halbleitervorrichtung 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung gebildet ist.
  • Die Halbleitervorrichtung 1 hat eine Grundform, die einen Trench-Gate Typ MISFET (Metal Insulator Semiconductor Field Effect Transistor) beinhaltet. Die Halbleitervorrichtung 1 beinhaltet eine n-artige SiC-Halbleiterschicht 2, zu der eine n-Verunreinigung hinzugefügt ist. Die SiC-Halbleiterschicht 2 besteht aus einem 4H-SiC-Einkristall in der vorliegenden bevorzugten Ausführung. Die n-Verunreinigung der SiC-Halbleiterschicht 2 kann N (Stickstoff), As (Arsen) oder P (Phosphor) sein.
  • Die SiC-Halbleiterschicht 2 beinhaltet eine erste Hauptfläche 3 auf der einen Seite und eine zweite Hauptfläche 4 auf der anderen Seite. Die erste Hauptfläche 3 und die zweite Hauptfläche 4 können jeweils einen Versatzwinkel aufweisen, der um einen Winkel von 10° oder weniger in eine <11-20>-Richtung in Bezug auf eine [0001]-Ebene des 4H-SiC-Einkristalls geneigt ist. Der Versatzwinkel ist auch ein Winkel zwischen einer normalen Richtung sowohl der ersten Hauptfläche 3 als auch der zweiten Hauptfläche 4 und einer c-Achse des 4H-SiC-Einkristalls.
  • Der Versatzwinkel sollte nicht weniger als 0° und nicht mehr als 4° betragen. Der Versatzwinkel mit einem Winkel von 0° erzeugt einen Zustand, in dem die Normalrichtung der ersten Hauptfläche 3 und die c-Achse des 4H-SiC-Einkristalls miteinander übereinstimmen. Der Versatzwinkel kann mehr als 0° und weniger als 4° betragen. Typischerweise ist der Versatzwinkel im Bereich von 2° ±10% oder 4° ±10%.
  • Genauer gesagt, weist die SiC-Halbleiterschicht 2 eine Schichtstruktur auf, die ein SiC-Halbleitersubstrat 5 und eine SiC-Epitaxialschicht 6 beinhaltet. Das SiC-Halbleitersubstrat 5 bildet die zweite Hauptfläche 4 der SiC-Halbleiterschicht 2. Die SiC-Epitaxialschicht 6 bildet die erste Hauptfläche 3 der SiC-Halbleiterschicht 2.
  • Das SiC-Halbleitersubstrat 5 besteht aus einem n+-artigen 4H-SiC monokristallinen Substrat. Die Hauptfläche des 4H-SiC monokristallinen Substrats kann einen Versatzwinkel aufweisen, der in einem Winkel von 10° oder weniger in <11-20>-Richtung der [0001]-Ebene geneigt ist. Insbesondere ist der Versatzwinkel nicht kleiner als 0° und nicht größer als 4° (z.B. 2° oder 4°).
  • Das SiC-Halbleitersubstrat 5 ist als Drain-Bereich 7 des MISFETs ausgebildet. Die n-Verunreinigungskonzentration des SiC-Halbleitersubstrats 5 sollte nicht weniger als 1,0×1015 cm-3 und nicht mehr als 1,0×1021 cm-3 (z.B. etwa 1,0×1018 cm-3) betragen.
  • Die SiC-Epitaxialschicht 6 besteht aus einer n-artigen 4H-SiC Einkristallschicht, die den oben genannten Versatzwinkel aufweist. Die SiC-Epitaxialschicht 6 weist eine n-Verunreinigungskonzentration auf, die geringer ist als die n-Verunreinigungskonzentration des SiC-Halbleitersubstrats 5. Die n-Verunreinigungskonzentration der SiC-Epitaxialschicht 6 sollte nicht weniger als 1,0×1015 cm-3 und nicht mehr als 1,0×1017 cm-3 (z.B. etwa 1,0×1016 cm-3) betragen. Die Kohlenstoffdichte der SiC-Epitaxialschicht 6 sollte nicht weniger als 1,0×1022 cm-3 und nicht mehr als 1,0×1024 cm-3 (z.B. etwa 5,0×1022 cm-3) betragen.
  • Ein p-Körperbereich 8 wird an einem Oberflächenschichtabschnitt der ersten Hauptfläche 3 der SiC-Halbleiterschicht 2 gebildet. Der Körperbereich 8 ist so ausgebildet, dass er ein Abstand zur ersten Hauptflächenseite 3 in Bezug auf das SiC-Halbleitersubstrat 5 aufweist. Ein Bereich zwischen dem SiC-Halbleitersubstrat 5 und dem Körperbereich 8 ist als Driftbereich 9 in der SiC-Epitaxialschicht 6 ausgebildet.
  • Am Oberflächenschichtabschnitt der ersten Hauptfläche 3 wird einen Graben(Trench)-Gate-Struktur 10 gebildet. Die Trench-Gate-Struktur 10 beinhaltet ein Trench-Gate 11, eine Gate-Oxidschicht 12 und eine Gate-Elektrodenschicht 13. Das Trench-Gate 11 durchquert den Körperbereich 8 von der ersten Hauptfläche 3 und erreicht den Driftbereich 9. Im Trench-Gate 11 kann ein Eckabschnitt, durch den eine Seitenwand und eine Bodenwand miteinander verbunden sind, eine gekrümmte Ebene aufweisen.
  • Die Gate-Oxidschicht 12 ist als Beispiel für eine SiO2 (Siliziumoxid)-Schicht ausgebildet. Die Gate-Oxidschicht 12 ist in einer filmartigen Form entlang einer Innenwandfläche des Trench-Gates 11 ausgebildet und definiert eine versenkte Fläche im Trench-Gate 11. Die Gate-Oxidschicht 12 kann integral einen Beschichtungsabschnitt aufweisen, der aus dem Trench-Gate 11 herausgezogen ist und mit dem die erste Hauptfläche 3 beschichtet ist.
  • Die Gate-Oxidschicht 12 weist eine an die SiC-Halbleiterschicht 2 angrenzende Verbindungsfläche 21 und eine Nicht-Verbindungsfläche 22 auf, die auf der der Verbindungsfläche 21 gegenüberliegenden Seite angeordnet ist. Die Gate-Oxidschicht 12 kann eine Dicke von nicht weniger als 20 nm und nicht mehr als 500 nm aufweisen. Vorzugsweise beträgt die Dicke der Gate-Oxidschicht 12 150 nm oder weniger. Besonders bevorzugt beträgt die Dicke der Gate-Oxidschicht 12 100 nm oder weniger.
  • Die Dicke der Gate-Oxidschicht 12 entspricht einer Dicke zwischen der Verbindungsfläche 21 und der Nicht-Verbindungsfläche 22. Die Dicke der Gate-Oxidschicht 12 ist ferner eine Dicke entlang der normalen Richtung der Innenwandfläche des Trench-Gates 11 bei der vorliegenden bevorzugten Ausführungsform. Mit anderen Worten, die Dickenrichtung der Gate-Oxidschicht 12 stimmt mit der Normalrichtung der Innenwandfläche des Trench-Gates 11 überein.
  • Die Gate-Oxidschicht 12 beinhaltet einen ersten Bereich 14 und einen zweiten Bereich 15 in der vorliegenden bevorzugten Ausführungsform. Der erste Bereich 14 ist entlang der Seitenwand des Trench-Gates 11 ausgebildet. Der zweite Bereich 15 ist entlang der Bodenwand des Trench-Gates 11 ausgebildet. Der zweite Bereich 15 weist eine zweite Dicke T2 auf, die gleich einer ersten Dicke T1 des ersten Bereichs 14 oder mehr ist. Das Verhältnis T2/T1 der zweiten Dicke T2 zur ersten Dicke T1 sollte nicht kleiner als 1 und nicht größer als 3 sein.
  • Die erste Dicke T1 sollte nicht weniger als 20 nm und nicht mehr als 200 nm betragen. Vorzugsweise beträgt die erste Dicke T1 150 nm oder weniger. Besonders bevorzugt beträgt die erste Dicke T1 100 nm oder weniger. Die zweite Dicke T2 sollte nicht weniger als 20 nm und nicht mehr als 500 nm betragen. Der erste Bereich 14 kann eine gleichmäßige Dicke aufweisen. Der zweite Bereich 15 kann eine gleichmäßige Dicke aufweisen. Wenn die erste Dicke T1 gleich der zweiten Dicke T2 ist, werden der erste Bereich 14 und der zweite Bereich 15 beide mit einer gleichmäßigen Dicke gebildet.
  • Die Gate-Oxidschicht 12 beinhaltet einen Wölbungsabschnitt 16, der bei der vorliegenden bevorzugten Ausführungsform entlang eines Eckabschnitts auf einer offenen Seite des Trench-Gates 11 ausgebildet ist. Der Wölbungsabschnitt 16 erstreckt sich in einer gekrümmten Form zu einer inneren Seite des Trench-Gates 11. Der Wölbungsabschnitt 16 verengt die Öffnung des Trench-Gates 11 in einem Öffnungsabschnitt des Trench-Gates 11.
  • Die Gate-Oxidschicht 12 beinhaltet einen kohlenstoffdichtereduzierenden Bereich 23 und einen Bereich mit niedriger Kohlenstoffdichte 24. Der kohlenstoffdichtereduzierende Bereich 23 und der Bereich mit niedriger Kohlenstoffdichte 24 beinhalten jeweils Kohlenstoffatome, die aus der Gate-Oxidschicht 12 diffundiert sind.
  • Der kohlenstoffdichtereduzierende Bereich 23 und der Bereich mit niedriger Kohlenstoffdichte 24 werden in einem Bereich gebildet, der zumindest an den Körperbereich 8 (ein Kanal CH des später beschriebenen MISFET) in der Gate-Oxidschicht 12 angrenzt. Der kohlenstoffdichtereduzierende Bereich 23 und der Bereich mit niedriger Kohlenstoffdichte 24 werden ferner in einem Bereich der Gate-Oxidschicht 12 gebildet, der an den Driftbereich 9 oder an einen später beschriebenen Source-Bereich 26 angrenzt. Der kohlenstoffdichtereduzierende Bereich 23 und der Bereich mit niedriger Kohlenstoffdichte 24 sind in der Gate-Oxidschicht 12 gleichmäßig ausgebildet.
  • Genauer gesagt, ist der kohlenstoffdichtereduzierende Bereich 23 an einem Oberflächenschichtabschnitt der Verbindungsfläche 21 der Gate-Oxidschicht 12 gebildet. Der kohlenstoffdichtereduzierende Bereich 23 weist eine Kohlenstoffdichte auf, die allmählich von der Verbindungsfläche 21 zur Nicht-Verbindungsfläche 22 ausgehend von der Kohlenstoffdichte (1,0×1022 cm-3 oder mehr) der SiC-Epitaxialschicht 6 bis 1,0×1019 cm-3 oder weniger abnimmt. Die Dicke des kohlenstoffdichtereduzierenden Bereichs 23 bezogen auf die Verbindungsfläche 21 der Gate-Oxidschicht 12 beträgt in der vorliegenden bevorzugten Ausführungsform nicht weniger als 0,15 nm und nicht mehr als 25 nm.
  • Der Bereich mit niedriger Kohlenstoffdichte 24 ist an einem Oberflächenschichtabschnitt der Nicht-Verbindungsfläche 22 der Gate-Oxidschicht 12 gebildet. Genauer gesagt, ist der Bereich mit niedriger Kohlenstoffdichte 24 in einem Bereich zwischen der Nicht-Verbindungsfläche 22 und dem kohlenstoffdichtereduzierenden Bereich 23 in der Gate-Oxidschicht 12 gebildet.
  • Der Bereich mit niedriger Kohlenstoffdichte 24 weist eine Dicke auf, die durch Subtraktion der Dicke des kohlenstoffdichtereduzierenden Bereichs 23 von der Dicke der Gate-Oxidschicht 12 erhalten wird. In Bezug auf die Dickenrichtung der Gate-Oxidschicht 12 ist ein Anteil, in dem der Bereich mit niedriger Kohlenstoffdichte 24 zu der Gate-Oxidschicht 12 beiträgt, gleich oder mehr als ein Anteil, in dem der kohlenstoffdichtereduzierenden Bereich 23 zu der Gate-Oxidschicht 12 beiträgt. Mit anderen Worten, der Bereich mit niedriger Kohlenstoffdichte 24 hat eine Dicke, die gleich oder größer ist als die Dicke des Bereichs mit niedriger Kohlenstoffdichte 24.
  • Insbesondere in Bezug auf die Dickenrichtung der Gate-Oxidschicht 12 ist ein Anteil, in dem der Bereich mit niedriger Kohlenstoffdichte 24 zu der Gate-Oxidschicht 12 beiträgt, größer als ein Anteil, in dem der kohlenstoffdichtereduzierende Bereich 23 zu der Gate-Oxidschicht 12 beiträgt. Mit anderen Worten, der Bereich mit niedriger Kohlenstoffdichte 24 weist eine Dicke auf, die die Dicke des Bereichs mit niedriger Kohlenstoffdichte 24 übersteigt.
  • Der Bereich mit niedriger Kohlenstoffdichte 24 hat eine Kohlenstoffdichte von 1,0×1019 cm-3 oder weniger. Genauer gesagt, ist die Kohlenstoffdichte des Bereichs 24 mit niedriger Kohlenstoffdichte kleiner als 1,0×1019 cm-3 . Genauer gesagt, hat die Kohlenstoffdichte des Bereichs 24 mit niedriger Kohlenstoffdichte einen Mindestwert, der 1,0×1017 cm-3 überschreitet und nicht mehr als 1,0×1018 cm-3 beträgt. Der Minimalwert des Bereichs mit niedriger Kohlenstoffdichte 24 ist im Wesentlichen in der Mitte in Dickenrichtung der Gate-Oxidschicht 12 positioniert.
  • Der Bereich mit niedriger Kohlenstoffdichte 24 beinhaltet einen ersten Bereich mit einer vergleichsweise hohen Kohlenstoffdichte und einen zweiten Bereich mit einer niedrigeren Kohlenstoffdichte als der erste Bereich. Der erste Bereich ist auf der Nicht-Verbindungsfläche 22 Seite positioniert, und der zweite Bereich ist auf der Verbindungsfläche 21 Seite positioniert. Genauer gesagt, ist der zweite Bereich in einem Bereich zwischen dem ersten Bereich und dem Bereich mit niedriger Kohlenstoffdichte 24 positioniert.
  • Der erste Bereich weist eine Kohlenstoffdichte auf, die 1,0×1018 cm-3 überschreitet und die nicht mehr als 1,0×1019 cm-3 beträgt. Der zweite Bereich weist eine Kohlenstoffdichte auf, die 1,0×1017 cm-3 überschreitet und die nicht mehr als 1,0×1018 cm-3 beträgt. Der Minimalwert des Bereichs 24 mit niedriger Kohlenstoffdichte ist im zweiten Bereich positioniert.
  • Als Beispiel kann der erste Bereich eine Dicke aufweisen, die nicht weniger als 5 nm und nicht mehr als 20 nm beträgt. Der erste Bereich kann eine Dicke aufweisen, die nicht weniger als 5 nm und nicht mehr als 10 nm beträgt, oder die nicht weniger als 10 nm und nicht mehr als 15 nm beträgt, oder die nicht weniger als 15 nm und nicht mehr als 20 nm beträgt. Vorzugsweise hat der erste Bereich eine Dicke von 10 nm oder mehr.
  • Die Dicke des zweiten Bereichs hängt von der Dicke der Gate-Oxidschicht 12 ab. Als Beispiel kann der zweite Bereich eine Dicke aufweisen, die nicht weniger als 5 nm und nicht mehr als 50 nm beträgt. Der zweite Bereich kann eine Dicke aufweisen, die nicht weniger als 5 nm und nicht mehr als 10 nm oder nicht weniger als 10 nm und nicht mehr als 15 nm oder nicht weniger als 15 nm und nicht mehr als 20 nm oder nicht weniger als 15 nm und nicht mehr als 20 nm oder nicht weniger als 20 nm und nicht mehr als 25 nm beträgt, oder nicht weniger als 25 nm und nicht mehr als 30 nm, oder nicht weniger als 30 nm und nicht mehr als 35 nm, oder nicht weniger als 35 nm und nicht mehr als 40 nm, oder nicht weniger als 40 nm und nicht mehr als 45 nm, oder nicht weniger als 45 nm und nicht mehr als 50 nm. Der zweite Bereich kann eine Dicke aufweisen, die nicht weniger als 5 nm und nicht mehr als 20 nm beträgt.
  • Vorzugsweise hat der zweite Bereich eine Dicke von 10 nm oder mehr. Vorzugsweise ist der zweite Bereich in einer Tiefenposition von mindestens 10 nm oder mehr von der Nicht-Verbindungsfläche 22 in Richtung der Verbindungsfläche 21 in der Gate-Oxidschicht 12 gebildet.
  • P (Phosphor) ist nicht dem Bereich 24 mit niedriger Kohlenstoffdichte und dem kohlenstoffdichtereduzierenden Bereich 23 (d.h. der Gate-Oxidschicht 12) hinzugefügt. „Diffundiert“ ist nicht im Begriff „Hinzugefügt“ inbegriffen. Mit anderen Worten, wenn P (Phosphor) , das als n-Verunreinigung dient, in der SiC-Halbleiterschicht 2 enthalten ist und wenn P (Phosphor), das als n-Verunreinigung dient, in die Gate-Oxidschicht 12 diffundiert, bedeutet diese Diffusion nicht, dass P (Phosphor) der Gate-Oxidschicht 12 hinzugefügt wurde.
  • Wenn die Gate-Oxidschicht 12 P (Phosphor) als n-Verunreinigung beinhaltet, ist die n-Verunreinigungskonzentration der Gate-Oxidschicht 12 (Phosphordichte) geringer als die n-Verunreinigungskonzentration (Phosphordichte) der SiC-Halbleiterschicht 2 (d.h. der SiC-Epitaxialschicht 6). In diesem Fall weist die n-Verunreinigungskonzentration (Phosphordichte) der Gate-Oxidschicht 12 ein Profil auf, das von der Verbindungsfläche 21 zur Nicht-Verbindungsfläche 22 allmählich abnimmt. Dieses Profil wird durch die Diffusion von P (Phosphor) aus der SiC-Halbleiterschicht 2 gebildet. Die n-Verunreinigungskonzentration (Phosphordichte) der Gate-Oxidschicht 12 ist kleiner als 1,0×1016 cm-3.
  • Unter erneuter Bezugnahme auf 1 ist die Gate-Elektrodenschicht 13 im Trench-Gate 11 mit der Gate-Oxidschicht 12 dazwischen vergraben. Genauer gesagt, ist die Gate-Elektrodenschicht 13 eine versenkte Fläche, die durch die Gate-Oxidschicht 12 im Trench-Gate 11 definiert ist.
  • Ein oberer Endabschnitt der Gate-Elektrodenschicht 13 ist angrenzend an den Wölbungsabschnitt 16 der Gate-Oxidschicht 12. Somit weist der obere Endabschnitt der Gate-Elektrodenschicht 13 einen verengten Abschnitt auf, der sich entlang des Wölbungsabschnitts 16 der Gate-Oxidschicht 12 erstreckt. Die Gate-Elektrodenschicht 13 kann mindestens eines aus Wolfram, Titan, Titannitrid, Molybdän und elektrisch leitfähigem Polysilizium beinhalten.
  • Ein Grenzflächenbereich 25 ist an einer Grenzfläche gebildet, die an die Gate-Oxidschicht 12 bei der SiC-Halbleiterschicht 2 angrenzt. Der Grenzflächenbereich 25 beinhaltet Stickstoffatome bei der vorliegenden bevorzugten Ausführungsform. Genauer gesagt, ist der Grenzflächenbereich 25 eine stickstoffbegrenzte Oberfläche, die durch Stickstoffatome abgeschlossen ist. Die Stickstoffdichte des Grenzflächenbereichs 25 sollte nicht weniger als 5,0×1011 cm-3 und nicht mehr als 5,0×1021 cm-3 (z.B. etwa 5,0×1020 cm-3) betragen. Diese Stickstoffatome diffundieren durch die Gate-Oxidschicht 12 in den Grenzflächenbereich 25. Die Stickstoffatomdichte auf der Verbindungsflächenseite 21 der Gate-Oxidschicht 12 ist größer als die Stickstoffatomdichte auf der Nicht-Verbindungsflächenseite 22 der Gate-Oxidschicht 12.
  • Ein n+-artiger Source-Bereich 26 wird in einem Bereich entlang der Seitenwand des Trench-Gates 11 in einem Oberflächenschichtabschnitt des Körperbereichs 8 gebildet. Die n-Verunreinigungskonzentration des Source-Bereichs 26 sollte nicht weniger als 1,0×1015 cm-3 und nicht mehr als 1,0×1021 cm-3 (z.B. etwa 1,0×1019 cm-3) betragen. Die n-artige Verunreinigung des Source-Bereichs 26 kann As (Arsen) oder P (Phosphor) sein.
  • Ein p+-Kontaktbereich 27 wird in einem Bereich mit einem Abstand von der Seitenwand des Trench-Gates 11 im Oberflächenschichtabschnitt des Körperbereichs 8 gebildet. Der p+-artige Kontaktbereich 27 ist elektrisch mit dem Körperbereich 8 verbunden. Der Kontaktbereich 27 durchläuft den Source-Bereich 26 von der ersten Hauptfläche 3 und erreicht den Körperbereich 8.
  • Wie so beschrieben, werden im Bereich entlang der Seitenwand des Trench-Gates 11 im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Source-Bereich 26, der Körperbereich 8 und der Driftbereich 9 in dieser Reihenfolge von der ersten Hauptfläche 3 zur zweiten Hauptflächenseite 4 gebildet. Der Kanal CH des MISFET ist in einem der Gate-Elektrodenschicht 13 zugewandten Bereich mit der Gate-Oxidschicht 12 dazwischen im Körperbereich 8 gebildet.
  • Auf der ersten Hauptfläche 3 ist eine Zwischenisolierschicht 31 ausgebildet. Die Zwischenisolierschicht 31 kann Siliziumoxid oder Siliziumnitrid beinhalten. Bei der vorliegenden bevorzugten Ausführungsform beinhaltet die Zwischenisolierschicht 31 Siliziumoxid. Die Zwischenisolierschicht 31 beschichtet die Trench-Gate-Struktur 10 und einen beliebigen Bereich der ersten Hauptfläche 3. Kontaktlöcher 32 sind in der Zwischenisolierschicht 31 ausgebildet. Die Kontaktlöcher 32 zeigen den Source-Bereich 26 und den Kontaktbereich 27 an.
  • Eine Source-Elektrode 33 ist auf der Zwischenisolierschicht 31 ausgebildet. Die Source-Elektrode 33 tritt von der Zwischenisolierschicht 31 in die Kontaktlöcher 32 ein. Die Source-Elektrode 33 ist mit dem Source-Bereich 26 und dem Kontaktbereich 27 bei den Kontaktlöchern 32 verbunden. Eine Drain-Elektrode 34 ist mit der zweiten Hauptfläche 4 der SiC-Halbleiterschicht 2 verbunden.
  • 2 ist ein Flussdiagramm, um ein Beispiel für ein Verfahren zur Herstellung der in 1 dargestellten Halbleitervorrichtung 1 zu beschreiben. 3A bis 3N sind Querschnittsansichten, um ein Beispiel für ein Verfahren zur Herstellung der in 1 dargestellten Halbleitervorrichtung 1 zu beschreiben.
  • Unter Bezugnahme auf 3A wird die SiC-Halbleiterschicht 2 vorbereitet (Schritt S1 von 2) . Die SiC-Halbleiterschicht 2 wird geformt durch einen Schritt zur Herstellung des SiC-Halbleitersubstrats 5 und einen Schritt zur Bildung der SiC-Epitaxialschicht 6 auf einer Hauptfläche des SiC-Halbleitersubstrats 5. Die SiC-Epitaxialschicht 6 wird durch epitaktisches Wachstum von SiC auf der Hauptfläche des SiC-Halbleitersubstrats 5 gebildet.
  • Danach wird unter Bezugnahme auf 3B der p-Körperbereich 8 am Oberflächenschichtabschnitt der ersten Hauptfläche 3 der SiC-Halbleiterschicht 2 gebildet (Schritt S2 von 2). Der Schritt zum Bilden des Körperbereichs 8 beinhaltet einen Schritt zum Einbringen einer p-artigen Verunreinigung in den Oberflächenschichtabschnitt der ersten Hauptfläche 3. Die p-artige Verunreinigung kann nach einem Ionenimplantationsverfahren in den Oberflächenschichtabschnitt der ersten Hauptfläche 3 eingebracht werden.
  • Danach wird unter Bezugnahme auf 3C der p+-artige Kontaktbereich 27 am Oberflächenschichtabschnitt des Körperbereichs 8 gebildet (Schritt S2 von 2). Der Schritt zum Bilden des Kontaktbereichs 27 beinhaltet einen Schritt zum Einbringen einer p-Verunreinigung in den Oberflächenschichtabschnitt des Körperbereichs 8. Die p-artige Verunreinigung kann nach dem Ionenimplantationsverfahren, bei dem eine Ionenimplantationsmaske 41 verwendet wird, in den Oberflächenschichtabschnitt des Körperbereichs 8 eingebracht werden.
  • Danach wird unter Bezugnahme auf 3D der n+-artige Source-Bereich 26 am Oberflächenschichtabschnitt des Körperbereichs 8 gebildet (Schritt S2 von 2). Der Schritt zum Bilden des Source-Bereichs 26 beinhaltet einen Schritt zum Einfügen einer n-artigen Verunreinigung in den Oberflächenschichtabschnitt des Körperbereichs 8. Die n-artige Verunreinigung kann nach dem Ionenimplantationsverfahren, bei dem eine Ionenimplantationsmaske 42 verwendet wird, in den Oberflächenschichtabschnitt des Körperbereichs 8 eingebracht werden.
  • Die Reihenfolge, in dem die Formschritte des Körperbereichs 8, des Kontaktbereichs 27 und des Source-Bereichs 26 durchgeführt werden, ist nur ein Beispiel, und die vorliegende Erfindung ist nicht auf diese Reihenfolge beschränkt. Die Reihenfolge, in dem die Formschritte des Körperbereich 8, des Kontaktbereichs 27 und des Source-Bereichs 26 durchgeführt werden, kann so geändert werden, dass diese Schritte bei Bedarf durcheinander ersetzt werden.
  • Danach wird unter Bezugnahme auf 3E auf der ersten Hauptfläche 3 (Schritt S3 von 2) eine Hartmaske 43 mit einer vorgegebenen Struktur gebildet. Die harte Maske 43 kann einen Isolator (z.B. Siliziumoxid) beinhalten. Die Hartmaske 43 weist eine Öffnung 44 auf, durch die ein Bereich, in dem das Trench-Gate 11 ausgebildet werden soll, freigelegt wird.
  • Danach wird unter Bezugnahme auf 3F ein Teil, der als Trench-Gate 11 in der ersten Hauptfläche 3 dient, entfernt. Ein unnötiger Teil der SiC-Halbleiterschicht 2 kann nach einem Ätzverfahren (z.B. Trockenätzverfahren), bei dem die Hartmaske 43 verwendet wird, entfernt werden. Somit wird das Trench-Gate 11 in der ersten Hauptfläche 3 gebildet. Danach wird die Hartmaske 43 entfernt.
  • Danach wird unter Bezugnahme auf 3G die Gate-Oxidschicht 12 an der ersten Hauptfläche 3 gebildet (Schritt S4 von 2). Die Gate-Oxidschicht 12 wird durch ein Oxidationsbehandlungsverfahren (insbesondere ein Verfahren der thermischen Oxidationsbehandlung) gebildet. In diesem Schritt wird die Gate-Oxidschicht 12 mit einer Dicke von 20 nm oder mehr durch Oxidieren der ersten Hauptfläche 3 bei einer Temperatur von 1000°C oder mehr gebildet.
  • So wird beispielsweise die Gate-Oxidschicht 12 mit einer Dicke von etwa 90 nm durch Oxidation der ersten Hauptfläche 3 unter den Bedingungen einer Temperatur von 1150°C und einer Dauer von etwa 20 Stunden gebildet. Die Gate-Oxidschicht 12 mit einer Dicke von etwa 60 nm wird durch Oxidation der ersten Hauptfläche 3 unter den Bedingungen einer Temperatur von 1300°C und einer Dauer von etwa 40 Minuten gebildet.
  • Das Oxidationsbehandlungsverfahren kann ein Trockenoxidationsbehandlungsverfahren oder ein Nassoxidationsbehandlungsverfahren beinhalten. Die Gate-Oxidschicht 12 wird nach dem Trockenoxidbehandlungsverfahren in der vorliegenden bevorzugten Ausführungsform gebildet. Die Gate-Oxidschicht 12 kann anstelle des Oxidationsverfahrens nach einem CVD-Verfahren (Chemical Vapor Deposition) gebildet werden.
  • Unmittelbar nach der Bildung der Gate-Oxidschicht 12 liegen im Grenzflächenbereich 25, der an die Gate-Oxidschicht 12 bei der SiC-Halbleiterschicht 2 angrenzt, hängende Bindungen und Kohlenstoffatome vor. In 3G ist die hängende Bindung kurz als „X“ und das Kohlenstoffatom kurz als „C“ dargestellt. Sowohl die hängenden Bindungen als auch die Kohlenstoffatome sind ein Faktor für Grenzflächendefekte im Grenzflächenbereich 25. In einem Zustand, in dem hängende Bindungen und Kohlenstoffatome vorhanden sind, ist es unmöglich, eine ausgezeichnete Kanalmobilität zu erreichen.
  • Danach wird unter Bezugnahme auf 3H ein Stickstoffatomeinfügeschritt zum Einbringen von Stickstoffatomen in die Gate-Oxidschicht 12 durchgeführt (Schritt S5 von 2). Der Stickstoffatomeinfügeschritt wird auch als Post-Depositions-Glühschritt oder Post-Oxidations-Glühschritt bezeichnet.
  • Der Stickstoffatomeinfügeschritt beinhaltet einen Schritt zur Anwendung einer Glühbehandlung in einer Gasatmosphäre, die Stickstoffatome beinhaltet. Phosphoratome sind in dieser Atmosphäre nicht enthalten. Der Stickstoffatomeinfügeschritt kann unter den Bedingungen einer Temperatur von nicht weniger als 1000°C und nicht mehr als 1400°C (z.B. etwa 1250°C) und einer Dauer von nicht weniger als 1 Minute und nicht mehr als 600 Minuten durchgeführt werden.
  • Bei der vorliegenden bevorzugten Ausführungsform ist das Gas, das Stickstoffatome beinhaltet, ein Mischgas, in dem ein NO (Stickstoffmonoxid)-Gas, das Stickstoffatome und Sauerstoffatome beinhaltet, mit einem Inertgas verdünnt ist. Das Inertgas kann N2 (Stickstoff) Gas, Ar (Argon) Gas und/oder He (Helium) Gas beinhalten. Der Gehalt des Inertgases im Mischgas sollte nicht weniger als 5% und nicht mehr als 20% (z.B. etwa 10%) betragen.
  • In diesem Schritt werden Stickstoffatome im NO (Stickstoffmonoxid)-Gas in die Gate-Oxidschicht 12 eingebracht. Diese Stickstoffatome werden mit hängenden Bindungen kombiniert, die im Grenzflächenbereich 25 der SiC-Halbleiterschicht 2 vorhanden sind. In 3H ist das Stickstoffatom als „N“ dargestellt.
  • Zusätzlich werden in diesem Schritt auch Sauerstoffatome im NO (Stickstoffmonoxid)-Gas in die Gate-Oxidschicht 12 eingebracht. Diese Sauerstoffatome reagieren mit Kohlenstoffatomen in der Gate-Oxidschicht 12. Zusätzlich reagieren diese Sauerstoffatome auch mit Kohlenstoffatomen, die im Grenzflächenbereich 25 der SiC-Halbleiterschicht 2 vorhanden sind. Folglich werden die Kohlenstoffatome in der Gate-Oxidschicht 12 und die im Grenzflächenbereich 25 der SiC-Halbleiterschicht 2 vorhandenen Kohlenstoffatome zu CO (Kohlenmonoxid) oder CO2 (Kohlendioxid).
  • In diesem Schritt ermöglichen Stickstoffatome, Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) mit Stickstoff abzuschließen. Zusätzlich ist es in diesem Schritt möglich, Kohlenstoffatome von der Gate-Oxidschicht 12 und vom Grenzflächenbereich 25 zu lösen. Daher ist es möglich, Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) zu reduzieren.
  • Unter Bezugnahme auf 3I wird nach Durchführung des Stickstoffatomeinfügeschritts ferner ein Sauerstoffatomeinfügeschritt zum Einführen von Sauerstoffatomen in die Gate-Oxidschicht 12 durchgeführt (Schritt S6 von 2). Der Sauerstoffatomeinfügeschritt beinhaltet einen Schritt zur Anwendung einer Glühbehandlung in einer sauerstoffarmen Partialdruckatmosphäre, die mit einem Mischgas einschließlich eines Inertgases verdünnt wurde. Das Inertgas kann Edelgase, Stickstoffatome usw. beinhalten. Phosphoratome sind nicht in der sauerstoffarmen Partialdruckatmosphäre enthalten.
  • Der Sauerstoffpartialdruck in der sauerstoffarmen Partialdruckatmosphäre sollte nicht weniger als 0,1 Pa und nicht mehr als 10 Pa betragen. Der Sauerstoffatomeinfügeschritt kann unter den Bedingungen einer Temperatur von nicht weniger als 800°C und nicht mehr als 1500°C (z.B. etwa 1300°C) und einer Dauer von nicht weniger als 1 Minute und nicht mehr als 600 Minuten durchgeführt werden. Der Druck des Mischgases sollte nicht weniger als 0,1 Atmosphärendruck und nicht mehr als 2 Atmosphärendruck (z.B. etwa 1 Atmosphärendruck) betragen.
  • In diesem Schritt werden Sauerstoffatome in einem O2 (Sauerstoff)-Gas in die Gate-Oxidschicht 12 eingebracht. Diese Sauerstoffatome reagieren mit Kohlenstoffatomen in der Gate-Oxidschicht 12. Zusätzlich reagieren diese Sauerstoffatome auch mit Kohlenstoffatomen, die im Grenzflächenbereich 25 der SiC-Halbleiterschicht 2 vorhanden sind.
  • Somit werden die Kohlenstoffatome in der Gate-Oxidschicht 12 und die im Grenzflächenbereich 25 vorhandenen Kohlenstoffatome zu CO (Kohlenmonoxid) oder CO2 (Kohlendioxid). Dadurch ist es möglich, Kohlenstoffatome von der Gate-Oxidschicht 12 und vom Grenzflächenbereich 25 zu lösen.
  • Daher ist es möglich, Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) weiter zu reduzieren. Insbesondere wenn eine Atmosphäre vorgesehen ist, in der der Sauerstoffpartialdruck nicht weniger als 0,1 Pa und nicht mehr als 10 Pa beträgt, ist es möglich, Kohlenstoffatome vom Grenzflächenbereich 25 entsprechend abzutrennen und gleichzeitig den Grenzflächenbereich 25 von der Oxidation abzuhalten.
  • Danach wird unter Bezugnahme auf 3J auf der ersten Hauptfläche 3 (Schritt S7 von 2) eine Grundelektrodenschicht 45 gebildet, die als Basis der Gate-Elektrodenschicht 13 dient. Die Grundelektrodenschicht 45 kann elektrisch leitfähiges Polysilizium beinhalten. Die Grundelektrodenschicht 45 kann nach dem CVD-Verfahren gebildet werden. Die Grundelektrodenschicht 45 füllt das Trench-Gate 11 und beschichtet die erste Hauptfläche 3.
  • Danach wird unter Bezugnahme auf 3K ein unnötiger Teil der Grundelektrodenschicht 45 entfernt. Der unnötige Teil der Grundelektrodenschicht 45 kann nach einem Ätzverfahren (z.B. Nassätzverfahren), bei dem eine Maske (nicht dargestellt) verwendet wird, entfernt werden. Der überflüssige Teil der Grundelektrodenschicht 45 kann entfernt werden, bis die Gate-Oxidschicht 12 freigelegt ist. Dadurch wird die Gate-Elektrodenschicht 13 gebildet.
  • Danach wird unter Bezugnahme auf 3L die Zwischenisolierschicht 31 auf der ersten Hauptfläche 3 gebildet (Schritt S8 von 2). Die Zwischenisolierschicht 31 kann Siliziumoxid beinhalten. Die Zwischenisolierschicht 31 kann nach dem CVD-Verfahren gebildet werden.
  • Danach wird unter Bezugnahme auf 3M eine Maske 46 mit einer vorbestimmten Struktur auf der Zwischenisolierschicht 31gebildet (Schritt S9 von 2). Die Maske 46 kann eine Resistmaske mit einem lichtempfindlichen Harz sein. Die Maske 46 weist eine Öffnung 47 auf, durch die ein Bereich, in dem die Kontaktlöcher 32 zu bilden sind, freigelegt wird.
  • Danach wird ein unnötiger Teil der Zwischenisolierschicht 31 entfernt. Der unnötige Teil der Zwischenisolierschicht 31 kann durch ein Ätzverfahren (z.B. Nassätzverfahren), bei dem die Maske 46 verwendet wird, entfernt werden. In diesem Schritt wird auch ein unnötiger Teil der Gate-Oxidschicht 12 entfernt. Dadurch werden die Kontaktlöcher 32 gebildet. Nachdem die Kontaktlöcher 32 gebildet sind, wird die Maske 46 entfernt.
  • Danach wird unter Bezugnahme auf 3N die Source-Elektrode 33 auf der ersten Hauptfläche 3 und die Drain-Elektrode 34 auf der zweiten Hauptfläche 4 gebildet (Schritt S10 von 2). Die Halbleitervorrichtung 1 wird durch Schritte hergestellt, die die oben genannten Schritte beinhalten.
  • 4 ist eine Grafik, die ein Messergebnis der Kohlenstoffdichte der Gate-Oxidschicht zeigt, die unter anderen Bedingungen als die der Gate-Oxidschicht 12 hergestellt wurde. In 4 stellt die Ordinatenachse die Kohlenstoffdichte[cm-3] und die Abszissenachse die Tiefe[nm] dar. Genauer gesagt, stellt die Abszissenachse die Tiefe in einer Richtung dar, die der SiC-Halbleiterschicht 2 (Verbindungsfläche 21) von der Nicht-Verbindungsfläche 22 der Gate-Oxidschicht 12 zugewandt ist, unter der Annahme, dass die Nicht-Verbindungsfläche 22 der Gate-Oxidschicht 12 Null ist.
  • Eine erste Kurve L1, eine zweite Kurve L2 und eine dritte Kurve L3 sind in 4 dargestellt. Die erste Kurve L1 stellt die Kohlenstoffdichte einer ersten Referenz-Gate-Oxidschicht dar. Bei einem Schritt zum Bilden der ersten Referenz-Gate-Oxidschicht werden der Stickstoffatomeinfügeschritt (Schritt S5) und der Stickstoffatomeinfügeschritt (Schritt S6) nicht durchgeführt. Die Dicke der ersten Referenz-Gate-Oxidschicht beträgt etwa 54 nm.
  • Die zweite Kurve L2 stellt die Kohlenstoffdichte einer zweiten Referenz-Gate-Oxidschicht dar. Bei einem Schritt zum Bilden der zweiten Referenz-Gate-Oxidschicht wird die Glühbehandlung in einer Ar (Argon) -Gasatmosphäre anstelle des Stickstoffatomeinführungsschritts (Schritt S5) und des Sauerstoffatomeinführungsschritts (Schritt S6) durchgeführt. Die Dicke der zweiten Referenz-Gate-Oxidschicht beträgt etwa 54 nm.
  • Die dritte Kurve L3 stellt die Kohlenstoffdichte einer dritten Referenz-Gate-Oxidschicht dar. Bei einem Schritt zum Bilden der dritten Referenz-Gate-Oxidschicht wird der Formschritt (Schritt S3) des Trench-Gates 11 nicht durchgeführt, während der Stickstoffatomeinfügeschritt (Schritt S5) und der Stickstoffatomeinfügeschritt (Schritt S6) durchgeführt werden. Die Dicke der dritten Referenz-Gate-Oxidschicht beträgt etwa 54 nm.
  • Der Schritt zum Bilden der dritten Referenz-Gate-Oxidschicht wird auf den Schritt zum Bilden der Gate-Oxidschicht 12 gemäß der vorliegenden bevorzugten Ausführungsform angewendet. Der Schritt zum Bilden der Gate-Oxidschicht 12 gemäß der vorliegenden bevorzugten Ausführungsform unterscheidet sich vom Schritt zum Bilden der dritten Referenz-Gate-Oxidschicht dadurch, dass die Gate-Oxidschicht 12 an der Innenwand des Trench-Gates 11 (in Wachstumsrichtung in Bezug auf die SiC-Halbleiterschicht 2) ausgebildet ist. Die Kohlenstoffdichte der Gate-Oxidschicht 12 gemäß der vorliegenden bevorzugten Ausführungsform ist jedoch im Wesentlichen gleich der Kohlenstoffdichte der dritten Referenz-Gate-Oxidschicht.
  • Unter Bezugnahme auf die erste Kurve L1 weist die erste Referenz-Gate-Oxidschicht den kohlenstoffdichtereduzierenden Bereich 23 und den Bereich mit niedriger Kohlenstoffdichte 24 auf. Der kohlenstoffdichtereduzierende Bereich 23 nimmt allmählich von der Kohlenstoffdichte (nicht weniger als 1,0×1022 cm-3) der SiC-Halbleiterschicht 2 auf 1,0×1019 cm-3 oder weniger ab. Der Bereich mit niedriger Kohlenstoffdichte 24 hat eine Kohlenstoffdichte von 1,0×1019 cm-3 oder weniger.
  • Die Kohlenstoffdichte der ersten Referenz-Gate-Oxidschicht ist ausgezeichnet. Der Stickstoffatomeinfügeschritt (Schritt S5) und der Stickstoffatomeinfügeschritt (Schritt S6) werden jedoch nicht bei der ersten Referenz-Gate-Oxidschicht angewandt. Daher existieren im Grenzflächenbereich 25 der SiC-Halbleiterschicht 2 hängende Bindungen und Kohlenstoffatome, wie in 3G dargestellt. Daher ist es unmöglich, eine ausgezeichnete Kanalmobilität zu erreichen.
  • Unter Bezugnahme auf die zweite Kurve L2 weist die zweite Referenz-Gate-Oxidschicht den kohlenstoffdichtereduzierenden Bereich 23 und den Bereich mit niedriger Kohlenstoffdichte 24 auf. Der kohlenstoffdichtereduzierende Bereich 23nimmt allmählich von der Kohlenstoffdichte (nicht weniger als 1,0×1022 cm-3) der SiC-Halbleiterschicht 2 auf 1,0×1021 cm-3 oder weniger ab. Der Bereich mit niedriger Kohlenstoffdichte 24 weist eine Kohlenstoffdichte von nicht weniger als 8,0×1019 cm-3 und nicht mehr als 1,0×1021 cm-3 auf.
  • Die Durchführung der Glühbehandlung in einer Ar(Argon)-Gasatmosphäre ist wirksam, um Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) zu reduzieren. Wie aus der zweiten Kurve L2 hervorgeht, enthält die zweite Referenz-Gate-Oxidschicht jedoch eine große Anzahl von Kohlenstoffatomen, so dass es unmöglich ist, eine ausgezeichnete Stehspannung zu erhalten.
  • Unter Bezugnahme auf die dritte Kurve L3 weist die dritte Referenz-Gate-Oxidschicht den kohlenstoffdichtereduzierenden Bereich 23 und den Bereich mit niedriger Kohlenstoffdichte 24 auf. Der kohlenstoffdichtereduzierende Bereich 23 nimmt allmählich von der Kohlenstoffdichte (nicht weniger als 1,0×1022 cm-3) der SiC-Halbleiterschicht 2 auf 1,0×1019 cm-3 oder weniger ab. Der Bereich mit niedriger Kohlenstoffdichte 24 hat eine Kohlenstoffdichte von 1,0×1019 cm-3 oder weniger.
  • Wie aus einem Vergleich zwischen der ersten Kurve L1 und der zweiten Kurve L2 ersichtlich ist, ist die Kohlenstoffdichte der dritten Referenz-Gate-Oxidschicht ausgezeichnet. Zusätzlich wird im Schritt der Bildung der dritten Referenz-Gate-Oxidschicht der Stickstoffatomeinfügeschritt (Schritt S5) durchgeführt, und somit werden Grenzflächendefekte des Grenzflächenbereichs 25 durch Stickstoffatome abgeschlossen. Zusätzlich wird beim Schritt zum Bilden der dritten Referenz-Gate-Oxidschicht der Sauerstoffatomeinfügeschritt (Schritt S6) durchgeführt, wodurch Kohlenstoffatome vom Grenzflächenbereich 25 gelöst werden. Daher ist es bei der dritten Referenz-Gate-Oxidschicht (d.h. der Gate-Oxidschicht 12) möglich, eine ausgezeichnete Kanalmobilität und eine ausgezeichnete Stehspannung zu realisieren.
  • Darüber hinaus wird bei dem Herstellungsverfahren bei der dritten Referenzgate-Oxidschicht keine Glühbehandlung in einer Atmosphäre mit P (Phosphor) durchgeführt. Daher wird P (Phosphor) nicht bei der dritten Referenz-Gate-Oxidschicht hinzugefügt. Mit anderen Worten, bei der dritten Referenzgate-Oxidschicht wird das Ausbilden einer Ladungsfalle verhindert. Daher ist es nach der dritten Referenz-Gate-Oxidschicht (d.h. der Gate-Oxidschicht 12) möglich, eine zeitabhängige Verschlechterung durch eine Ladungsfalle zu begrenzen.
  • 5 ist eine Grafik, die ein Messergebnis aus hochfrequenten CV-Charakteristiken und quasistatischen CV-Charakteristiken darstellt. In 5 stellt die Ordinatenachse ein Verhältnis C/Cox einer vollen Kapazität C der Halbleitervorrichtung 1 zu einer Kapazität Cox der Gate-Oxidschicht 12 dar, und die Abszissenachse stellt die Gate-Spannung VG[V] dar.
  • Eine erste Hysteresekurve HL1, eine zweite Hysteresekurve HL2 und eine dritte Hysteresekurve HL3 sind in 5 dargestellt.
  • Die erste Hysteresekurve HL1 stellt hochfrequente CV-Charakteristiken (siehe durchgezogene Linie) und quasistatische CV-Charakteristiken (siehe gestrichelte Linie) einer vierten Referenz-Gate-Oxidschicht dar. Bei dem Schritt zum Bilden der vierten Referenz-Gate-Oxidschicht werden der Stickstoffatomeinfügeschritt (Schritt S5) und der Sauerstoffatomeinfügeschritt (Schritt S6) nicht durchgeführt.
  • Die zweite Hysteresekurve HL2 stellt hochfrequente CV-Charakteristiken (siehe durchgezogene Linie) und quasistatische CV-Charakteristiken (siehe gestrichelte Linie) einer fünften Referenz-Gate-Oxidschicht dar. Bei dem Schritt zum Bilden der fünften Referenz-Gate-Oxidschicht wird der Sauerstoffatomeinfügeschritt (Schritt S6) nicht durchgeführt, während der Stickstoffatomeinfügeschritt (Schritt S5) durchgeführt wird.
  • Die dritte Hysteresekurve HL3 stellt hochfrequente CV-Charakteristiken (siehe durchgezogene Linie) und quasistatische CV-Charakteristiken (siehe gestrichelte Linie) einer sechsten Referenz-Gate-Oxidschicht dar. Bei dem Schritt zum Bilden der sechsten Referenz-Gate-Oxidschicht wird der Formungsschritt (Schritt S3) des Trench-Gates 11 nicht durchgeführt, während der Stickstoffatomeinfügeschritt (Schritt S5) und der Sauerstoffatomeinfügeschritt (Schritt S6) durchgeführt werden. Die Dicke der sechsten Referenz-Gate-Oxidschicht beträgt etwa 54 nm.
  • Der Schritt zum Bilden der sechsten Referenz-Gate-Oxidschicht wird auf die Gate-Oxidschicht 12 gemäß der vorliegenden bevorzugten Ausführungsform angewandt. Der Schritt zum Bilden der Gate-Oxidschicht 12 gemäß der vorliegenden bevorzugten Ausführungsform unterscheidet sich vom Schritt zum Bilden der sechsten Referenz-Gate-Oxidschicht dadurch, dass die Gate-Oxidschicht 12 an der Innenwand des Trench-Gates 11 (d.h. in Wachstumsrichtung in Bezug auf die SiC-Halbleiterschicht 2) ausgebildet ist. Die hochfrequenten CV-Eigenschaften und die quasistatischen CV-Eigenschaften der Gate-Oxidschicht 12 nach der vorliegenden bevorzugten Ausführungsform sind jedoch im Wesentlichen gleichwertig mit den hochfrequenten CV-Eigenschaften (siehe durchgezogene Linie) und den quasistatischen CV-Eigenschaften (siehe gestrichelte Linie) der sechsten Referenz-Gate-Oxidschicht.
  • Die Grenzflächenzustandsdichte Dit wird proportional zu einer Erhöhung der Kapazitätsdifferenz zwischen hochfrequenten CV-Eigenschaften (siehe durchgezogene Linie) und quasistatischen CV-Eigenschaften (siehe gestrichelte Linie) größer. Mit anderen Worten, die Kapazitätsdifferenz zwischen hochfrequenten CV-Charakteristiken (siehe durchgezogene Linie) und quasistatischen CV-Charakteristiken (siehe unterbrochene Linie) bezeichnet die Menge der elektrischen Ladung, die von der Gate-Oxidschicht aufgenommen wird.
  • Unter Bezugnahme auf 5 wird davon ausgegangen, dass die Kapazitätsdifferenz zwischen hochfrequenten CV-Charakteristiken (siehe durchgezogene Linie) und quasistatischen CV-Charakteristiken (siehe gestrichelte Linie) in der Reihenfolge der ersten Hysteresekurve HL, der zweiten Hysteresekurve HL2 und der dritten Hysteresekurve HL3 kleiner wird.
  • Die effektive Fixladung der vierten Referenz-Gate-Oxidschicht betrug etwa -7,0×1011 cm-2. Die effektive fixe Ladung wird berechnet, indem eine flache Band-Spannungsverschiebung mit einem Kapazitätswert der Gate-Oxidschicht multipliziert wird. Die effektive fixe Ladung der fünften Referenz-Gate-Oxidschicht betrug etwa -1,0×1011 cm-2.
  • Die effektive fixe Ladung der sechsten Referenz-Gate-Oxidschicht hat einen positiven Wert. Die effektive fixe Ladung der sechsten Referenzgate-Oxidschicht betrug nicht weniger als 1,0×1011 cm-2 und nicht mehr als 1,0×1013 cm-2 (genauer gesagt, etwa 1,0×1012 cm-2) .
  • 6 ist ein Diagramm, das durch Umwandlung des Diagramms von 5 in die Grenzflächenzustandsdichte Dit auf der Grundlage eines Hoch-Niedrig-Verfahrens erhalten wird. In 6 stellt die Ordinatenachse die Grenzflächenzustandsdichte Dit[eV-1·cm-2] und die Abszissenachse ein Energieniveau EC-ET[eV-1] von einer Leitungsbandkante dar. Genauer gesagt, ist ein Energieniveau EC-ET von einer Leitungsbandkante eine Differenz zwischen dem Energieniveau EC eines Leitungsbandes und dem Energieniveau ET eines Fang-(Trap)-Bandes.
  • Eine erste Kurve L11, eine zweite Kurve L12 und eine dritte Kurve L13 sind in 6 dargestellt.
  • Die erste Kurve L11 stellt Merkmale der Grenzflächenzustandsdichte Dit des Grenzflächenbereichs 25 dar, der an die vierte Referenz-Gate-Oxidschicht bei der SiC-Halbleiterschicht 2 angrenzt. Die zweite Kurve L12 stellt Merkmale der Grenzflächenzustandsdichte Dit des Grenzflächenbereichs 25 dar, der an die fünfte Referenz-Gate-Oxidschicht bei der SiC-Halbleiterschicht 2 angrenzt.
  • Die dritte Kurve L13 stellt Merkmale der Grenzflächenzustandsdichte Dit des Grenzflächenbereichs 25 dar, der an die sechste Referenz-Gate-Oxidschicht bei der SiC-Halbleiterschicht 2 angrenzt. Der Schritt zum Bilden der Gate-Oxidschicht 12 gemäß der vorliegenden bevorzugten Ausführungsform unterscheidet sich vom Schritt zum Bilden der sechsten Referenz-Gate-Oxidschicht dadurch, dass die Gate-Oxidschicht 12 an der Innenwand des Trench-Gates 11 (d.h. in Wachstumsrichtung in Bezug auf die SiC-Halbleiterschicht 2) ausgebildet ist. Die Grenzflächenzustandsdichte Dit der Gate-Oxidschicht 12 gemäß der vorliegenden bevorzugten Ausführungsform ist jedoch im Wesentlichen gleich der Grenzflächenzustandsdichte Dit der sechsten Referenz-Gate-Oxidschicht.
  • Unter Bezugnahme auf 6 versteht man, dass die Grenzflächenzustandsdichte Dit in der der Reihe nach von der ersten Kurve L11, der zweiten Kurve L12 zu der dritten Kurve L13 kleiner wird. Unter Bezugnahme auf die dritte Kurve L13 betrug die Grenzflächenzustandsdichte Dit bei der sechsten Referenz-Gate-Oxidschicht 4,0×1011 eV-1· cm-2 oder weniger, wenn das Energieniveau EC-ET von der Leitungsbandkante im Bereich von nicht weniger als 0,2 eV und nicht mehr als 0,5 eV lag.
  • Zusätzlich war die Grenzflächenzustandsdichte Dit bei der sechsten Referenz-Gate-Oxidschicht 2,0×1011 eV-1·cm-2 oder weniger, wenn das Energieniveau EC-ET von der Leitungsbandkante im Bereich von nicht weniger als 0,3 eV und nicht mehr als 0,5 eV lag. Zusätzlich war die Grenzflächenzustandsdichte Dit bei der sechsten Referenz-Gate-Oxidschicht 1,0×1011 eV-1·cm-2 oder weniger, wenn das Energieniveau EC-ET von der Leitungsbandkante im Bereich von nicht weniger als 0,4 eV und nicht mehr als 0,5 eV lag.
  • Die Grenzflächenzustandsdichte Dit und die Kanalmobilität der SiC-Halbleiterschicht 2 stehen in einem sich gegenseitig entgegenstehenden Verhältnis. Mit anderen Worten, wenn die Grenzflächenzustandsdichte Dit hoch ist, wird die Kanalmobilität der SiC-Halbleiterschicht 2 niedrig. Andererseits, wenn die Grenzflächenzustandsdichte Dit niedrig ist, wird die Kanalmobilität der SiC-Halbleiterschicht 2 hoch.
  • Die Grenzflächenzustandsdichte Dit bei der sechsten Referenzgatteroxidschicht beträgt 4,0×1011 eV-1·cm-2 oder weniger, was vergleichsweise niedrig ist. In einer Halbleitervorrichtung mit der sechsten Referenz-Gate-Oxidschicht (d.h. in der Halbleitervorrichtung 1 mit der Gate-Oxidschicht 12) beträgt die Kanalmobilität der SiC-Halbleiterschicht 2 50 cm2/Vs oder mehr.
  • 7 ist eine Grafik, die ein Messergebnis der Stromdichteeigenschaften der Gate-Oxidschicht 12 darstellt. In 7 stellt die Ordinatenachse die elektrische Stromdichte [A·cm-2] dar, die durch die Gate-Oxidschicht 12 fließt, und die Abszissenachse die elektrische Feldstärke [MV·cm-1], die auf die Gate-Oxidschicht 12 wirkt.
  • Wenn die auf die Gate-Oxidschicht 12 wirkende elektrische Feldstärke 6,0 MV·cm-1 oder weniger betrug, betrug die durch die Gate-Oxidschicht 12 fließende elektrische Stromdichte 1,0×10-9 A·cm-2 oder weniger. Wenn die elektrische Feldstärke, die auf die Gate-Oxidschicht 12 wirkt, von 6,0 MV·cm-1 auf 9,0 MV·cm-1 angehoben wurde, stieg die durch die Gate-Oxidschicht 12 fließende elektrische Stromdichte auf etwa 1,0×10-6 A·cm-2.
  • Die elektrische Stromdichte, die durch die Gate-Oxidschicht 12 fließt, nahm stark zu, wenn die auf die Gate-Oxidschicht 12 wirkende elektrische Feldstärke 9,0 MV·cm-1 (genauer gesagt 9,5 MV·cm-1) oder mehr betrug. Daraus hat sich ergeben, dass die Gate-Oxidschicht 12 eine vergleichsweise hohe elektrische Durchbruchsfeldstärke aufweist, d.h. von 9,0 MV·cm-1 (genauer gesagt 9,5 MV·cm-1) oder mehr.
  • Wie vorstehend beschrieben, werden nach dem Verfahren zur Herstellung der Halbleitervorrichtung 1 Stickstoffatome in die Gate-Oxidschicht 12 im Stickstoffatomeinfügeschritt eingefügt (Schritt S5 von 2). Diese Stickstoffatome erreichen den an die Gate-Oxidschicht 12 angrenzenden Grenzflächenbereich 25 angrenzend bei der SiC-Halbleiterschicht 2 (siehe auch 3H). Somit ist es möglich, Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) mit Hilfe von Stickstoffatomen mit Stickstoff abzuschließen.
  • Zusätzlich wird bei diesem Herstellungsverfahren eine Glühbehandlung der Gate-Oxidschicht 12 in einer Atmosphäre mit Sauerstoffatomen im Sauerstoffatomeinfügeschritt durchgeführt (Schritt S6 von 2). Folglich werden auch Sauerstoffatome in die Gate-Oxidschicht 12 eingebracht (siehe auch 31).
  • Diese Sauerstoffatome reagieren mit Kohlenstoffatomen in der Gate-Oxidschicht 12. Diese Sauerstoffatome reagieren zudem mit Kohlenstoffatomen, die im Grenzflächenbereich 25 vorhanden sind. Somit werden die Kohlenstoffatome in der Gate-Oxidschicht 12 und die im Grenzflächenbereich 25 vorhandenen Kohlenstoffatome zu CO (Kohlenmonoxid) oder CO2 (Kohlendioxid).
  • Dadurch ist es möglich, die Kohlenstoffatome von der Gate-Oxidschicht 12 und vom Grenzflächenbereich 25 zu lösen. Daher ist es möglich, Grenzflächenfehler zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 zu reduzieren und ein Gate-Oxidschicht 12 mit einer guten Qualität zu erhalten.
  • Vorzugsweise weist die Gate-Oxidschicht 12 eine vergleichsweise geringe Dicke auf. Vorzugsweise beträgt die Dicke der Gate-Oxidschicht 12 insbesondere nicht weniger als 20 nm und nicht mehr als 150 nm. Vorzugsweise ist die Dicke der Gate-Oxidschicht 12 nicht kleiner als 20 nm und nicht größer als 100 nm. Es ist möglich, Kohlenstoffatome in der Gate-Oxidschicht 12 angemessen abzutrennen, indem die Dicke der Gate-Oxidschicht 12 reduziert wird. Dies ermöglicht es, die Kohlenstoffdichte im Grenzflächenbereich 25 entsprechend zu reduzieren und Grenzflächendefekte darin entsprechend zu verringern.
  • 8 ist eine Querschnittsansicht, die einen Bereich zeigt, in dem ein planarer MISFET in einer Halbleitervorrichtung 51 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung gebildet ist. In der folgenden zweiten bevorzugten Ausführungsform bezeichnet das gleiche Bezugszeichen eine Komponentenstruktur, die einer Komponentenstruktur der Halbleitervorrichtung 1 entspricht, und eine Beschreibung der Komponentenstruktur entfällt.
  • Unter Bezugnahme auf 8 weist die Halbleitervorrichtung 51 eine Grundform auf, die einen Planar-Gate-MISFET beinhaltet. Die Halbleitervorrichtung 51 beinhaltet eine n-artige SiC-Halbleiterschicht 2. Ein p-artige Körperbereich 8 wird an einem Oberflächenschichtabschnitt der ersten Hauptfläche 3 der SiC-Halbleiterschicht 2 gebildet. Ein Source-Bereich 26 und ein Kontaktbereich 27 sind an einem Oberflächenschichtabschnitt des Körperbereichs 8 ausgebildet.
  • Der Source-Bereich 26 ist mit einem inneren Abstand von einer Umfangskante des Körperbereichs 8 ausgebildet. Der Kontaktbereich 27 ist in einer Draufsicht an einem zentralen Abschnitt des Körperbereichs 8 gebildet. Der Source-Bereich 26 kann den Kontaktbereich 27 umgeben.
  • An der ersten Hauptfläche 3 der SiC-Halbleiterschicht 2 ist eine planare Gate-Struktur 62 ausgebildet. Die planare Gate-Struktur 62 weist eine Schichtstruktur auf, die eine Gate-Oxidschicht 12 und eine Gate-Elektrodenschicht 13 beinhaltet, die in dieser Reihenfolge auf der ersten Hauptfläche 3 gestapelt sind.
  • Die Gate-Oxidschicht 12 ist dem Source-Bereich 26, dem Körperbereich 8 und dem Driftbereich 9 auf der ersten Hauptfläche 3 zugewandt. Die Gate-Oxidschicht 12 kann eine Dicke von nicht weniger als 20 nm und nicht mehr als 500 nm aufweisen. Die Dicke der Gate-Oxidschicht 12 ist die Dicke entlang einer normalen Richtung der ersten Hauptfläche 3 bei der vorliegenden bevorzugten Ausführungsform. Vorzugsweise beträgt die Dicke der Gate-Oxidschicht 12 150 nm oder weniger. Besonders bevorzugt beträgt die Dicke der Gate-Oxidschicht 12 100 nm oder weniger. Die Gate-Oxidschicht 12 ist mit einer gleichmäßigen Dicke bei der vorliegenden bevorzugten Ausführungsform ausgebildet.
  • Die Gate-Oxidschicht 12 weist eine an die erste Hauptfläche 3 angrenzende Verbindungsfläche 21 und eine Nicht-Verbindungsfläche 22 auf, die auf der der Verbindungsfläche 21 gegenüberliegenden Seite angeordnet ist. Die Gate-Oxidschicht 12 beinhaltet den zuvor erwähnten kohlenstoffdichtereduzierenden Bereich 23 und den zuvor erwähnten Bereich mit niedriger Kohlenstoffdichte 24. Das Kohlenstoffdichteprofil der Gate-Oxidschicht 12 ist das gleiche wie das Kohlenstoffdichteprofil der dritten Referenz-Gate-Oxidschicht (d.h. der Gate-Oxidschicht 12), wie in 4 dargestellt.
  • Die Gate-Elektrodenschicht 13 ist dem Source-Bereich 26, dem Körperbereich 8 und dem Driftbereich 9 mit der Gate-Oxidschicht 12 zwischen der Gate-Elektrodenschicht 13 und diesen Bereichen zugewandt. Die Gate-Elektrodenschicht 13 kann Kupfer, Aluminium und/oder elektrisch leitfähiges Polysilizium beinhalten.
  • Ein Kanal CH des MISFET wird in einem Bereich gebildet, der der Gate-Elektrodenschicht 13 mit der Gate-Oxidschicht 12 dazwischen im Körperbereich 8 zugewandt ist. Ein Grenzflächenbereich 25 ist an einer Grenzfläche gebildet, die an die Gate-Oxidschicht 12 bei der SiC-Halbleiterschicht 2 angrenzt.
  • Auf der ersten Hauptfläche 3 ist eine Zwischenisolierschicht 31 ausgebildet. Die Zwischenisolierschicht 31 beschichtet die planare Gate-Struktur 62. Kontaktlöcher sind in der Zwischenisolierschicht 31 gebildet, durch die der Source-Bereich 26 und der Kontaktbereich 27 freigelegt sind.
  • Eine Source-Elektrode 33 ist auf der Zwischenisolierschicht 31 ausgebildet. Die Source-Elektrode 33 tritt von der Zwischenisolierschicht 31 in die Kontaktlöcher 32 ein. Die Source-Elektrode 33 ist mit dem Source-Bereich 26 und dem Kontaktbereich 27 bei den Kontaktlöchern 32 verbunden. Eine Drain-Elektrode 34 ist mit der zweiten Hauptfläche 4 der SiC-Halbleiterschicht 2 verbunden.
  • 9 ist ein Flussdiagramm, um ein Beispiel für ein Verfahren zur Herstellung der in 8 dargestellten Halbleitervorrichtung 51 zu beschreiben. 10A bis 10L sind Querschnittsansichten zur Beschreibung eines Beispiels für ein Verfahren zur Herstellung der in 8 dargestellten Halbleitervorrichtung 51.
  • Unter Bezugnahme auf 10A wird die SiC-Halbleiterschicht 2 vorbereitet (Schritt S11 von 9). Die SiC-Halbleiterschicht 2 wird geformt durch einen Schritt zur Herstellung des SiC-Halbleitersubstrats 5 und einen Schritt zur Bildung der SiC-Epitaxialschicht 6 auf einer Hauptfläche des SiC-Halbleitersubstrats 5. Die SiC-Epitaxialschicht 6 wird durch epitaktisches Wachstum von SiC auf der Hauptfläche des SiC-Halbleitersubstrats 5 gebildet.
  • Danach wird unter Bezugnahme auf 10B der p-Körperbereich 8 am Oberflächenschichtabschnitt der ersten Hauptfläche 3 gebildet (Schritt S12 von 9) . Der Schritt zum Bilden des Körperbereichs 8 beinhaltet einen Schritt zum Einbringen einer p-artigen Verunreinigung in den Oberflächenschichtabschnitt der ersten Hauptfläche 3. Die p-Verunreinigung kann nach einem Ionenimplantationsverfahren, bei dem eine Ionenimplantationsmaske 71 verwendet wird, in den Oberflächenschichtabschnitt der ersten Hauptfläche 3 der SiC-Halbleiterschicht 2 eingebracht werden.
  • Danach wird unter Bezugnahme auf 10C der n+-artige Source-Bereich 26 am Oberflächenschichtabschnitt des Körperbereichs 8 gebildet (Schritt S12 von 9). Der Schritt zum Bilden des Source-Bereichs 26 beinhaltet einen Schritt zum Einbringen einer n-Verunreinigung in den Oberflächenschichtabschnitt des Körperbereichs 8. Die n-artige Verunreinigung kann nach dem Ionenimplantationsverfahren, bei dem eine Ionenimplantationsmaske 72 verwendet wird, in den Oberflächenschichtabschnitt des Körperbereichs 8 eingebracht werden.
  • Danach wird unter Bezugnahme auf 10D der p+-artige Kontaktbereich 27 am Oberflächenschichtabschnitt des Körperbereichs 8 gebildet (Schritt S12 von 9). Der Schritt zum Bilden des Kontaktbereichs 27 beinhaltet einen Schritt zum Einbringen einer p-Verunreinigung in den Oberflächenschichtabschnitt des Körperbereichs 8. Die partige Verunreinigung kann nach dem Ionenimplantationsverfahren, bei dem eine Ionenimplantationsmaske 73 verwendet wird, in den Oberflächenschichtabschnitt des Körperbereichs 8 eingebracht werden.
  • Die Reihenfolge, in dem die Formschritte des Körperbereichs 8, des Kontaktbereichs 26 und des Source-Bereichs 27 durchgeführt werden, ist nur ein Beispiel, und die vorliegende Erfindung ist nicht auf diese Reihenfolge beschränkt. Die Reihenfolge, in dem die Formschritte des Körperbereich 8, des Kontaktbereichs 26 und des Source-Bereichs 27 durchgeführt werden, kann so geändert werden, dass diese Schritte bei Bedarf durcheinander ersetzt werden.
  • Danach wird unter Bezugnahme auf 10E die Gate-Oxidschicht 12 an der ersten Hauptfläche 3 gebildet (Schritt S13 von 9). Die Gate-Oxidschicht 12 wird durch ein Oxidationsbehandlungsverfahren (insbesondere ein Verfahren der thermischen Oxidationsbehandlung) gebildet. In diesem Schritt wird die Gate-Oxidschicht 12 mit einer Dicke von 20 nm oder mehr durch Oxidieren der ersten Hauptfläche 3 bei einer Temperatur von 1000°C oder mehr gebildet.
  • So wird beispielsweise die Gate-Oxidschicht 12 mit einer Dicke von etwa 90 nm durch Oxidation der ersten Hauptfläche 3 unter den Bedingungen einer Temperatur von 1150°C und einer Dauer von etwa 20 Stunden gebildet. Die Gate-Oxidschicht 12 mit einer Dicke von etwa 60 nm wird durch Oxidation der ersten Hauptfläche 3 unter den Bedingungen einer Temperatur von 1300°C und einer Dauer von etwa 40 Minuten gebildet.
  • Das Oxidationsbehandlungsverfahren kann ein Trockenoxidationsbehandlungsverfahren oder ein Nassoxidationsbehandlungsverfahren beinhalten. Die Gate-Oxidschicht 12 wird nach dem Trockenoxidbehandlungsverfahren in der vorliegenden bevorzugten Ausführungsform gebildet. Die Gate-Oxidschicht 12 kann anstelle des Oxidationsverfahrens nach einem CVD-Verfahren (Chemical Vapor Deposition) gebildet werden.
  • Unmittelbar nach der Bildung der Gate-Oxidschicht 12 liegen im Grenzflächenbereich 25, der an die Gate-Oxidschicht 12 bei der SiC-Halbleiterschicht 2 angrenzt, hängende Bindungen und Kohlenstoffatome vor. In 10E wird die hängende Bindung kurz als „X“ und das Kohlenstoffatom kurz als „C“ dargestellt. Sowohl hängende Bindungen als auch Kohlenstoffatome sind ein Faktor für Grenzflächendefekte im Grenzflächenbereich 25. In einem Zustand, in dem hängende Bindungen und Kohlenstoffatome vorhanden sind, ist es unmöglich, eine ausgezeichnete Kanalmobilität zu erreichen.
  • Danach wird unter Bezugnahme auf 10F ein Stickstoffatomeinfügeschritt zum Einfügen von Stickstoffatomen in die Gate-Oxidschicht 12 durchgeführt (Schritt S14 von 9). Der Stickstoffatomeinfügeschritt wird auch als Post-Depositions-Glühschritt oder Post-Oxidations-Glühschritt bezeichnet.
  • Der Stickstoffatomeinfügeschritt kann unter den Bedingungen einer Temperatur von nicht weniger als 1000°C und nicht mehr als 1400°C (z.B. etwa 1250°C) und einer Dauer von nicht weniger als 1 Minute und nicht mehr als 600 Minuten durchgeführt werden. Der Stickstoffatomeinfügeschritt beinhaltet einen Schritt zur Anwendung einer Glühbehandlung in einer Gasatmosphäre, die Stickstoffatome beinhaltet. Phosphoratome sind in dieser Atmosphäre nicht enthalten.
  • Bei der vorliegenden bevorzugten Ausführungsform ist das Gas, das Stickstoffatome beinhaltet, ein Mischgas, in dem ein NO (Stickstoffmonoxid)-Gas, das Stickstoffatome und Sauerstoffatome beinhaltet, mit einem Inertgas verdünnt ist. Das Inertgas kann N2 (Stickstoff) Gas, Ar (Argon) Gas und/oder He (Helium) Gas beinhalten. Der Gehalt des Inertgases im Mischgas sollte nicht weniger als 5% und nicht mehr als 20% (z.B. etwa 10%) betragen.
  • In diesem Schritt werden Stickstoffatome im NO (Stickstoffmonoxid)-Gas in die Gate-Oxidschicht 12 eingebracht. Diese Stickstoffatome werden mit hängenden Bindungen kombiniert, die im Grenzflächenbereich 25 der SiC-Halbleiterschicht 2 vorhanden sind. In 10F ist das Stickstoffatom als „N“ dargestellt
  • Zusätzlich werden in diesem Schritt auch Sauerstoffatome im NO (Stickstoffmonoxid)-Gas in die Gate-Oxidschicht 12 eingebracht. Diese Sauerstoffatome reagieren mit Kohlenstoffatomen in der Gate-Oxidschicht 12. Diese Sauerstoffatome reagieren zudem mit Kohlenstoffatomen, die im Grenzflächenbereich 25 vorhanden sind. Somit werden die Kohlenstoffatome in der Gate-Oxidschicht 12 und die im Grenzflächenbereich 25 vorhandenen Kohlenstoffatome zu CO (Kohlenmonoxid) oder CO2 (Kohlendioxid).
  • Wie zuvor beschrieben, in diesem Schritt ermöglichen Stickstoffatome, Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) mit Stickstoff abzuschließen. Zusätzlich ist es in diesem Schritt möglich, Kohlenstoffatome von der Gate-Oxidschicht 12 und vom Grenzflächenbereich 25 zu lösen. Daher ist es möglich, Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) zu reduzieren.
  • Unter Bezugnahme auf 10G wird nach dem Stickstoffatomeinfügeschritt ferner ein Sauerstoffatomeinfügeschritt zum Einfügen von Sauerstoffatomen in die Gate-Oxidschicht 12 durchgeführt (Schritt S15 von 9). Der Sauerstoffatomeinfügeschritt beinhaltet einen Schritt zur Anwendung einer Glühbehandlung in einer sauerstoffarmen Partialdruckatmosphäre, die mit einem Mischgas einschließlich eines Inertgases verdünnt wurde. Das Inertgas kann Edelgase, Stickstoffatome usw. beinhalten. Phosphoratome sind in dieser Atmosphäre nicht enthalten.
  • Der Sauerstoffpartialdruck in der sauerstoffarmen Partialdruckatmosphäre sollte nicht weniger als 0,1 Pa und nicht mehr als 10 Pa betragen. Der Sauerstoffatomeinfügeschritt kann unter den Bedingungen einer Temperatur von nicht weniger als 800°C und nicht mehr als 1500°C (z.B. etwa 1300°C) und einer Dauer von nicht weniger als 1 Minute und nicht mehr als 600 Minuten durchgeführt werden. Der Druck des Mischgases sollte nicht weniger als 0,1 Atmosphärendruck und nicht mehr als 2 Atmosphärendruck (z.B. etwa 1 Atmosphärendruck) betragen.
  • In diesem Schritt werden Sauerstoffatome in einem O2 (Sauerstoff)-Gas in die Gate-Oxidschicht 12 eingebracht. Diese Sauerstoffatome reagieren mit Kohlenstoffatomen in der Gate-Oxidschicht 12. Diese Sauerstoffatome reagieren zudem mit Kohlenstoffatomen, die im Grenzflächenbereich 25 vorhanden sind.
  • Somit werden die Kohlenstoffatome in der Gate-Oxidschicht 12 und die im Grenzflächenbereich 25 vorhandenen Kohlenstoffatome zu CO (Kohlenmonoxid) oder CO2 (Kohlendioxid). Dadurch ist es möglich, Kohlenstoffatome von der Gate-Oxidschicht 12 und vom Grenzflächenbereich 25 zu lösen.
  • Daher ist es möglich, Grenzflächendefekte zwischen der SiC-Halbleiterschicht 2 und der Gate-Oxidschicht 12 (d.h. im Grenzflächenbereich 25) weiter zu reduzieren. Insbesondere wenn eine Atmosphäre vorgesehen ist, in der der Sauerstoffpartialdruck nicht weniger als 0,1 Pa und nicht mehr als 10 Pa beträgt, ist es möglich, Kohlenstoffatome vom Grenzflächenbereich 25 entsprechend abzutrennen und gleichzeitig den Grenzflächenbereich 25 von der Oxidation abzuhalten.
  • Danach wird unter Bezugnahme auf 10H auf der ersten Hauptfläche 3 (Schritt S16 von 9) eine Grundelektrodenschicht 74 gebildet, die als Basis der Gate-Elektrodenschicht 13 dient. Die Grundelektrodenschicht 74 kann Polysilizium oder Aluminium beinhalten. Die Grundelektrodenschicht 74 kann nach dem CVD-Verfahren gebildet werden.
  • Danach wird unter Bezugnahme auf 10I eine Maske 75 mit einer vorbestimmten Struktur auf der Grundelektrodenschicht 74 gebildet. Die Maske 75 beschichtet einen Bereich, in dem die Gate-Elektrodenschicht 13 auf der Grundelektrodenschicht 74 zu bilden ist.
  • Danach wird ein unnötiger Teil der Grundelektrodenschicht 74 entfernt. Der unnötige Teil der Grundelektrodenschicht 74 kann nach einem Ätzverfahren (z.B. Nassätzverfahren), bei dem die Maske 75 verwendet wird, entfernt werden. Dadurch wird die Gate-Elektrodenschicht 13 gebildet.
  • Danach wird unter Bezugnahme auf 10J die Zwischenisolierschicht 31 auf der ersten Hauptfläche 3 gebildet (Schritt S17 von 9). Die Zwischenisolierschicht 31 kann Siliziumoxid beinhalten. Die Zwischenisolierschicht 31 kann nach dem CVD-Verfahren gebildet werden.
  • Danach wird unter Bezugnahme auf 10K eine Maske 76 mit einer vorbestimmten Struktur auf der Zwischenisolierschicht 31 gebildet (Schritt S18 von 9). Die Maske 76 kann eine Resistmaske aus einem lichtempfindlichen Harz sein. Die Maske 76 weist eine Öffnung 77 auf, durch die ein Bereich, in dem die Kontaktlöcher 32 zu bilden sind, freigelegt wird.
  • Danach wird ein unnötiger Teil der Zwischenisolierschicht 31 entfernt. Der unnötige Teil der Zwischenisolierschicht 31 kann nach dem Ätzverfahren (z.B. Nassätzverfahren), in dem die Maske 76 verwendet wird, entfernt werden. Dadurch werden die Kontaktlöcher 32 gebildet. Nachdem die Kontaktlöcher 32 gebildet sind, wird die Maske 76 entfernt.
  • Danach wird unter Bezugnahme auf 10L die Source-Elektrode 33 auf der ersten Hauptfläche 3 und die Drain-Elektrode 34 auf der zweiten Hauptfläche 4 gebildet (Schritt S19 von 9). Die Halbleitervorrichtung 51 wird durch Schritte hergestellt, die die oben genannten Schritte beinhalten.
  • Wie vorstehend beschrieben, weist die Halbleitervorrichtung 51 gemäß der vorliegenden bevorzugten Ausführungsform die gleiche Struktur wie die Halbleitervorrichtung 1 auf, mit der Ausnahme, dass sie die planare Gate-Struktur 62 anstelle der Trench-Gate-Struktur 10 aufweist. Daher ist es auch mit der Halbleitervorrichtung 51 und durch das Verfahren zur Herstellung der Halbleitervorrichtung 51 möglich, die gleichen Effekte zu erzielen wie mit der Halbleitervorrichtung 1 und durch das Verfahren zur Herstellung der Halbleitervorrichtung 1.
  • 11 ist eine Querschnittsansicht, die einen Bereich zeigt, in dem in einer Halbleitervorrichtung 81 gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung ein Trench-Gate-Typ MISFET gebildet ist. Bei der Halbleitervorrichtung 1 gemäß der ersten bevorzugten Ausführungsform wurde beschrieben, dass die Gate-Oxidschicht 12 mit einer gleichmäßigen Dicke ausgebildet werden kann. Zusätzlich wurde bei der Halbleitervorrichtung 1 gemäß der ersten bevorzugten Ausführungsform beschrieben, dass die Gate-Oxidschicht 12 nach dem CVD-Verfahren im Schritt von 3G gebildet werden kann.
  • Die Halbleitervorrichtung 81 gemäß der dritten bevorzugten Ausführungsform ist ein Bespiel für eine Halbleitervorrichtung 1 mit einer nach dem CVD-Verfahren gebildeten Gate-Oxidschicht 12. In der folgenden zweiten bevorzugten Ausführungsform bezeichnet das gleiche Bezugszeichen eine Komponentenstruktur, die einer Komponentenstruktur der Halbleitervorrichtung 1 entspricht, und eine Beschreibung der Komponentenstruktur entfällt.
  • Unter Bezugnahme auf 11 ist die Gate-Oxidschicht 12 nach dem CVD-Verfahren bei der vorliegenden bevorzugten Ausführungsform gebildet und in Form eines Films gebildet, durch den die Seitenwand und die Bodenwand des Trench-Gates 11 mit einer gleichmäßigen Dicke beschichtet sind. Mit anderen Worten, die erste Dicke T1 der Gate-Oxidschicht 12 ist im Wesentlichen gleich der zweiten Dicke T2 der Gate-Oxidschicht 12 (T1 = T2 (T1 ≈ T2)).
  • Die Tatsache, dass die erste Dicke T1 im Wesentlichen gleich der zweiten Dicke T2 ist, bedeutet, dass die erste Dicke T1 einen Wert (T2×0, 9 ≤ T1 ≤ ≤ T2×1, 1) innerhalb von ±10% der zweiten Dicke T2 aufweist. Unter der Voraussetzung, dass die Gate-Oxidschicht 12 nach dem CVD-Verfahren gebildet wird, kann die erste Dicke T1 natürlich die zweite Dicke T2 (z.B. T1 > T2 × 1, 1) überschreiten oder kleiner als die zweite Dicke T2 (z.B. T1) sein
  • Wie in 3A bis 3N dargestellt, ist die Halbleitervorrichtung 81 nach dem gleichen Herstellungsverfahren hergestellt wie das Herstellungsverfahren der Halbleitervorrichtung 1. Zusätzlich ist, wie in 4 dargestellt, das Kohlenstoffdichteprofil der Gate-Oxidschicht 12 gemäß der Halbleitervorrichtung 81 gleich dem Kohlenstoffdichteprofil der dritten Referenz-Gate-Oxidschicht (d.h. der Gate-Oxidschicht 12).
  • Wie vorstehend beschrieben, ist es gleichfalls möglich, bei der Halbleitervorrichtung 81 und durch das Verfahren zur Herstellung der Halbleitervorrichtung 81 die gleichen Effekte zu erzielen wie bei der Halbleitervorrichtung 1 und durch das Verfahren zur Herstellung der Halbleitervorrichtung 1.
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben wurden, kann die vorliegende Erfindung in anderen Modi implementiert werden.
  • Beispielsweise wird der Sauerstoffatomeinfügeschritt (Schritt S6 von 2 und Schritt S15 von 9) nach Durchführung des Stickstoffatomeinfügeschritt (Schritt S5 von 2 und Schritt S14 von 9) durchgeführt, wie in jeder der vorgenannten bevorzugten Ausführungsformen beschrieben. Allerdings kann bei jeder der oben genannten bevorzugten Ausführungsformen nur der Sauerstoffatomeinfügeschritt (Schritt S6 von 2 und Schritt S15 von 9) durchgeführt werden, ohne den Stickstoffatomeinfügeschritt (Schritt S5 von 2 und Schritt S14 von 9) durchzuführen.
  • Der Stickstoffatomeinfügeschritt (Schritt S5 von 2 und Schritt S14 von 9) und der Sauerstoffatomeinfügeschritt (Schritt S6 von 2 und Schritt S15 von 9) werden auf die Gate-Oxidschicht 12 angewandt, wie in jeder der oben genannten bevorzugten Ausführungsformen beschrieben. Der Stickstoffatomeinfügeschritt (Schritt S5 von 2 und Schritt S14 von 9) und der Sauerstoffatomeinfügeschritt (Schritt S6 von 2 und Schritt S15 von 9) können jedoch auf die SiO2-Schicht ohne die Gate-Oxidschicht 12 angewandt werden.
  • Die SiO2-Schicht mit Ausnahme der Gate-Oxidschicht 12 kann eine SiO2-Schicht zur Bereichstrennung beinhalten, die durch eine LOCOS-Schicht (Local Oxidation Of Silicon) gekennzeichnet ist. Außerdem ist eine SiO2-Schicht, die durch Oxidation der ersten Hauptfläche 3 oder eine SiO2-Schicht, die an der ersten Hauptfläche 3 nach dem CVD-Verfahren gebildet wird, als SiO2-Schicht ohne Gate-Oxidschicht 12 geeignet.
  • Die technische Idee, dass der Stickstoffatomeinfügeschritt (Schritt S5 von 2 und Schritt S14 von 9) und der Sauerstoffatomeinfügeschritt (Schritt S6 von 2 und Schritt S15 von 9) durchgeführt werden und dass Kohlenstoffatome von der Gate-Oxidschicht 12 (SiO2-Schicht) und vom Grenzflächenbereich 25 gelöst werden, kann auch bei einer Isolierschicht, die anorganische Isolatoren ausschließlich SiO2 beinhaltet, einen gewissen Effekt hervorrufen.
  • Eine SiN-Schicht (Siliziumnitrid), eine Al2O3-Schicht (Aluminiumoxid), eine ONO-Schicht usw. können als Isolierschicht bezeichnet werden, die anorganische Isolatoren ausschließlich SiO2 beinhaltet. Die ONO-Schicht weist eine Schichtstruktur mit einer SiO2-Schicht, einer SiN-Schicht und einer SiO2-Schicht auf, die in dieser Reihenfolge auf der ersten Hauptfläche 3 der SiC-Halbleiterschicht 2 gestapelt sind. Mit anderen Worten, die Gate-Oxidschicht 12 kann in jeder der vorgenannten bevorzugten Ausführungsformen eine SiN-Schicht, eine Al2O3-Schicht, eine ONO-Schicht usw. anstelle von oder zusätzlich zu SiO2 beinhalten.
  • Eine Struktur, in der der Leitfähigkeitstyp jedes Halbleiterteils umgekehrt ist, kann in jeder der vorgenannten bevorzugten Ausführungsformen verwendet werden. Mit anderen Worten, ein p-artiger Teil kann in einen n-artigen Teil geändert werden, während der n-artige Teil in einen p-artigen Teil geändert werden kann.
  • Ein p+-artiges SiC-Halbleitersubstrat 5 kann anstelle des n+-artigen SiC-Halbleitersubstrats 5 bei jeder der vorgenannten bevorzugten Ausführungsformen verwendet werden. Das p+-artige SiC-Halbleitersubstrat 5 fungiert als Kollektorbereich eines IGBT (Insulated Gate Bipolar Transistor). In diesem Fall wird „Source“ des MISFET als „Emitter“ des IGBT und „Drain“ des MISFET als „Kollektor“ des IGBT bei jeder der oben genannten bevorzugten Ausführungsformen gelesen.
  • In dieser Beschreibung sind keine Einschränkungen für eine Kombinationsform von Merkmalen vorgesehen, die in den ersten bis dritten bevorzugten Ausführungsformen dargestellt sind. Die ersten bis dritten bevorzugten Ausführungsformen können in einem beliebigen Aspekt und einem beliebigen Modus miteinander kombiniert werden. Mit anderen Worten, eine Form kann zum Einsatz kommen, in der die in den ersten bis dritten bevorzugten Ausführungsformen dargestellten Merkmale in einem beliebigen Aspekt kombiniert und in einem beliebigen Modus verwendet werden.
  • Diese Anmeldung entspricht der japanischen Patentanmeldung Nr. 2018-005735 , die am 17. Januar 2018 beim Japanischen Patentamt eingereicht wurde, und die gesamte Offenbarung der Anmeldung ist hierin durch Verweis enthalten.
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung ausführlich beschrieben wurden, handelt es sich bei diesen bevorzugten Ausführungsformen lediglich um konkrete Beispiele zur Verdeutlichung des technischen Inhalts der vorliegenden Erfindung, und die vorliegende Erfindung sollte nicht dadurch verstanden werden, dass sie sich auf diese konkreten Beispiele beschränkt, und der Umfang der vorliegenden Erfindung wird ausschließlich durch die beigefügten Ansprüche begrenzt.
  • Bezugszeichenliste
    • 1:
    Halbleitervorrichtung
    2:
    SiC-Halbleiterschicht
    5:
    SiC-Halbleitersubstrat
    6:
    SiC-Epitaxialschicht
    12:
    Gate-Oxidschicht (SiO2-Schicht)
    13:
    Gate-Elektrodenschicht
    21:
    Verbindungsfläche der Gate-Oxidschicht
    22:
    Nicht-Verbindungsfläche der Gate-Oxidschicht
    23:
    Kohlenstoffdichtereduzierender Bereich
    24:
    Bereich mit niedriger Kohlenstoffdichte
    25:
    Grenzflächenbereich
    51:
    Halbleitervorrichtung
    81:
    Halbleitervorrichtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2001345320 [0005]
    • WO 2011/074237 A1 [0005]
    • JP 2018005735 [0171]

Claims (26)

  1. Halbleitervorrichtung, umfassend: eine SiC-Halbleiterschicht, die eine Kohlenstoffdichte von 1,0×1022 cm-3 oder mehr aufweist; eine SiO2-Schicht, die auf der SiC-Halbleiterschicht gebildet ist und eine an die SiC-Halbleiterschicht angrenzende Verbindungsfläche und eine Nicht-Verbindungsfläche aufweist, die auf einer der Verbindungsfläche gegenüberliegenden Seite angeordnet ist; einen kohlenstoffdichtereduzierenden Bereich, der an einem Oberflächenschichtabschnitt der Verbindungsfläche der SiO2-Schicht gebildet ist und in dem eine Kohlenstoffdichte allmählich in Richtung der Nicht-Verbindungsfläche der SiO2-Schicht abnimmt; und einen Bereich mit niedriger Kohlenstoffdichte, der an einem Oberflächenschichtabschnitt der Nicht-Verbindungsoberfläche der SiO2-Schicht gebildet ist und der eine Kohlenstoffdichte von 1,0×1019 cm-3 oder weniger aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Bereich mit niedriger Kohlenstoffdichte ein Anteil von gleich oder mehr ausmacht als ein Anteil den der Bereich mit niedriger Kohlenstoffdichte in Bezug auf eine Dickenrichtung zwischen der Verbindungsfläche und der Nicht-Verbindungsfläche der SiO2-Schicht ausmacht.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der Bereich mit niedriger Kohlenstoffdichte eine Dicke aufweist, die gleich oder größer als eine Dicke des kohlenstoffdichtereduzierenden Bereichs ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Kohlenstoffdichte des kohlenstoffdichtereduzierenden Bereichs allmählich von der Kohlenstoffdichte der SiC-Halbleiterschicht auf 1,0×1019 cm-3 oder weniger abnimmt, und der Bereich mit niedriger Kohlenstoffdichte eine Kohlenstoffdichte von weniger als 1,0×1019 cm-3 aufweist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Stickstoffatomdichte auf einer Seite der Verbindungsfläche der SiO2-Schicht größer ist als eine Stickstoffatomdichte auf einer Seite der Nicht-Verbindungsfläche der SiO2-Schicht.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, ferner umfassend einen Grenzflächenbereich, der in einem an die SiO2-Schicht angrenzenden Bereich in der SiC-Halbleiterschicht gebildet ist und der eine Grenzflächenzustandsdichte von 4,0×1011 eV-1·cm-2 oder weniger in einem Bereich aufweist, in dem ein Energieniveau von einer Leitungsbandkante nicht weniger als 0,2 eV und nicht mehr als 0,5 eV beträgt.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die SiO2-Schicht eine elektrische Durchbruchfeldstärke von 9,0 MV·cm-1 oder mehr aufweist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die SiO2-Schicht eine Dicke von 20 nm oder mehr aufweist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die SiC-Halbleiterschicht ein SiC-Halbleitersubstrat und eine auf dem SiC-Halbleitersubstrat gebildete SiC-Epitaxialschicht beinhaltet, und die SiO2-Schicht auf der SiC-Epitaxialschicht gebildet ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die SiC-Epitaxialschicht eine n-Verunreinigungskonzentration von nicht weniger als 1,0×1011 cm-3 und nicht mehr als 1,0×1017 cm-3 aufweist.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, ferner umfassend eine Elektrode, die der SiC-Halbleiterschicht mit der SiO2-Schicht zwischen der Elektrode und der SiC-Halbleiterschicht zugewandt ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei in der SiC-Halbleiterschicht ein Graben ausgebildet ist, und die SiO2-Schicht entlang einer Innenwandfläche des Grabens gebildet ist.
  13. Halbleiterbauelement nach Anspruch 12, wobei die Dicke der SiO2-Schicht in Abhängigkeit von einem Abschnitt variiert, der eine Innenwandfläche des Grabens bedeckt.
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, ferner umfassend eine Elektrode, die im Graben mit der SiO2-Schicht zwischen der Elektrode und dem Graben vergraben ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, ferner umfassend eine Elektrode, die auf einer Oberfläche auf einer Seite gegenüber einer Oberfläche ausgebildet ist, auf der die SiO2-Schicht bei der SiC-Halbleiterschicht ausgebildet ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, wobei die SiC-Halbleiterschicht einen 4H-SiC-Einkristall beinhaltet und eine Hauptfläche mit einem Versatzwinkel von 10° oder weniger in Bezug auf eine <11-20>-Richtung von einer [0001]-Ebene des 4H-SiC-Einkristalls aufweist.
  17. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: einen Schritt zum Vorbereiten einer SiC-Halbleiterschicht; einen Schritt zum Bilden einer SiO2-Schicht auf der SiC-Halbleiterschicht; und ein Sauerstoffatomeinfügeschritt des Einbringens von Sauerstoffatomen in die SiO2-Schicht durch Anwenden einer Glühbehandlung in einer sauerstoffarmen Partialdruckatmosphäre.
  18. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 17, ferner umfassend einen Stickstoffatomeinfügeschritt des Einbringens von Stickstoffatomen in die SiO2-Schicht durch Anwenden einer Glühbehandlung in einer Atmosphäre mit Stickstoffatomen vor dem Sauerstoffatomeinfügeschritt.
  19. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 18, wobei der Stickstoffatomeinfügeschritt einen Schritt zum Anwenden einer Glühbehandlung in einer Atmosphäre mit Sauerstoffatomen und Stickstoffatomen beinhaltet.
  20. Herstellungsverfahren für Halbleitervorrichtungen nach einem der Ansprüche 17 bis 19, wobei die SiO2-Schicht mit einer Dicke von 20 nm oder mehr gebildet wird.
  21. Herstellungsverfahren für Halbleitervorrichtungen nach einem der Ansprüche 17 bis 20, wobei die SiO2-Schicht nach einem Oxidationsbehandlungsverfahren gebildet wird.
  22. Herstellungsverfahren für Halbleitervorrichtungen nach einem der Ansprüche 17 bis 20, wobei die SiO2-Schicht nach einem CVD-Verfahren (Chemical Vapor Deposition) gebildet wird.
  23. Herstellungsverfahren für Halbleitervorrichtungen nach einem der Ansprüche 17 bis 22, wobei der Schritt des Vorbereitens der SiC-Halbleiterschicht einen Schritt des Herstellens eines SiC-Halbleitersubstrats und einen Schritt des Bildens einer SiC-Epitaxialschicht auf dem SiC-Halbleitersubstrat gemäß einem epitaktischen Wachstumsverfahren beinhaltet, und die SiO2-Schicht auf der SiC-Epitaxialschicht gebildet wird.
  24. Herstellungsverfahren für Halbleitervorrichtungen nach Anspruch 23, wobei die SiC-Epitaxialschicht, die eine n-Verunreinigungskonzentration von nicht weniger als 1,0×1015 cm-3 und nicht mehr als 1,0×1017 cm-3 aufweist, gebildet wird.
  25. Herstellungsverfahren für Halbleitervorrichtungen nach einem der Ansprüche 17 bis 24, wobei die SiC-Halbleiterschicht einen 4H-SiC-Einkristall beinhaltet und eine Hauptfläche mit einem Versatzwinkel von 10° oder weniger in Bezug auf eine <11-20>-Richtung von einer [0001]-Ebene des 4H-SiC-Einkristalls aufweist.
  26. Herstellungsverfahren für Halbleitervorrichtungen nach einem der Ansprüche 17 bis 25, ferner umfassend einen Schritt zum Bilden einer Elektrode, die der SiC-Halbleiterschicht zugewandt ist, mit der SiO2-Schicht zwischen der Elektrode und der SiC-Halbleiterschicht.
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