WO2019142722A1 - 半導体装置およびその製造方法 - Google Patents

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木本　恒暢
拓真 小林
佑紀 中野
明田　正俊
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ローム株式会社
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the interface state density has a correlation with the channel mobility (also called carrier mobility). More specifically, an increase in interface state density causes a decrease in channel mobility.
  • Patent Literature 1 and Patent Literature 2 disclose an example of a technique for improving interface state density.
  • Patent Document 2 includes a step of forming a SiO 2 layer on a SiC semiconductor substrate, a step of heat treating the SiO 2 layer in an atmosphere containing POCl 3 (phosphoryl chloride), and a step of adding phosphorus to the SiO 2 layer And a method of manufacturing a semiconductor device.
  • POCl 3 phosphoryl chloride
  • Patent Document 2 carbon atoms in the SiO 2 layer and oxygen atoms in the atmosphere can be reacted. Thus, because it removes the carbon atoms of the SiO 2 layer in, it can reduce the interfacial defects.
  • P (phosphorus) added to the SiO 2 layer functions as a charge trap, which may cause the SiO 2 layer to deteriorate with time.
  • One embodiment of the present invention can reduce interface defects between a SiC semiconductor layer and a SiO 2 layer, and provides a semiconductor device having a good SiO 2 layer and a method of manufacturing the same.
  • One embodiment of the present invention is a SiC semiconductor layer having a carbon density of 1.0 ⁇ 10 22 cm ⁇ 3 or more, a connection surface formed on the SiC semiconductor layer and in contact with the SiC semiconductor layer, and and the SiO 2 layer having a non-connection surface located opposite the connecting surface, formed in the surface layer portion of the connection surface of the SiO 2 layer, the carbon density is gradually decreased toward the non-connection surface of the SiO 2 layer
  • a semiconductor device comprising: a carbon density gradual reduction region; and a low carbon density region formed on a surface portion of the non-connecting surface of the SiO 2 layer and having a carbon density of 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • An embodiment of the present invention includes the steps of providing a SiC semiconductor layer, forming a SiO 2 layer on the SiC semiconductor layer, by annealing under a low oxygen partial pressure atmosphere, the SiO 2 Providing an oxygen atom introducing step of introducing an oxygen atom into a layer.
  • FIG. 1 is a cross-sectional view showing a region in which a trench gate type MISFET is formed in a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a process diagram for illustrating an example of a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 3A is a cross-sectional view for illustrating an example of a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 3B is a cross-sectional view showing a step subsequent to FIG. 3A.
  • FIG. 3C is a cross-sectional view showing a step subsequent to FIG. 3B.
  • FIG. 3D is a cross-sectional view showing the step after FIG. 3C.
  • FIG. 3E is a cross-sectional view showing a step subsequent to FIG. 3D.
  • FIG. 3F is a cross-sectional view showing a step subsequent to FIG. 3E.
  • FIG. 3G is a cross-sectional view showing a step subsequent to FIG. 3F.
  • FIG. 3H is a cross-sectional view showing a step subsequent to FIG. 3G.
  • FIG. 3I is a cross-sectional view showing a step subsequent to FIG. 3H.
  • FIG. 3J is a cross-sectional view showing the step after FIG. 3I.
  • FIG. 3K is a cross-sectional view showing the step after FIG. 3J.
  • FIG. 3L is a cross-sectional view showing a step subsequent to FIG. 3K.
  • FIG. 3M is a cross-sectional view showing a step subsequent to FIG. 3L.
  • FIG. 3N is a cross-sectional view showing a step subsequent to FIG. 3M.
  • FIG. 4 is a graph showing the measurement results of the carbon density of the gate oxide layer.
  • FIG. 5 is a graph showing the measurement results of the high frequency CV characteristics and the quasi-static CV characteristics of the gate oxide layer.
  • FIG. 6 is a graph in which the graph of FIG. 5 is converted to interface state density based on the High-Low method.
  • FIG. 7 is a graph showing measurement results of current density characteristics of the gate oxide layer.
  • FIG. 8 is a cross-sectional view showing a region where a planar gate type MISFET is formed in a semiconductor device according to a second embodiment of the present invention.
  • FIG. 9 is a process diagram for illustrating an example of a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 10A is a cross-sectional view for illustrating an example of a method of manufacturing the semiconductor device shown in FIG. 8.
  • FIG. 10B is a cross-sectional view showing the process after FIG. 10A.
  • FIG. 10C is a cross-sectional view showing a step subsequent to FIG. 10B.
  • FIG. 10D is a cross-sectional view showing the process after FIG. 10C.
  • FIG. 10E is a cross-sectional view showing a step subsequent to FIG. 10D.
  • FIG. 10F is a cross-sectional view showing a step subsequent to FIG. 10E.
  • FIG. 10G is a cross-sectional view showing a step subsequent to FIG. 10F.
  • FIG. 10H is a cross-sectional view showing a step subsequent to FIG. 10G.
  • FIG. 10I is a cross-sectional view showing a step subsequent to FIG. 10H.
  • FIG. 10J is a cross-sectional view showing a step subsequent to FIG. 10I.
  • FIG. 10K is a cross-sectional view showing the process after FIG. 10J.
  • FIG. 10L is a cross-sectional view showing a step subsequent to FIG. 10K.
  • FIG. 11 is a cross-sectional view showing a region in which a trench gate type MISFET is formed in the semiconductor device according to the third embodiment of the present invention.
  • the semiconductor device 1 has a basic form provided with a trench gate type MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • the semiconductor device 1 includes an n-type SiC semiconductor layer 2 to which an n-type impurity is added.
  • the SiC semiconductor layer 2 is made of 4H—SiC single crystal in this form.
  • the n-type impurity of the SiC semiconductor layer 2 may be N (nitrogen), As (arsenic) or P (phosphorus).
  • the SiC semiconductor layer 2 includes a first main surface 3 on one side and a second main surface 4 on the other side.
  • First main surface 3 and second main surface 4 may have an off-angle inclined at an angle of 10 ° or less in the ⁇ 11-20> direction with respect to the [0001] plane of 4H-SiC single crystal .
  • the off angle is also an angle between the normal direction of the first major surface 3 and the second major surface 4 and the c-axis of 4H—SiC single crystal.
  • the off angle may be 0 ° or more and 4 ° or less. When the off angle is 0 °, the normal direction of the first major surface 3 and the c-axis of the 4H—SiC single crystal coincide with each other.
  • the off angle may be greater than 0 ° and less than 4 °.
  • the off angle is typically set in the range of 2 ° ⁇ 10% or 4 ° ⁇ 10%.
  • SiC semiconductor layer 2 has a laminated structure including SiC semiconductor substrate 5 and SiC epitaxial layer 6.
  • the SiC semiconductor substrate 5 forms the second major surface 4 of the SiC semiconductor layer 2.
  • the SiC epitaxial layer 6 forms the first major surface 3 of the SiC semiconductor layer 2.
  • the SiC semiconductor substrate 5 is formed as the drain region 7 of the MISFET.
  • the n-type impurity concentration of SiC semiconductor substrate 5 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less (eg, about 1.0 ⁇ 10 18 cm ⁇ 3 ).
  • the SiC epitaxial layer 6 is made of an n-type 4H—SiC single crystal layer having the off angle.
  • SiC epitaxial layer 6 has an n-type impurity concentration less than the n-type impurity concentration of SiC semiconductor substrate 5.
  • the n-type impurity concentration of the SiC epitaxial layer 6 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 17 cm ⁇ 3 or less (for example, about 1.0 ⁇ 10 16 cm ⁇ 3 ).
  • the carbon density of the SiC epitaxial layer 6 may be 1.0 ⁇ 10 22 cm ⁇ 3 or more and 1.0 ⁇ 10 24 cm ⁇ 3 or less (for example, about 5.0 ⁇ 10 22 cm ⁇ 3 ).
  • a p-type body region 8 is formed in the surface layer portion of the first main surface 3 of the SiC semiconductor layer 2.
  • Body region 8 is formed on the side of first main surface 3 with respect to SiC semiconductor substrate 5 at an interval.
  • the region between SiC semiconductor substrate 5 and body region 8 in SiC epitaxial layer 6 is formed as drift region 9.
  • a trench gate structure 10 is formed in the surface layer portion of the first major surface 3.
  • Trench gate structure 10 includes gate trench 11, gate oxide layer 12 and gate electrode layer 13.
  • Gate trench 11 penetrates body region 8 from first main surface 3 to drift region 9.
  • the corner connecting the side wall and the bottom wall in the gate trench 11 may have a curved surface.
  • the gate oxide layer 12 is formed as an example of a SiO 2 (silicon oxide) layer. Gate oxide layer 12 is formed in a film shape along the inner wall surface of gate trench 11 and defines a concave space in gate trench 11. The gate oxide layer 12 may be integrally provided with a covering portion which is drawn from the gate trench 11 and covers the first major surface 3.
  • SiO 2 silicon oxide
  • Gate oxide layer 12 has a connection surface 21 in contact with SiC semiconductor layer 2 and a non-connection surface 22 located on the opposite side of connection surface 21.
  • the gate oxide layer 12 may have a thickness of 20 nm or more and 500 nm or less.
  • the thickness of the gate oxide layer 12 is preferably 150 nm or less. More preferably, the thickness of the gate oxide layer 12 is 100 nm or less.
  • the thickness of the gate oxide layer 12 is the thickness between the connection surface 21 and the non-connection surface 22.
  • the thickness of the gate oxide layer 12 is also a thickness along the normal direction of the inner wall surface of the gate trench 11 in this form. That is, the thickness direction of the gate oxide layer 12 coincides with the normal direction of the inner wall surface of the gate trench 11.
  • Gate oxide layer 12 includes, in this form, first region 14 and second region 15.
  • the first region 14 is formed along the side wall of the gate trench 11.
  • the second region 15 is formed along the bottom wall of the gate trench 11.
  • the second region 15 has a second thickness T2 that is equal to or greater than the first thickness T1 of the first region 14.
  • the ratio T2 / T1 of the second thickness T2 to the first thickness T1 may be 1 or more and 3 or less.
  • the first thickness T1 may be 20 nm or more and 200 nm or less.
  • the first thickness T1 is preferably 150 nm or less.
  • the first thickness T1 is more preferably 100 nm or less.
  • the second thickness T2 may be 20 nm or more and 500 nm or less.
  • the first region 14 may have a uniform thickness.
  • the second region 15 may have a uniform thickness. When the first thickness T1 is equal to the second thickness T2, the first region 14 and the second region 15 are formed to have a uniform thickness.
  • Gate oxide layer 12 includes, in this embodiment, a bulge 16 formed along the corner on the opening side of gate trench 11.
  • the bulging portion 16 protrudes in a curved shape toward the inside of the gate trench 11.
  • the bulging portion 16 narrows the opening of the gate trench 11 at the opening of the gate trench 11.
  • Gate oxide layer 12 includes carbon density gradual area 23 and low carbon density area 24.
  • the carbon density gradual area 23 and the low carbon density area 24 respectively contain carbon atoms diffused from the gate oxide layer 12.
  • the carbon density gradual reduction area 23 and the low carbon density area 24 are formed in the area of the gate oxide layer 12 in contact with at least the body area 8 (channel CH of the MISFET to be described later).
  • the carbon density gradual reduction region 23 and the low carbon density region 24 are also formed in the gate oxide layer 12 in a region in contact with the drift region 9 and the source region 26 described later.
  • the carbon density gradual area 23 and the low carbon density area 24 are uniformly formed in the gate oxide layer 12.
  • the carbon density gradual reduction region 23 is formed in the surface layer portion of the connection surface 21 of the gate oxide layer 12.
  • the carbon density gradual reduction region 23 gradually decreases from the carbon density (1.0 ⁇ 10 22 cm ⁇ 3 or more) of the SiC epitaxial layer 6 to 1.0 ⁇ 10 19 cm ⁇ 3 or less from the connection surface 21 to the non-connection surface 22.
  • the thickness of the carbon density gradual reduction region 23 based on the connection surface 21 of the gate oxide layer 12 is 0.15 nm or more and 25 nm or less in this embodiment.
  • the low carbon density region 24 is formed in the surface layer portion of the non-connecting surface 22 of the gate oxide layer 12. More specifically, the low carbon density region 24 is formed in the gate oxide layer 12 in the region between the non-connecting surface 22 and the carbon density gradual reduction region 23.
  • the low carbon density region 24 has a thickness obtained by subtracting the thickness of the carbon density gradual reduction region 23 from the thickness of the gate oxide layer 12.
  • the proportion of the low carbon density region 24 in the gate oxide layer 12 in the thickness direction of the gate oxide layer 12 is equal to or greater than the proportion of the carbon density gradual reduction region 23 in the gate oxide layer 12. That is, the low carbon density region 24 has a thickness equal to or greater than the thickness of the low carbon density region 24.
  • the low carbon density region 24 has a carbon density of 1.0 ⁇ 10 19 cm ⁇ 3 or less. More specifically, the carbon density of the low carbon density region 24 is less than 1.0 ⁇ 10 19 cm ⁇ 3 . More specifically, the carbon density of the low carbon density region 24 has a minimum value of more than 1.0 ⁇ 10 17 cm ⁇ 3 and not more than 1.0 ⁇ 10 18 cm ⁇ 3 . The minimum value of the low carbon density region 24 is located approximately at the center of the gate oxide layer 12 in the thickness direction.
  • the low carbon density region 24 includes a first region where the carbon density is relatively high, and a second region where the carbon density is low compared to the first region.
  • the first region is located on the non-connection surface 22 side, and the second region is located on the connection surface 21 side.
  • the second region is more specifically located in the region between the first region and the low carbon density region 24.
  • the first region may have a thickness of 5 nm to 20 nm, for example.
  • the first region may have a thickness of 5 nm to 10 nm, 10 nm to 15 nm, or 15 nm to 20 nm.
  • the first region preferably has a thickness of 10 nm or more.
  • the second region preferably has a thickness of 10 nm or more.
  • the second region is preferably formed in the gate oxide layer 12 at a depth position away from the non-connection surface 22 toward the connection surface 21 by at least 10 nm or more.
  • P (phosphorus) is not added to the low carbon density region 24 and the carbon density gradual reduction region 23 (that is, the gate oxide layer 12). This "addition” does not include “diffusion”. That is, P (phosphorus) as an n-type impurity is contained in SiC semiconductor layer 2, and P (phosphorus) as the n-type impurity diffuses into gate oxide layer 12. It does not mean that phosphorus) was added.
  • the n-type impurity concentration (phosphorus density) of gate oxide layer 12 is the n-type impurity concentration (phosphorus) of SiC semiconductor layer 2 (SiC epitaxial layer 6). Less than density).
  • the n-type impurity concentration (phosphorus density) of the gate oxide layer 12 has a profile which gradually decreases from the connection surface 21 toward the non-connection surface 22. Such a profile is formed by the diffusion of P (phosphorus) from the SiC semiconductor layer 2.
  • the n-type impurity concentration (phosphorus density) of the gate oxide layer 12 is less than 1.0 ⁇ 10 16 cm ⁇ 3 .
  • gate electrode layer 13 is embedded in gate trench 11 with gate oxide layer 12 interposed therebetween. More specifically, gate electrode layer 13 is embedded in a concave space partitioned by gate oxide layer 12 in gate trench 11.
  • An interface region 25 is formed at the interface of the SiC semiconductor layer 2 in contact with the gate oxide layer 12.
  • the interface region 25 contains a nitrogen atom in this form.
  • the interface region 25 is more specifically a nitrogen-terminated surface terminated by nitrogen atoms.
  • the nitrogen density of the interface region 25 may be 5.0 ⁇ 10 18 cm ⁇ 3 or more and 5.0 ⁇ 10 21 cm ⁇ 3 or less (for example, about 5.0 ⁇ 10 20 cm ⁇ 3 ).
  • the nitrogen atoms are diffused through the gate oxide layer 12 to the interface region 25.
  • the nitrogen atom density on the connection surface 21 side of the gate oxide layer 12 is larger than the nitrogen atom density on the non-connection surface 22 side of the gate oxide layer 12.
  • n + -type source region 26 is formed in a region along the side wall of the gate trench 11 in the surface layer portion of the body region 8.
  • the n-type impurity concentration of the source region 26 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less (for example, about 1.0 ⁇ 10 19 cm ⁇ 3 ).
  • the n-type impurity of the source region 26 may be As (arsenic) or P (phosphorus).
  • ap + -type contact region 27 is formed in a region spaced from the side wall of gate trench 11.
  • the p + -type contact region 27 is electrically connected to the body region 8.
  • the contact region 27 penetrates the source region 26 from the first major surface 3 to the body region 8.
  • An interlayer insulating layer 31 is formed on the first major surface 3.
  • the interlayer insulating layer 31 may contain silicon oxide or silicon nitride.
  • Interlayer insulating layer 31 contains silicon oxide in this form.
  • Interlayer insulating layer 31 covers arbitrary regions of trench gate structure 10 and first main surface 3.
  • Contact holes 32 are formed in the interlayer insulating layer 31. Contact hole 32 exposes source region 26 and contact region 27.
  • the source electrode 33 is formed on the interlayer insulating layer 31. Source electrode 33 penetrates into contact hole 32 from above interlayer insulating layer 31. Source electrode 33 is connected to source region 26 and contact region 27 in contact hole 32. A drain electrode 34 is connected to the second major surface 4 of the SiC semiconductor layer 2.
  • FIG. 2 is a process diagram for illustrating an example of a method of manufacturing the semiconductor device 1 shown in FIG. 3A to 3N are cross-sectional views for explaining an example of a method of manufacturing the semiconductor device 1 shown in FIG.
  • SiC semiconductor layer 2 is prepared (step S1 in FIG. 2).
  • the SiC semiconductor layer 2 is formed through the steps of preparing the SiC semiconductor substrate 5 and forming the SiC epitaxial layer 6 on the main surface of the SiC semiconductor substrate 5.
  • the SiC epitaxial layer 6 is formed by epitaxially growing SiC from the main surface of the SiC semiconductor substrate 5.
  • p-type body region 8 is formed in the surface layer portion of first main surface 3 of SiC semiconductor layer 2 (step S2 in FIG. 2).
  • the step of forming body region 8 includes the step of introducing a p-type impurity into the surface layer portion of first main surface 3.
  • the p-type impurity may be introduced into the surface layer portion of the first major surface 3 by ion implantation.
  • p + -type contact region 27 is formed in the surface layer portion of body region 8 (step S2 in FIG. 2).
  • the step of forming contact region 27 includes the step of introducing a p-type impurity into the surface layer portion of body region 8.
  • the p-type impurity may be introduced into the surface layer of the body region 8 by ion implantation through the ion implantation mask 41.
  • n + -type source region 26 is formed in the surface layer portion of body region 8 (step S2 in FIG. 2).
  • the step of forming source region 26 includes the step of introducing an n-type impurity into the surface layer portion of body region 8.
  • the n-type impurity may be introduced into the surface layer of the body region 8 by ion implantation through the ion implantation mask 42.
  • the order of the process of forming the body region 8, the process of forming the contact region 27 and the process of forming the source region 26 is merely an example, and is not limited to the above order.
  • the order of the process of forming the body region 8, the process of forming the contact region 27, and the process of forming the source region 26 may be reversed as necessary.
  • a hard mask 43 having a predetermined pattern is formed on first main surface 3 (step S3 in FIG. 2).
  • the hard mask 43 may include an insulator (for example, silicon oxide).
  • the hard mask 43 has an opening 44 that exposes a region in which the gate trench 11 is to be formed.
  • a portion to be gate trench 11 in first main surface 3 is removed.
  • Unnecessary portions of the SiC semiconductor layer 2 may be removed by an etching method (for example, dry etching method) through the hard mask 43. Thereby, the gate trench 11 is formed in the first major surface 3. Thereafter, the hard mask 43 is removed.
  • gate oxide layer 12 is formed on first main surface 3 (step S4 in FIG. 2).
  • the gate oxide layer 12 is formed by an oxidation method (more specifically, a thermal oxidation method).
  • the first major surface 3 is oxidized at a temperature of 1000 ° C. or more to form a gate oxide layer 12 having a thickness of 20 nm or more.
  • a gate oxide layer 12 having a thickness of about 90 nm is formed.
  • a gate oxide layer 12 having a thickness of about 60 nm is formed.
  • the oxidation treatment method may include a dry oxidation treatment method or a wet oxidation treatment method.
  • the gate oxide layer 12 is formed by dry oxidation.
  • the gate oxide layer 12 may be formed by a CVD (Chemical Vapor Deposition) method instead of the oxidation treatment method.
  • unbonded species and carbon atoms exist in the interface region 25 of the SiC semiconductor layer 2 in contact with the gate oxide layer 12.
  • the unbound species is shown abbreviated by "X” and the carbon atom is shown simplified by "C”.
  • Unbound species and carbon atoms are a factor of interface defects in the interface region 25. Excellent channel mobility can not be obtained in the presence of unbound species and carbon atoms.
  • a nitrogen atom introducing step of introducing a nitrogen atom into gate oxide layer 12 is performed (step S5 in FIG. 2).
  • the nitrogen atom introducing step is also referred to as a post deposition annealing step or a post oxidation annealing step.
  • the nitrogen atom introducing step includes the step of annealing in a gas atmosphere containing nitrogen atoms.
  • the phosphorus atom is not included in this atmosphere.
  • the nitrogen atom introducing step may be performed at a temperature of 1000 ° C. or more and 1400 ° C. or less (for example, about 1250 ° C.) and conditions of 1 minute or more and 600 minutes or less.
  • the gas containing nitrogen atoms is a mixed gas obtained by diluting NO (nitrogen monoxide) gas containing nitrogen atoms and oxygen atoms with an inert gas.
  • the inert gas may include at least one of N 2 (nitrogen) gas, Ar (argon) gas and He (helium) gas.
  • the content of the inert gas in the mixed gas may be 5% or more and 20% or less (for example, about 10%).
  • oxygen atoms in NO (nitrogen monoxide) gas are also introduced into the gate oxide layer 12.
  • the oxygen atoms react with the carbon atoms in the gate oxide layer 12.
  • the oxygen atoms also react with the carbon atoms present in the interface region 25 of the SiC semiconductor layer 2.
  • carbon atoms in the gate oxide layer 12 and carbon atoms present in the interface region 25 of the SiC semiconductor layer 2 become CO (carbon monoxide) or CO 2 (carbon dioxide).
  • interface defects between the SiC semiconductor layer 2 and the gate oxide layer 12 can be nitrogen-terminated by nitrogen atoms. Also, in this step, carbon atoms can be desorbed from the gate oxide layer 12 and the interface region 25. Therefore, interface defects between SiC semiconductor layer 2 and gate oxide layer 12 (that is, interface region 25) can be reduced.
  • an oxygen atom introducing step of introducing an oxygen atom into gate oxide layer 12 is further performed (step S6 of FIG. 2).
  • the oxygen atom introduction step includes the step of annealing in a low oxygen partial pressure atmosphere diluted with a mixed gas containing an inert gas.
  • the inert gas may contain a noble gas, a nitrogen atom or the like. Phosphorus atoms are not included in the low oxygen partial pressure atmosphere.
  • the oxygen partial pressure in the low oxygen partial pressure atmosphere may be 0.1 Pa or more and 10 Pa or less.
  • the oxygen atom introduction step may be performed at a temperature of 800 ° C. or more and 1500 ° C. or less (for example, about 1300 ° C.) and conditions of 1 minute or more and 600 minutes or less.
  • the pressure of the mixed gas may be 0.1 atm or more and 2 atm or less (for example, about 1 atm).
  • interface region 25 it is possible to further reduce interface defects between SiC semiconductor layer 2 and gate oxide layer 12 (that is, interface region 25).
  • interface defects between SiC semiconductor layer 2 and gate oxide layer 12 that is, interface region 25.
  • carbon atoms can be appropriately desorbed from the interface region 25 while suppressing oxidation of the interface region 25.
  • a base electrode layer 45 serving as a base of gate electrode layer 13 is formed on first main surface 3 (step S7 in FIG. 2).
  • the base electrode layer 45 may include conductive polysilicon.
  • the base electrode layer 45 may be formed by a CVD method.
  • the base electrode layer 45 fills the gate trench 11 and covers the first major surface 3.
  • Unnecessary portions of the base electrode layer 45 may be removed by an etching method (for example, a wet etching method) through a mask (not shown). Unwanted portions of the base electrode layer 45 may be removed until the gate oxide layer 12 is exposed. Thereby, the gate electrode layer 13 is formed.
  • interlayer insulating layer 31 is formed on first main surface 3 (step S8 in FIG. 2).
  • the interlayer insulating layer 31 may contain silicon oxide.
  • the interlayer insulating layer 31 may be formed by a CVD method.
  • source electrode 33 is formed on first main surface 3 and drain electrode 34 is formed on second main surface 4 (step S10 in FIG. 2).
  • the semiconductor device 1 is manufactured through the steps including the above.
  • FIG. 4 is a graph showing the measurement results of the carbon density of the gate oxide layer manufactured under the conditions different from that of the gate oxide layer 12.
  • the vertical axis is carbon density [cm ⁇ 3 ]
  • the horizontal axis is depth [nm]. More specifically, the horizontal axis makes the non-connecting surface 22 of the gate oxide layer 12 zero, and the depth in the direction from the non-connecting surface 22 of the gate oxide layer 12 toward the SiC semiconductor layer 2 (connecting surface 21) It represents.
  • a first curve L1, a second curve L2 and a third curve L3 are shown in FIG.
  • the first curve L1 shows the carbon density of the first reference gate oxide layer.
  • the nitrogen atom introducing step (step S5) and the oxygen atom introducing step (step S6) are not performed.
  • the thickness of the first reference gate oxide layer is about 54 nm.
  • the carbon density of the first reference gate oxide layer is good.
  • the nitrogen atom introducing step (step S5) and the oxygen atom introducing step (step S6) are not performed on the first reference gate oxide layer. Therefore, as shown in FIG. 3G, in the interface region 25 of the SiC semiconductor layer 2, unbonded species and carbon atoms exist. Therefore, excellent channel mobility can not be obtained.
  • the second reference gate oxide layer has a carbon density decreasing region 23 and a low carbon density region 24.
  • the carbon density gradual reduction region 23 is gradually reduced from the carbon density (1.0 ⁇ 10 22 cm ⁇ 3 or more) of the SiC semiconductor layer 2 to 1.0 ⁇ 10 21 cm ⁇ 3 or less.
  • the low carbon density region 24 has a carbon density of 8.0 ⁇ 10 19 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
  • Performing the annealing process in an Ar (argon) gas atmosphere is effective in reducing interface defects between the SiC semiconductor layer 2 and the gate oxide layer 12 (that is, the interface region 25).
  • the second reference gate oxide layer contains a large amount of carbon atoms, so that it is not possible to obtain an excellent withstand voltage.
  • the third reference gate oxide layer has a carbon density decreasing region 23 and a low carbon density region 24.
  • the carbon density gradual reduction region 23 is gradually reduced from the carbon density (1.0 ⁇ 10 22 cm ⁇ 3 or more) of the SiC semiconductor layer 2 to 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • the low carbon density region 24 has a carbon density of 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • the annealing process is not performed in the atmosphere containing P (phosphorus). Therefore, P (phosphorus) is not added to the third reference gate oxide layer. That is, in the third reference gate oxide layer, the introduction of charge traps is suppressed. Therefore, according to the third reference gate oxide layer (that is, the gate oxide layer 12), it is possible to suppress deterioration with time due to charge trapping.
  • FIG. 5 is a graph showing measurement results of high frequency CV characteristics and quasi-static CV characteristics.
  • the vertical axis is the ratio C / Cox of the total capacitance C of the semiconductor device 1 to the capacitance Cox of the gate oxide layer 12, and the horizontal axis is the gate voltage VG [V].
  • the first hysteresis curve HL1 shows the high frequency CV characteristic (see solid line) and the quasi-static CV characteristic (see broken line) of the fourth reference gate oxide layer.
  • the nitrogen atom introducing step (step S5) and the oxygen atom introducing step (step S6) are not performed.
  • the third hysteresis curve HL3 indicates the high frequency CV characteristics (see solid line) and the quasi-static CV characteristics (see broken line) of the sixth reference gate oxide layer.
  • the nitrogen atom introducing step (step S5) and the oxygen atom introducing step (step S6) are performed, but the step of forming the gate trench 11 (step S3) is not performed.
  • the thickness of the sixth reference gate oxide layer is about 54 nm.
  • a process of forming a sixth reference gate oxide layer is applied to the gate oxide layer 12 according to the present embodiment.
  • the formation process of the gate oxide layer 12 according to the present embodiment is different from the formation process of the sixth reference gate oxide layer in that it is formed on the inner wall of the gate trench 11 (the growth direction with respect to the SiC semiconductor layer 2).
  • the high frequency CV characteristics and the quasi-static CV characteristics of the gate oxide layer 12 according to the present embodiment are substantially equal to the high frequency CV characteristics (see solid line) and the quasi-static CV characteristics (see dashed line) of the sixth reference gate oxide layer. .
  • the difference in capacitance between the high frequency CV characteristics (see solid line) and the quasi-static CV characteristics (see dashed line) indicates the amount of charge captured by the gate oxide layer.
  • the effective fixed charge of the fourth reference gate oxide layer was about ⁇ 7.0 ⁇ 10 11 cm ⁇ 2 .
  • the effective fixed charge is calculated by multiplying the flat band voltage shift by the capacitance of the gate oxide.
  • the effective fixed charge of the fifth reference gate oxide layer was about ⁇ 1.0 ⁇ 10 11 cm ⁇ 2 .
  • the effective fixed charge of the sixth reference gate oxide layer has a positive value.
  • the effective fixed charge of the sixth reference gate oxide layer is 1.0 ⁇ 10 11 cm ⁇ 2 or more and 1.0 ⁇ 10 13 cm ⁇ 2 or less (more specifically, about 1.0 ⁇ 10 12 cm ⁇ 2 ) Met.
  • a first curve L11, a second curve L12 and a third curve L13 are shown in FIG.
  • the first curve L11 shows the characteristic of the interface state density Dit of the interface region 25 in contact with the fourth reference gate oxide layer in the SiC semiconductor layer 2.
  • the second curve L12 indicates the characteristics of the interface state density Dit of the interface region 25 in contact with the fifth reference gate oxide layer in the SiC semiconductor layer 2.
  • the third curve L13 shows the characteristic of the interface state density Dit of the interface region 25 in contact with the sixth reference gate oxide layer in the SiC semiconductor layer 2.
  • the formation process of the gate oxide layer 12 according to the present embodiment is different from the formation process of the sixth reference gate oxide layer in that it is formed on the inner wall of the gate trench 11 (the growth direction with respect to the SiC semiconductor layer 2).
  • the interface state density Dit of the gate oxide layer 12 according to the present embodiment is approximately equal to the interface state density Dit of the sixth reference gate oxide layer.
  • the interface state density Dit of the sixth reference gate oxide layer is 2.0 ⁇ 10 11 eV ⁇ 1 in the range where the energy level EC-ET from the conduction band edge is 0.3 eV or more and 0.5 eV or less. -It was less than cm- 2 . Furthermore, the interface state density Dit of the sixth reference gate oxide layer is 1.0 ⁇ 10 11 eV ⁇ 1 in the range where the energy level EC-ET from the conduction band edge is 0.4 eV or more and 0.5 eV or less. -It was less than cm- 2 .
  • the interface state density Dit and the channel mobility of the SiC semiconductor layer 2 are in a mutually contradictory relationship. That is, when the interface state density Dit is high, the channel mobility of the SiC semiconductor layer 2 is low. On the other hand, when the interface state density Dit is low, the channel mobility of the SiC semiconductor layer 2 is high.
  • FIG. 7 is a graph showing the measurement results of the current density characteristics of the gate oxide layer 12.
  • the vertical axis represents the current density [A ⁇ cm ⁇ 2 ] flowing through the gate oxide layer 12
  • the horizontal axis represents the electric field strength [MV ⁇ cm ⁇ 1 ] applied to the gate oxide layer 12.
  • the current density flowing through the gate oxide layer 12 was 1.0 ⁇ 10 ⁇ 9 A ⁇ cm ⁇ 2 or less.
  • the current density flowing through gate oxide layer 12 is 1.0 ⁇ 10 ⁇ 6 A ⁇ cm. It rose to about -2 .
  • nitrogen atoms are introduced into the gate oxide layer 12 in the nitrogen atom introducing step (step S ⁇ b> 5 in FIG. 2).
  • the nitrogen atoms reach the interface region 25 in contact with the gate oxide layer 12 in the SiC semiconductor layer 2 (see also FIG. 3H).
  • the interface defect between SiC semiconductor layer 2 and gate oxide layer 12 that is, interface region 25
  • the annealing process is performed on the gate oxide layer 12 in an atmosphere containing oxygen atoms. Thereby, oxygen atoms are introduced into the gate oxide layer 12 (see also FIG. 3I).
  • the oxygen atoms react with the carbon atoms in the gate oxide layer 12. Also, this oxygen atom reacts with the carbon atom present in the interface region 25. Thereby, carbon atoms in the gate oxide layer 12 and carbon atoms present in the interface region 25 become CO (carbon monoxide) or CO 2 (carbon dioxide).
  • the gate oxide layer 12 preferably has a relatively small thickness. More specifically, the thickness of the gate oxide layer 12 is preferably 20 nm or more and 150 nm or less. The thickness of the gate oxide layer 12 is more preferably 20 nm or more and 100 nm or less. By reducing the thickness of the gate oxide layer 12, carbon atoms in the gate oxide layer 12 can be properly released. Thereby, the carbon density in the interface region 25 can be appropriately reduced, and interface defects can be appropriately reduced.
  • FIG. 8 is a cross-sectional view showing a region where a MISFET of a planar structure is formed in a semiconductor device 51 according to a second embodiment of the present invention.
  • the structures corresponding to the structures described in the semiconductor device 1 are given the same reference numerals and the description thereof is omitted.
  • semiconductor device 51 has a basic form provided with a planar gate type MISFET.
  • the semiconductor device 51 includes an n-type SiC semiconductor layer 2.
  • a well-like p-type body region 8 is formed in the surface layer portion of the first main surface 3 of the SiC semiconductor layer 2.
  • a source region 26 and a contact region 27 are formed in the surface layer portion of the body region 8.
  • the source region 26 is formed at an interval from the periphery of the body region 8 to the inner region.
  • the contact region 27 is formed at the central portion of the body region 8 in a plan view.
  • the source region 26 may surround the contact region 27.
  • a planar gate structure 62 is formed on the first major surface 3 of the SiC semiconductor layer 2.
  • the planar gate structure 62 has a stacked structure including the gate oxide layer 12 and the gate electrode layer 13 stacked in this order on the first major surface 3.
  • the gate oxide layer 12 has a connection surface 21 in contact with the first major surface 3 and a non-connection surface 22 located on the opposite side of the connection surface 21.
  • Gate oxide layer 12 includes the aforementioned carbon density gradual area 23 and low carbon density area 24.
  • the carbon concentration profile of the gate oxide layer 12 is similar to the carbon concentration profile of the third reference gate oxide layer (ie, the gate oxide layer 12), as shown in FIG.
  • Gate electrode layer 13 faces source region 26, body region 8 and drift region 9 with gate oxide layer 12 interposed therebetween.
  • the gate electrode layer 13 may contain at least one of copper, aluminum and conductive polysilicon.
  • Interlayer insulating layer 31 is formed on the first major surface 3.
  • Interlayer insulating layer 31 covers planar gate structure 62.
  • the interlayer insulating layer 31 is formed with a contact hole 32 for exposing the source region 26 and the contact region 27.
  • FIG. 9 is a process diagram for illustrating an example of a method of manufacturing the semiconductor device 51 shown in FIG. 10A to 10L are cross-sectional views for illustrating an example of a method of manufacturing the semiconductor device 51 shown in FIG.
  • SiC semiconductor layer 2 is prepared (step S11 in FIG. 9).
  • the SiC semiconductor layer 2 is formed through the steps of preparing the SiC semiconductor substrate 5 and forming the SiC epitaxial layer 6 on the main surface of the SiC semiconductor substrate 5.
  • the SiC epitaxial layer 6 is formed by epitaxially growing SiC from the main surface of the SiC semiconductor substrate 5.
  • n + -type source region 26 is formed in the surface layer portion of body region 8 (step S12 in FIG. 9).
  • the step of forming source region 26 includes the step of introducing an n-type impurity into the surface layer portion of body region 8.
  • the n-type impurity may be introduced into the surface layer portion of the body region 8 by the ion implantation method through the ion implantation mask 72.
  • p + -type contact region 27 is formed in the surface layer portion of body region 8 (step S12 in FIG. 9).
  • the step of forming contact region 27 includes the step of introducing a p-type impurity into the surface layer portion of body region 8.
  • the p-type impurity may be introduced into the surface layer of the body region 8 by ion implantation through the ion implantation mask 73.
  • the order of the process of forming the body region 8, the process of forming the source region 26, and the process of forming the contact region 27 is merely an example, and is not limited to the above order.
  • the order of the process of forming the body region 8, the process of forming the source region 26, and the process of forming the contact region 27 may be switched as necessary.
  • gate oxide layer 12 is formed on first main surface 3 (step S13 in FIG. 9).
  • the gate oxide layer 12 is formed by an oxidation method (more specifically, a thermal oxidation method).
  • the first major surface 3 is oxidized at a temperature of 1000 ° C. or more to form a gate oxide layer 12 having a thickness of 20 nm or more.
  • a gate oxide layer 12 having a thickness of about 90 nm is formed. Further, by oxidizing the first major surface 3 at a temperature of 1300 ° C. and a condition of about 40 minutes, a gate oxide layer 12 having a thickness of about 60 nm is formed.
  • the oxidation treatment method may include a dry oxidation treatment method or a wet oxidation treatment method.
  • the gate oxide layer 12 is formed by dry oxidation.
  • the gate oxide layer 12 may be formed by a CVD (Chemical Vapor Deposition) method instead of the oxidation treatment method.
  • unbonded species and carbon atoms exist in the interface region 25 of the SiC semiconductor layer 2 in contact with the gate oxide layer 12.
  • the unbound species is shown abbreviated by "X” and the carbon atom is shown simplified by "C”.
  • Unbound species and carbon atoms are a factor of interface defects in the interface region 25. Excellent channel mobility can not be obtained in the presence of unbound species and carbon atoms.
  • the nitrogen atom introducing step may be performed at a temperature of 1000 ° C. or more and 1400 ° C. or less (for example, about 1250 ° C.) and conditions of 1 minute or more and 600 minutes or less.
  • the nitrogen atom introducing step includes the step of annealing in a gas atmosphere containing nitrogen atoms. The phosphorus atom is not included in this atmosphere.
  • the gas containing nitrogen atoms is a mixed gas obtained by diluting NO (nitrogen monoxide) gas containing nitrogen atoms and oxygen atoms with an inert gas.
  • the inert gas may include at least one of N 2 (nitrogen) gas, Ar (argon) gas or He (helium) gas.
  • the content of the inert gas in the mixed gas may be 5% or more and 20% or less (for example, about 10%).
  • nitrogen atoms in NO (nitrogen monoxide) gas are introduced into the gate oxide layer 12.
  • the nitrogen atoms combine with unbonded species present in the interface region 25 of the SiC semiconductor layer 2.
  • nitrogen atoms are indicated by “N”.
  • oxygen atoms in NO (nitrogen monoxide) gas are also introduced into the gate oxide layer 12.
  • the oxygen atoms react with the carbon atoms in the gate oxide layer 12.
  • the oxygen atoms also react with carbon atoms present in the interface region 25.
  • carbon atoms in the gate oxide layer 12 and carbon atoms present in the interface region 25 become CO (carbon monoxide) or CO 2 (carbon dioxide).
  • interface defects between SiC semiconductor layer 2 and gate oxide layer 12 can be nitrogen-terminated by nitrogen atoms.
  • carbon atoms can be desorbed from the gate oxide layer 12 and the interface region 25. Therefore, interface defects between SiC semiconductor layer 2 and gate oxide layer 12 (that is, interface region 25) can be reduced.
  • an oxygen atom introducing step of introducing an oxygen atom into gate oxide layer 12 is further carried out (step S15 of FIG. 9).
  • the oxygen atom introduction step includes the step of annealing in a low oxygen partial pressure atmosphere diluted with a mixed gas containing an inert gas.
  • the inert gas may contain a noble gas, a nitrogen atom or the like.
  • the phosphorus atom is not included in this atmosphere.
  • the oxygen partial pressure in the low oxygen partial pressure atmosphere may be 0.1 Pa or more and 10 Pa or less.
  • the oxygen atom introduction step may be performed at a temperature of 800 ° C. or more and 1500 ° C. or less (for example, about 1300 ° C.) and conditions of 1 minute or more and 600 minutes or less.
  • the pressure of the mixed gas may be 0.1 atm or more and 2 atm or less (for example, about 1 atm).
  • oxygen atoms in O 2 (oxygen) gas are introduced into the gate oxide layer 12.
  • the oxygen atoms react with the carbon atoms in the gate oxide layer 12.
  • the oxygen atoms also react with carbon atoms present in the interface region 25.
  • interface region 25 it is possible to further reduce interface defects between SiC semiconductor layer 2 and gate oxide layer 12 (that is, interface region 25).
  • interface defects between SiC semiconductor layer 2 and gate oxide layer 12 that is, interface region 25.
  • carbon atoms can be appropriately desorbed from the interface region 25 while suppressing oxidation of the interface region 25.
  • base electrode layer 74 serving as a base of gate electrode layer 13 is formed on first main surface 3 (step S16 in FIG. 9).
  • Base electrode layer 74 may include polysilicon or aluminum.
  • the base electrode layer 74 may be formed by a CVD method.
  • a mask 75 having a predetermined pattern is formed on base electrode layer 74.
  • the mask 75 covers the region of the base electrode layer 74 where the gate electrode layer 13 is to be formed.
  • Unwanted portions of the base electrode layer 74 are removed. Unwanted portions of the base electrode layer 74 may be removed by an etching method (eg, wet etching method) through the mask 75. Thereby, the gate electrode layer 13 is formed.
  • an etching method eg, wet etching method
  • interlayer insulating layer 31 is formed on first main surface 3 (step S17 in FIG. 9).
  • the interlayer insulating layer 31 may contain silicon oxide.
  • the interlayer insulating layer 31 may be formed by a CVD method.
  • a mask 76 having a predetermined pattern is formed on interlayer insulating layer 31 (step S18 in FIG. 9).
  • the mask 76 may be a resist mask containing a photosensitive resin.
  • the mask 76 has an opening 77 that exposes the area where the contact hole 32 is to be formed.
  • the semiconductor device 51 according to the present embodiment has the same structure as the semiconductor device 1 except that the planar gate structure 62 is provided instead of the trench gate structure 10. Therefore, also in the method of manufacturing semiconductor device 51 and semiconductor device 51, the same effects as the effects described for semiconductor device 1 and the method of manufacturing semiconductor device 1 can be obtained.
  • FIG. 11 is a cross-sectional view showing a region in which a trench gate type MISFET is formed in a semiconductor device 81 according to a third embodiment of the present invention.
  • the gate oxide layer 12 may be formed to have a uniform thickness.
  • the gate oxide layer 12 may be formed by the CVD method in the process of FIG. 3G.
  • the semiconductor device 81 according to the third embodiment is an example of the semiconductor device 1 including the gate oxide layer 12 formed by the CVD method.
  • the structures corresponding to the structures described in the semiconductor device 1 are given the same reference numerals and the description thereof is omitted.
  • the first thickness T1 may exceed the second thickness T2 (for example, T1> T2 ⁇ 1.1), It may be less than the second thickness T2 (for example, T1 ⁇ T2 ⁇ 0.9).
  • the semiconductor device 81 is manufactured by the same manufacturing method as the method of manufacturing the semiconductor device 1. Further, as shown in FIG. 4, the carbon concentration profile of the gate oxide layer 12 according to the semiconductor device 81 is the same as the carbon concentration profile of the third reference gate oxide layer (that is, the gate oxide layer 12).
  • the same effects as the effects described for the semiconductor device 1 and the method of manufacturing the semiconductor device 1 can be obtained.
  • step S6 in FIG. 2 and step S15 in FIG. 9 is performed after the nitrogen atom introducing step (step S5 in FIG. 2 and step S14 in FIG. 9).
  • the oxygen atom introducing step step S6 in FIG. 2 and step S15 in FIG. 9 is performed.
  • An example has been described.
  • only the oxygen atom introduction step step S6 in FIG. 2 and step S15 in FIG. 9 is performed without performing the nitrogen atom introduction step (step S5 in FIG. 2 and step S14 in FIG. 9). It may be done.
  • the nitrogen atom introducing step (step S5 in FIG. 2 and step S14 in FIG. 9) and the oxygen atom introducing step (step S6 in FIG. 2 and step S15 in FIG. 9) for the gate oxide layer 12 Has been described.
  • the nitrogen atom introducing step (Step S5 in FIG. 2 and Step S14 in FIG. 9) and the oxygen atom introducing step (Step S6 in FIG. 2 and Step S15 in FIG. 9) May be implemented.
  • Nitrogen introducing step conducted and oxygen atom introducing step (step S14 in step S5 and 9 in FIG. 2) (step S15 in step S6 and 9 of FIG. 2), a gate oxide layer 12 (SiO 2 layer) or a surface
  • a gate oxide layer 12 SiO 2 layer
  • the technical idea of desorbing carbon atoms from the region 25 can also be expected to some extent in an insulating layer containing an inorganic insulator other than SiO 2 .
  • the p-type portion may be n-type
  • the n-type portion may be p-type
  • p + -type SiC semiconductor substrate 5 may be adopted in place of the SiC semiconductor substrate 5 of n + -type.
  • the p + -type SiC semiconductor substrate 5 functions as a collector region of an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor

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Abstract

半導体装置は、１．０×１０２２ｃｍ－３以上の炭素密度を有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の上に形成され、前記ＳｉＣ半導体層に接する接続面、および、前記接続面の反対側に位置する非接続面を有するＳｉＯ２層と、前記ＳｉＯ２層の前記接続面の表層部に形成され、前記ＳｉＯ２層の前記非接続面に向けて炭素密度が漸減する炭素密度漸減領域と、前記ＳｉＯ２層の前記非接続面の表層部に形成され、１．０×１０１９ｃｍ－３以下の炭素密度を有する低炭素密度領域と、を含む。

Description

半導体装置およびその製造方法
　本発明は、ＳｉＣ半導体層の上にＳｉＯ２層が形成された構造を有する半導体装置およびその製造方法に関する。
　ＳｉＣ半導体層の上にＳｉＯ２層が形成された構造では、ＳｉＣ半導体層においてＳｉＯ２層に接する界面領域における界面準位密度の増加の問題が知られている。界面準位密度の増加の原因は様々であるが、その主たる原因の一つとして、ＳｉＣ半導体層およびＳｉＯ２層の間の界面領域における界面欠陥を例示できる。界面欠陥は、界面領域に存する炭素原子によって形成され得る。
　界面準位密度は、チャネル移動度（キャリア移動度とも称される。）との間において相関関係を有している。より具体的には、界面準位密度の増加は、チャネル移動度の低下を引き起こす。界面準位密度を改善する手法の一例が特許文献１および特許文献２に開示されている。
　特許文献１は、ＳｉＣ半導体基板の上にＳｉＯ２層を形成する工程と、Ａｒ（アルゴン）を含む不活性ガス雰囲気においてＳｉＯ２層に対して熱処理を施す工程と、を含む、半導体装置の製造方法を開示している。
　特許文献２は、ＳｉＣ半導体基板の上にＳｉＯ２層を形成する工程と、ＰＯＣｌ３（塩化ホスホリル）を含む雰囲気においてＳｉＯ２層に対して熱処理を施し、ＳｉＯ２層にリンを添加する工程と、を含む、半導体装置の製造方法を開示している。
特開２００１－３４５３２０号公報 国際公開第２０１１／０７４２３７Ａ１号
　特許文献１の製造方法では、ＳｉＣ半導体層においてＳｉＯ２層に接する界面領域から炭素原子を脱離させることができる。これにより、界面欠陥を低減できる。しかし、この場合、ＳｉＯ２層内に炭素原子が残存するので、満足する絶縁特性を得ることはできない。
　特許文献２の製造方法では、ＳｉＯ２層内の炭素原子および雰囲気中の酸素原子を反応させることができる。これにより、ＳｉＯ２層内の炭素原子を除去できるから、界面欠陥を低減できる。しかし、この場合、ＳｉＯ２層に添加されたＰ（リン）が電荷トラップとして機能するため、ＳｉＯ２層の経時劣化が引き起こされる虞がある。
　本発明の一実施形態は、ＳｉＣ半導体層およびＳｉＯ２層の間の界面欠陥を低減でき、かつ、良質なＳｉＯ２層を有する半導体装置およびその製造方法を提供する。
　本発明の一実施形態は、１．０×１０２２ｃｍ－３以上の炭素密度を有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の上に形成され、前記ＳｉＣ半導体層に接する接続面、および、前記接続面の反対側に位置する非接続面を有するＳｉＯ２層と、前記ＳｉＯ２層の前記接続面の表層部に形成され、前記ＳｉＯ２層の前記非接続面に向けて炭素密度が漸減する炭素密度漸減領域と、前記ＳｉＯ２層の前記非接続面の表層部に形成され、１．０×１０１９ｃｍ－３以下の炭素密度を有する低炭素密度領域と、を含む、半導体装置を提供する。
　本発明の一実施形態は、ＳｉＣ半導体層を用意する工程と、前記ＳｉＣ半導体層の上にＳｉＯ２層を形成する工程と、低酸素分圧雰囲気下でアニール処理を施すことにより、前記ＳｉＯ２層に酸素原子を導入する酸素原子導入工程と、を含む、半導体装置の製造方法を提供する。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置においてトレンチゲート型のＭＩＳＦＥＴが形成された領域を示す断面図である。 図２は、図１に示す半導体装置の製造方法の一例を説明するための工程図である。 図３Ａは、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図３Ｂは、図３Ａの後の工程を示す断面図である。 図３Ｃは、図３Ｂの後の工程を示す断面図である。 図３Ｄは、図３Ｃの後の工程を示す断面図である。 図３Ｅは、図３Ｄの後の工程を示す断面図である。 図３Ｆは、図３Ｅの後の工程を示す断面図である。 図３Ｇは、図３Ｆの後の工程を示す断面図である。 図３Ｈは、図３Ｇの後の工程を示す断面図である。 図３Ｉは、図３Ｈの後の工程を示す断面図である。 図３Ｊは、図３Ｉの後の工程を示す断面図である。 図３Ｋは、図３Ｊの後の工程を示す断面図である。 図３Ｌは、図３Ｋの後の工程を示す断面図である。 図３Ｍは、図３Ｌの後の工程を示す断面図である。 図３Ｎは、図３Ｍの後の工程を示す断面図である。 図４は、ゲート酸化層の炭素密度の測定結果を示すグラフである。 図５は、ゲート酸化層の高周波ＣＶ特性および準静的ＣＶ特性の測定結果を示すグラフである。 図６は、図５のグラフをＨｉｇｈ－Ｌｏｗ法に基づいて界面準位密度に変換したグラフである。 図７は、ゲート酸化層の電流密度特性の測定結果を示すグラフである。 図８は、本発明の第２実施形態に係る半導体装置においてプレーナゲート型のＭＩＳＦＥＴが形成された領域を示す断面図である。 図９は、図８に示す半導体装置の製造方法の一例を説明するための工程図である。 図１０Ａは、図８に示す半導体装置の製造方法の一例を説明するための断面図である。 図１０Ｂは、図１０Ａの後の工程を示す断面図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面図である。 図１０Ｆは、図１０Ｅの後の工程を示す断面図である。 図１０Ｇは、図１０Ｆの後の工程を示す断面図である。 図１０Ｈは、図１０Ｇの後の工程を示す断面図である。 図１０Ｉは、図１０Ｈの後の工程を示す断面図である。 図１０Ｊは、図１０Ｉの後の工程を示す断面図である。 図１０Ｋは、図１０Ｊの後の工程を示す断面図である。 図１０Ｌは、図１０Ｋの後の工程を示す断面図である。 図１１は、本発明の第３実施形態に係る半導体装置においてトレンチゲート型のＭＩＳＦＥＴが形成された領域を示す断面図である。
　図１は、本発明の第１実施形態に係る半導体装置１においてＭＩＳＦＥＴが形成された領域を示す断面図である。
　半導体装置１は、トレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた基本形態を有している。半導体装置１は、ｎ型不純物が添加されたｎ型のＳｉＣ半導体層２を含む。ＳｉＣ半導体層２は、この形態では、４Ｈ－ＳｉＣ単結晶からなる。ＳｉＣ半導体層２のｎ型不純物は、Ｎ（窒素）、Ａｓ（ヒ素）またはＰ（リン）であってもよい。
　ＳｉＣ半導体層２は、一方側の第１主面３および他方側の第２主面４を含む。第１主面３および第２主面４は、４Ｈ－ＳｉＣ単結晶の［０００１］面に対して＜１１－２０＞方向に１０°以下の角度で傾斜したオフ角を有していてもよい。オフ角は、第１主面３および第２主面４の法線方向および４Ｈ－ＳｉＣ単結晶のｃ軸の間の角度でもある。
　オフ角は、０°以上４°以下であってもよい。オフ角が０°であるとは、第１主面３の法線方向および４Ｈ－ＳｉＣ単結晶のｃ軸が一致している状態である。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°±１０％または４°±１０％の範囲に設定される。
　ＳｉＣ半導体層２は、より具体的には、ＳｉＣ半導体基板５およびＳｉＣエピタキシャル層６を含む積層構造を有している。ＳｉＣ半導体基板５は、ＳｉＣ半導体層２の第２主面４を形成している。ＳｉＣエピタキシャル層６は、ＳｉＣ半導体層２の第１主面３を形成している。
　ＳｉＣ半導体基板５は、ｎ＋型の４Ｈ－ＳｉＣ単結晶基板からなる。４Ｈ－ＳｉＣ単結晶基板の主面は、［０００１］面に対して＜１１－２０＞方向に１０°以下の角度で傾斜したオフ角を有していてもよい。オフ角は、より具体的には、０°以上４°以下（たとえば２°または４°）である。
　ＳｉＣ半導体基板５は、ＭＩＳＦＥＴのドレイン領域７として形成されている。ＳｉＣ半導体基板５のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０２１ｃｍ－３以下（たとえば１．０×１０１８ｃｍ－３程度）であってもよい。
　ＳｉＣエピタキシャル層６は、前記オフ角を有するｎ型の４Ｈ－ＳｉＣ単結晶層からなる。ＳｉＣエピタキシャル層６は、ＳｉＣ半導体基板５のｎ型不純物濃度未満のｎ型不純物濃度を有している。ＳｉＣエピタキシャル層６のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下（たとえば１．０×１０１６ｃｍ－３程度）であってもよい。ＳｉＣエピタキシャル層６の炭素密度は、１．０×１０２２ｃｍ－３以上１．０×１０２４ｃｍ－３以下（たとえば５．０×１０２２ｃｍ－３程度）であってもよい。
　ＳｉＣ半導体層２の第１主面３の表層部には、ｐ型のボディ領域８が形成されている。ボディ領域８は、ＳｉＣ半導体基板５に対して第１主面３側に間隔を空けて形成されている。ＳｉＣエピタキシャル層６においてＳｉＣ半導体基板５およびボディ領域８の間の領域は、ドリフト領域９として形成されている。
　第１主面３の表層部には、トレンチゲート構造１０が形成されている。トレンチゲート構造１０は、ゲートトレンチ１１、ゲート酸化層１２およびゲート電極層１３を含む。ゲートトレンチ１１は、第１主面３からボディ領域８を貫通し、ドリフト領域９に至る。ゲートトレンチ１１において側壁および底壁を接続する角部は湾曲面を有していてもよい。
　ゲート酸化層１２は、ＳｉＯ２（酸化シリコン）層の一例として形成されている。ゲート酸化層１２は、ゲートトレンチ１１の内壁面に沿って膜状に形成され、ゲートトレンチ１１内において凹状の空間を区画している。ゲート酸化層１２は、ゲートトレンチ１１から引き出され、第１主面３を被覆する被覆部を一体的に有していてもよい。
　ゲート酸化層１２は、ＳｉＣ半導体層２に接する接続面２１、および、接続面２１の反対側に位置する非接続面２２を有している。ゲート酸化層１２は、２０ｎｍ以上５００ｎｍ以下の厚さを有していてもよい。ゲート酸化層１２の厚さは、１５０ｎｍ以下であることが好ましい。ゲート酸化層１２の厚さは、１００ｎｍ以下であることがさらに好ましい。
　ゲート酸化層１２の厚さは、接続面２１および非接続面２２の間の厚さである。ゲート酸化層１２の厚さは、この形態では、ゲートトレンチ１１の内壁面の法線方向に沿う厚さでもある。つまり、ゲート酸化層１２の厚さ方向は、ゲートトレンチ１１の内壁面の法線方向に一致する。
　ゲート酸化層１２は、この形態では、第１領域１４および第２領域１５を含む。第１領域１４は、ゲートトレンチ１１の側壁に沿って形成されている。第２領域１５は、ゲートトレンチ１１の底壁に沿って形成されている。第２領域１５は、第１領域１４の第１厚さＴ１以上の第２厚さＴ２を有している。第１厚さＴ１に対する第２厚さＴ２の比Ｔ２／Ｔ１は、１以上３以下であってもよい。
　第１厚さＴ１は、２０ｎｍ以上２００ｎｍ以下であってもよい。第１厚さＴ１は、１５０ｎｍ以下であることが好ましい。第１厚さＴ１は、１００ｎｍ以下であることがさらに好ましい。第２厚さＴ２は、２０ｎｍ以上５００ｎｍ以下であってもよい。第１領域１４は、一様な厚さを有していてもよい。第２領域１５は、一様な厚さを有していてもよい。第１厚さＴ１が第２厚さＴ２と等しい場合、第１領域１４および第２領域１５は、一様な厚さで形成される。
　ゲート酸化層１２は、この形態では、ゲートトレンチ１１の開口側の角部に沿って形成された膨出部１６を含む。膨出部１６は、ゲートトレンチ１１の内方に向かって湾曲状に張り出している。膨出部１６は、ゲートトレンチ１１の開口部においてゲートトレンチ１１の開口を狭めている。
　ゲート酸化層１２は、炭素密度漸減領域２３および低炭素密度領域２４を含む。炭素密度漸減領域２３および低炭素密度領域２４は、ゲート酸化層１２から拡散した炭素原子をそれぞれ含む。
　炭素密度漸減領域２３および低炭素密度領域２４は、ゲート酸化層１２において少なくともボディ領域８（後述するＭＩＳＦＥＴのチャネルＣＨ）に接する領域に形成される。炭素密度漸減領域２３および低炭素密度領域２４は、ゲート酸化層１２においてドリフト領域９や後述するソース領域２６に接する領域にも形成される。炭素密度漸減領域２３および低炭素密度領域２４は、ゲート酸化層１２内に一様に形成されている。
　炭素密度漸減領域２３は、より具体的には、ゲート酸化層１２の接続面２１の表層部に形成されている。炭素密度漸減領域２３は、接続面２１から非接続面２２に向けてＳｉＣエピタキシャル層６の炭素密度（１．０×１０２２ｃｍ－３以上）から１．０×１０１９ｃｍ－３以下まで漸減する炭素密度を有している。ゲート酸化層１２の接続面２１を基準とする炭素密度漸減領域２３の厚さは、この形態では、０．１５ｎｍ以上２５ｎｍ以下である。
　低炭素密度領域２４は、ゲート酸化層１２の非接続面２２の表層部に形成されている。低炭素密度領域２４は、より具体的には、ゲート酸化層１２において非接続面２２および炭素密度漸減領域２３の間の領域に形成されている。
　低炭素密度領域２４は、ゲート酸化層１２の厚さから炭素密度漸減領域２３の厚さを差し引いた厚さを有している。ゲート酸化層１２の厚さ方向に関して、ゲート酸化層１２内において低炭素密度領域２４が占める割合は、ゲート酸化層１２内において炭素密度漸減領域２３が占める割合以上である。つまり、低炭素密度領域２４は、低炭素密度領域２４の厚さ以上の厚さを有している。
　より具体的には、ゲート酸化層１２の厚さ方向に関して、ゲート酸化層１２内において低炭素密度領域２４が占める割合は、ゲート酸化層１２内において炭素密度漸減領域２３が占める割合よりも大きい。つまり、低炭素密度領域２４は、低炭素密度領域２４の厚さを超える厚さを有している。
　低炭素密度領域２４は、１．０×１０１９ｃｍ－３以下の炭素密度を有している。低炭素密度領域２４の炭素密度は、より具体的には、１．０×１０１９ｃｍ－３未満である。低炭素密度領域２４の炭素密度は、さらに具体的には、１．０×１０１７ｃｍ－３を超えて１．０×１０１８ｃｍ－３以下の極小値を有している。低炭素密度領域２４の極小値は、ゲート酸化層１２の厚さ方向のほぼ中央に位置している。
　低炭素密度領域２４は、炭素密度が比較的高い第１領域、および、第１領域に比べて炭素密度が低い第２領域を含む。第１領域は非接続面２２側に位置し、第２領域は接続面２１側に位置している。第２領域は、より具体的には、第１領域および低炭素密度領域２４の間の領域に位置している。
　第１領域は、１．０×１０１８ｃｍ－３を超えて１．０×１０１９ｃｍ－３以下の炭素密度を有している。第２領域は、１．０×１０１７ｃｍ－３を超えて１．０×１０１８ｃｍ－３以下の炭素密度を有している。低炭素密度領域２４の極小値は、第２領域に位置している。
　第１領域は、一例として、５ｎｍ以上２０ｎｍ以下の厚さを有していてもよい。第１領域は、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上１５ｎｍ以下、または、１５ｎｍ以上２０ｎｍ以下の厚さを有していてもよい。第１領域は、１０ｎｍ以上の厚さを有していることが好ましい。
　第２領域の厚さは、ゲート酸化層１２の厚さに応じて異なる。第２領域は、一例として、５ｎｍ以上５０ｎｍ以下の厚さを有していてもよい。第２領域は、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上１５ｎｍ以下、１５ｎｍ以上２０ｎｍ以下、１５ｎｍ以上２０ｎｍ以下、２０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上３０ｎｍ以下、３０ｎｍ以上３５ｎｍ以下、３５ｎｍ以上４０ｎｍ以下、４０ｎｍ以上４５ｎｍ以下、または、４５ｎｍ以上５０ｎｍ以下の厚さを有していてもよい。第２領域は、５ｎｍ以上２０ｎｍ以下の厚さを有していてもよい。
　第２領域は、１０ｎｍ以上の厚さを有していることが好ましい。第２領域は、ゲート酸化層１２内において非接続面２２から接続面２１に向けて少なくとも１０ｎｍ以上離れた深さ位置に形成されていることが好ましい。
　低炭素密度領域２４および炭素密度漸減領域２３（つまり、ゲート酸化層１２）には、Ｐ（リン）は添加されていない。この「添加」には、「拡散」は含まれない。すなわち、ＳｉＣ半導体層２内にｎ型不純物としてのＰ（リン）が含まれ、当該ｎ型不純物としてのＰ（リン）がゲート酸化層１２に拡散した場合には、ゲート酸化層１２にＰ（リン）が添加されたことを意味しない。
　ゲート酸化層１２がｎ型不純物としてのＰ（リン）を含む場合、ゲート酸化層１２のｎ型不純物濃度（リン密度）は、ＳｉＣ半導体層２（ＳｉＣエピタキシャル層６）のｎ型不純物濃度（リン密度）未満である。この場合、ゲート酸化層１２のｎ型不純物濃度（リン密度）は、接続面２１から非接続面２２に向かって漸減するプロファイルを有する。このようなプロファイルは、ＳｉＣ半導体層２からのＰ（リン）の拡散によって形成される。ゲート酸化層１２のｎ型不純物濃度（リン密度）は、１．０×１０１６ｃｍ－３未満である。
　図１を再度参照して、ゲート電極層１３は、ゲート酸化層１２を挟んでゲートトレンチ１１に埋め込まれている。ゲート電極層１３は、より具体的には、ゲートトレンチ１１内においてゲート酸化層１２によって区画された凹状の空間に埋め込まれている。
　ゲート電極層１３の上端部は、ゲート酸化層１２の膨出部１６に接している。これにより、ゲート電極層１３の上端部は、ゲート酸化層１２の膨出部１６に沿って窪んだ括れ部を有している。ゲート電極層１３は、タングステン、チタン、チタンナイトライド、モリブデンおよび導電性ポリシリコンのうちの少なくとも１種を含んでいてもよい。
　ＳｉＣ半導体層２においてゲート酸化層１２に接する境界面には、界面領域２５が形成されている。界面領域２５は、この形態では、窒素原子を含む。界面領域２５は、より具体的には、窒素原子によって終端された窒素終端面である。界面領域２５の窒素密度は、５．０×１０１８ｃｍ－３以上５．０×１０２１ｃｍ－３以下（たとえば５．０×１０２０ｃｍ－３程度）であってもよい。この窒素原子は、ゲート酸化層１２を通って界面領域２５に拡散している。ゲート酸化層１２の接続面２１側の窒素原子密度は、ゲート酸化層１２の非接続面２２側の窒素原子密度よりも大きい。
　ボディ領域８の表層部においてゲートトレンチ１１の側壁に沿う領域には、ｎ＋型のソース領域２６が形成されている。ソース領域２６のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０２１ｃｍ－３以下（たとえば１．０×１０１９ｃｍ－３程度）であってもよい。ソース領域２６のｎ型不純物は、Ａｓ（ヒ素）またはＰ（リン）であってもよい。
　ボディ領域８の表層部においてゲートトレンチ１１の側壁から間隔を空けた領域には、ｐ＋型のコンタクト領域２７が形成されている。ｐ＋型のコンタクト領域２７は、ボディ領域８に電気的に接続されている。コンタクト領域２７は、第１主面３からソース領域２６を貫通し、ボディ領域８に至る。
　このように、第１主面３の表層部においてゲートトレンチ１１の側壁に沿う領域には、ソース領域２６、ボディ領域８およびドリフト領域９が、第１主面３から第２主面４側に向けてこの順に形成されている。ＭＩＳＦＥＴのチャネルＣＨは、ボディ領域８においてゲート酸化層１２を挟んでゲート電極層１３と対向する領域に形成される。
　第１主面３の上には、層間絶縁層３１が形成されている。層間絶縁層３１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層３１は、この形態では、酸化シリコンを含む。層間絶縁層３１は、トレンチゲート構造１０および第１主面３の任意の領域を被覆している。層間絶縁層３１には、コンタクト孔３２が形成されている。コンタクト孔３２は、ソース領域２６およびコンタクト領域２７を露出させている。
　層間絶縁層３１の上には、ソース電極３３が形成されている。ソース電極３３は、層間絶縁層３１の上からコンタクト孔３２に入り込んでいる。ソース電極３３は、コンタクト孔３２内において、ソース領域２６およびコンタクト領域２７に接続されている。ＳｉＣ半導体層２の第２主面４には、ドレイン電極３４が接続されている。
　図２は、図１に示す半導体装置１の製造方法の一例を説明するための工程図である。図３Ａ～図３Ｎは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。
　図３Ａを参照して、ＳｉＣ半導体層２が用意される（図２のステップＳ１）。ＳｉＣ半導体層２は、ＳｉＣ半導体基板５を用意する工程、および、ＳｉＣ半導体基板５の主面の上にＳｉＣエピタキシャル層６を形成する工程を経て形成される。ＳｉＣエピタキシャル層６は、ＳｉＣ半導体基板５の主面からＳｉＣをエピタキシャル成長させることによって形成される。
　次に、図３Ｂを参照して、ｐ型のボディ領域８が、ＳｉＣ半導体層２の第１主面３の表層部に形成される（図２のステップＳ２）。ボディ領域８を形成する工程は、第１主面３の表層部にｐ型不純物を導入する工程を含む。ｐ型不純物は、イオン注入法によって第１主面３の表層部に導入されてもよい。
　次に、図３Ｃを参照して、ｐ＋型のコンタクト領域２７が、ボディ領域８の表層部に形成される（図２のステップＳ２）。コンタクト領域２７を形成する工程は、ボディ領域８の表層部にｐ型不純物を導入する工程を含む。ｐ型不純物は、イオン注入マスク４１を介するイオン注入法によってボディ領域８の表層部に導入されてもよい。
　次に、図３Ｄを参照して、ｎ＋型のソース領域２６が、ボディ領域８の表層部に形成される（図２のステップＳ２）。ソース領域２６を形成する工程は、ボディ領域８の表層部にｎ型不純物を導入する工程を含む。ｎ型不純物は、イオン注入マスク４２を介するイオン注入法によって、ボディ領域８の表層部に導入されてもよい。
　ボディ領域８の形成工程、コンタクト領域２７の形成工程およびソース領域２６の形成工程の順序は、一例に過ぎず、前記順序に限定されない。ボディ領域８の形成工程、コンタクト領域２７の形成工程およびソース領域２６の形成工程の順序は、必要に応じて入れ替えられてもよい。
　次に、図３Ｅを参照して、所定パターンを有するハードマスク４３が、第１主面３の上に形成される（図２のステップＳ３）。ハードマスク４３は、絶縁体（たとえば酸化シリコン）を含んでいてもよい。ハードマスク４３は、ゲートトレンチ１１を形成すべき領域を露出させる開口４４を有している。
　次に、図３Ｆを参照して、第１主面３においてゲートトレンチ１１となる部分が除去される。ＳｉＣ半導体層２の不要な部分は、ハードマスク４３を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。これにより、第１主面３にゲートトレンチ１１が形成される。その後、ハードマスク４３は、除去される。
　次に、図３Ｇを参照して、ゲート酸化層１２が、第１主面３に形成される（図２のステップＳ４）。ゲート酸化層１２は、酸化処理法（より具体的には熱酸化処理法）によって形成される。この工程では、１０００℃以上の温度で第１主面３を酸化させることにより、２０ｎｍ以上の厚さを有するゲート酸化層１２が形成される。
　たとえば、１１５０℃の温度および２０時間程度の条件で第１主面３を酸化させることにより、９０ｎｍ程度の厚さを有するゲート酸化層１２が形成される。１３００℃の温度および４０分程度の条件で第１主面３を酸化させることにより、６０ｎｍ程度の厚さを有するゲート酸化層１２が形成される。
　酸化処理法は、ドライ酸化処理法またはウェット酸化処理法を含んでいてもよい。この形態では、ドライ酸化処理法によってゲート酸化層１２が形成される。ゲート酸化層１２は、酸化処理法に代えてＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
　ゲート酸化層１２が形成された直後では、ＳｉＣ半導体層２においてゲート酸化層１２に接する界面領域２５に、未結合種および炭素原子が存在する。図３Ｇでは、未結合種が「Ｘ」によって簡略化して示され、炭素原子が「Ｃ」によって簡略化して示されている。未結合種および炭素原子は、界面領域２５における界面欠陥の一要因である。未結合種および炭素原子が存する状態では、優れたチャネル移動度を得ることはできない。
　次に、図３Ｈを参照して、ゲート酸化層１２に窒素原子を導入する窒素原子導入工程が実施される（図２のステップＳ５）。窒素原子導入工程は、ポストデポジションアニール工程やポストオキシデーションアニール工程とも称される。
　窒素原子導入工程は、窒素原子を含むガス雰囲気下でアニール処理を施す工程を含む。この雰囲気にリン原子は含まれない。窒素原子導入工程は、１０００℃以上１４００℃以下（たとえば１２５０℃程度）の温度および１分以上６００分以下の条件で実施されてもよい。
　窒素原子を含むガスは、この形態では、窒素原子および酸素原子を含むＮＯ（一酸化窒素）ガスを不活性ガスで希釈した混合ガスである。不活性ガスは、Ｎ２（窒素）ガス、Ａｒ（アルゴン）ガスおよびＨｅ（ヘリウム）ガスのうちの少なくとも１種を含んでいてもよい。混合ガス中の不活性ガスの含有率は、５％以上２０％以下（たとえば１０％程度）であってもよい。
　この工程では、ＮＯ（一酸化窒素）ガス中の窒素原子が、ゲート酸化層１２に導入される。この窒素原子は、ＳｉＣ半導体層２の界面領域２５に存する未結合種と結合する。図３Ｈでは、窒素原子が「Ｎ」によって示されている。
　また、この工程では、ＮＯ（一酸化窒素）ガス中の酸素原子も、ゲート酸化層１２に導入される。この酸素原子は、ゲート酸化層１２中の炭素原子と反応する。また、この酸素原子は、ＳｉＣ半導体層２の界面領域２５に存する炭素原子とも反応する。これにより、ゲート酸化層１２中の炭素原子およびＳｉＣ半導体層２の界面領域２５に存する炭素原子が、ＣＯ（一酸化炭素）またはＣＯ２（二酸化炭素）となる。
　この工程では、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）の界面欠陥を、窒素原子によって窒素終端させることができる。また、この工程では、ゲート酸化層１２および界面領域２５から炭素原子を脱離させることができる。したがって、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）の界面欠陥を低減できる。
　図３Ｉを参照して、窒素原子導入工程の後、ゲート酸化層１２に酸素原子を導入する酸素原子導入工程がさらに実施される（図２のステップＳ６）。酸素原子導入工程は、不活性ガスを含む混合ガスで希釈された低酸素分圧雰囲気下でアニール処理を施す工程を含む。不活性ガスは、希ガスや窒素原子等を含んでいてもよい。低酸素分圧雰囲気にリン原子は含まれない。
　低酸素分圧雰囲気下での酸素分圧は、０．１Ｐａ以上１０Ｐａ以下であってもよい。酸素原子導入工程は、８００℃以上１５００℃以下（たとえば１３００℃程度）の温度および１分以上６００分以下の条件で実施されてもよい。混合ガスの圧力は、０．１気圧以上２気圧以下（たとえば１気圧程度）であってもよい。
　この工程では、Ｏ２（酸素）ガス中の酸素原子が、ゲート酸化層１２に導入される。この酸素原子は、ゲート酸化層１２中の炭素原子と反応する。また、この酸素原子は、ＳｉＣ半導体層２の界面領域２５に存する炭素原子とも反応する。
　これにより、ゲート酸化層１２中の炭素原子および界面領域２５に存する炭素原子が、ＣＯ（一酸化炭素）またはＣＯ２（二酸化炭素）となる。その結果、ゲート酸化層１２および界面領域２５から炭素原子を脱離させることができる。
　よって、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）の界面欠陥の更なる低減を図ることができる。特に、酸素分圧が０．１Ｐａ以上１０Ｐａ以下の雰囲気下であれば、界面領域２５の酸化を抑制しつつ、界面領域２５から炭素原子を適切に脱離させることができる。
　次に、図３Ｊを参照して、ゲート電極層１３のベースとなるベース電極層４５が、第１主面３の上に形成される（図２のステップＳ７）。ベース電極層４５は、導電性ポリシリコンを含んでいてもよい。ベース電極層４５は、ＣＶＤ法によって形成されてもよい。ベース電極層４５は、ゲートトレンチ１１を埋めて、第１主面３を被覆する。
　次に、図３Ｋを参照して、ベース電極層４５の不要な部分が除去される。ベース電極層４５の不要な部分は、マスク（図示せず）を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。ベース電極層４５の不要な部分は、ゲート酸化層１２が露出するまで除去されてもよい。これにより、ゲート電極層１３が形成される。
　次に、図３Ｌを参照して、層間絶縁層３１が、第１主面３の上に形成される（図２のステップＳ８）。層間絶縁層３１は、酸化シリコンを含んでいてもよい。層間絶縁層３１は、ＣＶＤ法によって形成されてもよい。
　次に、図３Ｍを参照して、所定パターンを有するマスク４６が、層間絶縁層３１の上に形成される（図２のステップＳ９）。マスク４６は、感光性樹脂を含むレジストマスクであってもよい。マスク４６は、コンタクト孔３２を形成すべき領域を露出させる開口４７を有している。
　次に、層間絶縁層３１の不要な部分が除去される。層間絶縁層３１の不要な部分は、マスク４６を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。この工程では、ゲート酸化層１２の不要な部分も除去される。これにより、コンタクト孔３２が形成される。コンタクト孔３２が形成された後、マスク４６は除去される。
　次に、図３Ｎを参照して、ソース電極３３が第１主面３の上に形成され、ドレイン電極３４が第２主面４の上に形成される（図２のステップＳ１０）。以上を含む工程を経て、半導体装置１が製造される。
　図４は、ゲート酸化層１２とは異なる条件で製造されたゲート酸化層の炭素密度の測定結果を示すグラフである。図４において、縦軸は炭素密度［ｃｍ－３］であり、横軸は、深さ［ｎｍ］である。横軸は、より具体的には、ゲート酸化層１２の非接続面２２を零とし、当該ゲート酸化層１２の非接続面２２からＳｉＣ半導体層２(接続面２１)に向かう方向の深さを表している。
　図４には、第１曲線Ｌ１、第２曲線Ｌ２および第３曲線Ｌ３が示されている。第１曲線Ｌ１は、第１参考ゲート酸化層の炭素密度を示している。第１参考ゲート酸化層の形成工程では、窒素原子導入工程（ステップＳ５）および酸素原子導入工程（ステップＳ６）が実施されていない。第１参考ゲート酸化層の厚さは、５４ｎｍ程度である。
　第２曲線Ｌ２は、第２参考ゲート酸化層の炭素密度を示している。第２参考ゲート酸化層の形成工程では、窒素原子導入工程（ステップＳ５）および酸素原子導入工程（ステップＳ６）に代えて、Ａｒ（アルゴン）ガス雰囲気下でアニール処理が実施されている。第２参考ゲート酸化層の厚さは、５４ｎｍ程度である。
　第３曲線Ｌ３は、第３参考ゲート酸化層の炭素密度を示している。第３参考ゲート酸化層の形成工程では、窒素原子導入工程（ステップＳ５）および酸素原子導入工程（ステップＳ６）が実施されているが、ゲートトレンチ１１の形成工程（ステップＳ３）が実施されていない。第３参考ゲート酸化層の厚さは、５４ｎｍ程度である。
　本実施形態に係るゲート酸化層１２の形成工程には、第３参考ゲート酸化層の形成工程が適用されている。本実施形態に係るゲート酸化層１２の形成工程は、ゲートトレンチ１１の内壁に形成されている点（ＳｉＣ半導体層２に対する成長方向）において、第３参考ゲート酸化層との形成工程と相違する。しかし、本実施形態に係るゲート酸化層１２の炭素密度は、第３参考ゲート酸化層の炭素密度とほぼ等しい。
　第１曲線Ｌ１を参照して、第１参考ゲート酸化層は、炭素密度漸減領域２３および低炭素密度領域２４を有している。炭素密度漸減領域２３は、ＳｉＣ半導体層２の炭素密度（１．０×１０２２ｃｍ－３以上）から１．０×１０１９ｃｍ－３以下まで漸減している。低炭素密度領域２４は、１．０×１０１９ｃｍ－３以下の炭素密度を有している。
　第１参考ゲート酸化層の炭素密度は、良好である。しかし、第１参考ゲート酸化層に対しては、窒素原子導入工程（ステップＳ５）および酸素原子導入工程（ステップＳ６）が実施されていない。したがって、図３Ｇに示されるように、ＳｉＣ半導体層２の界面領域２５に、未結合種および炭素原子が存在する。そのため、優れたチャネル移動度を得ることはできない。
　第２曲線Ｌ２を参照して、第２参考ゲート酸化層は、炭素密度漸減領域２３および低炭素密度領域２４を有している。炭素密度漸減領域２３は、ＳｉＣ半導体層２の炭素密度（１．０×１０２２ｃｍ－３以上）から１．０×１０２１ｃｍ－３以下まで漸減している。低炭素密度領域２４は、８．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下の炭素密度を有している。
　Ａｒ（アルゴン）ガス雰囲気下でアニール処理を実施することは、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）における界面欠陥を低減する上で有効である。しかし、第２曲線Ｌ２から理解されるように、第２参考ゲート酸化層は、多量の炭素原子を含んでいるため、優れた絶縁耐圧を得ることはできない。
　第３曲線Ｌ３を参照して、第３参考ゲート酸化層は、炭素密度漸減領域２３および低炭素密度領域２４を有している。炭素密度漸減領域２３は、ＳｉＣ半導体層２の炭素密度（１．０×１０２２ｃｍ－３以上）から１．０×１０１９ｃｍ－３以下まで漸減している。低炭素密度領域２４は、１．０×１０１９ｃｍ－３以下の炭素密度を有している。
　第１曲線Ｌ１および第２曲線Ｌ２との対比からも明らかなように、第３参考ゲート酸化層の炭素密度は、良好である。また、第３参考ゲート酸化層の形成工程では、窒素原子導入工程（ステップＳ５）が実施されているから、界面領域２５の界面欠陥が窒素原子によって窒素終端させている。また、第３参考ゲート酸化層の形成工程では、酸素原子導入工程（ステップＳ６）が実施されているから、界面領域２５から炭素原子が脱離されている。したがって、第３参考ゲート酸化層（つまり、ゲート酸化層１２）によれば、優れたチャネル移動度および優れた絶縁耐圧を実現できる。
　また、第３参考ゲート酸化層に係る製造方法では、Ｐ（リン）を含む雰囲気中でアニール処理は実施されない。したがって、第３参考ゲート酸化層にＰ（リン）が添加されることはない。つまり、第３参考ゲート酸化層では、電荷トラップの導入が抑制されている。したがって、第３参考ゲート酸化層（つまり、ゲート酸化層１２）によれば、電荷トラップに起因する経時劣化を抑制できる。
　図５は、高周波ＣＶ特性および準静的ＣＶ特性の測定結果を示すグラフである。図５において、縦軸は、ゲート酸化層１２の容量Ｃｏｘに対する半導体装置１の全容量Ｃの比率Ｃ／Ｃｏｘであり、横軸は、ゲート電圧ＶＧ［Ｖ］である。
　図５には、第１ヒステリシス曲線ＨＬ１、第２ヒステリシス曲線ＨＬ２および第３ヒステリシス曲線ＨＬ３が示されている。
　第１ヒステリシス曲線ＨＬ１は、第４参考ゲート酸化層の高周波ＣＶ特性（実線参照）および準静的ＣＶ特性（破線参照）を示している。第４参考ゲート酸化層の形成工程では、窒素原子導入工程（ステップＳ５）および酸素原子導入工程（ステップＳ６）は実施されていない。
　第２ヒステリシス曲線ＨＬ２は、第５参考ゲート酸化層の高周波ＣＶ特性（実線参照）および準静的ＣＶ特性（破線参照）を示している。第５参考ゲート酸化層の形成工程では、窒素原子導入工程（ステップＳ５）は実施されているが、酸素原子導入工程（ステップＳ６）は実施されていない。
　第３ヒステリシス曲線ＨＬ３は、第６参考ゲート酸化層の高周波ＣＶ特性（実線参照）および準静的ＣＶ特性（破線参照）を示している。第６参考ゲート酸化層の形成工程では、窒素原子導入工程（ステップＳ５）および酸素原子導入工程（ステップＳ６）が実施されているが、ゲートトレンチ１１の形成工程（ステップＳ３）が実施されていない。第６参考ゲート酸化層の厚さは、５４ｎｍ程度である。
　本実施形態に係るゲート酸化層１２には、第６参考ゲート酸化層の形成工程が適用されている。本実施形態に係るゲート酸化層１２の形成工程は、ゲートトレンチ１１の内壁に形成されている点（ＳｉＣ半導体層２に対する成長方向）において、第６参考ゲート酸化層の形成工程と相違する。しかし、本実施形態に係るゲート酸化層１２の高周波ＣＶ特性および準静的ＣＶ特性は、第６参考ゲート酸化層の高周波ＣＶ特性（実線参照）および準静的ＣＶ特性（破線参照）とほぼ等しい。
　高周波ＣＶ特性（実線参照）および準静的ＣＶ特性（破線参照）の間の容量差が大きい程、界面準位密度Ｄｉｔが大きい。つまり、高周波ＣＶ特性（実線参照）および準静的ＣＶ特性（破線参照）の間の容量差は、ゲート酸化層によって捕獲された電荷量を示している。
　図５を参照して、第１ヒステリシス曲線ＨＬ、第２ヒステリシス曲線ＨＬ２および第３ヒステリシス曲線ＨＬ３の順に、高周波ＣＶ特性（実線参照）および準静的ＣＶ特性（破線参照）の間の容量差が小さくなっていることが分かる。
　第４参考ゲート酸化層の実効固定電荷は、－７．０×１０１１ｃｍ－２程度であった。実効固定電荷は、フラットバンド電圧シフトにゲート酸化層の容量値を乗じることによって算出される。第５参考ゲート酸化層の実効固定電荷は、－１．０×１０１１ｃｍ－２程度であった。
　第６参考ゲート酸化層の実効固定電荷は、正の値を有している。第６参考ゲート酸化層の実効固定電荷は、１．０×１０１１ｃｍ－２以上１．０×１０１３ｃｍ－２以下（より具体的には、１．０×１０１２ｃｍ－２程度）であった。
　図６は、図５のグラフをＨｉｇｈ－Ｌｏｗ法に基づいて界面準位密度Ｄｉｔに変換したグラフである。図６において、縦軸は、界面準位密度Ｄｉｔ［ｅＶ－１・ｃｍ－２］であり、横軸は、伝導帯端からのエネルギー準位ＥＣ－ＥＴ［ｅＶ－１］である。伝導帯端からのエネルギー準位ＥＣ－ＥＴは、より具体的には、伝導帯のエネルギー準位ＥＣおよびトラップ帯のエネルギー準位ＥＴの差である。
　図６には、第１曲線Ｌ１１、第２曲線Ｌ１２および第３曲線Ｌ１３が示されている。
　第１曲線Ｌ１１は、ＳｉＣ半導体層２において第４参考ゲート酸化層に接する界面領域２５の界面準位密度Ｄｉｔの特性を示している。第２曲線Ｌ１２は、ＳｉＣ半導体層２において第５参考ゲート酸化層に接する界面領域２５の界面準位密度Ｄｉｔの特性を示している。
　第３曲線Ｌ１３は、ＳｉＣ半導体層２において第６参考ゲート酸化層に接する界面領域２５の界面準位密度Ｄｉｔの特性を示している。本実施形態に係るゲート酸化層１２の形成工程は、ゲートトレンチ１１の内壁に形成されている点（ＳｉＣ半導体層２に対する成長方向）において、第６参考ゲート酸化層の形成工程と相違する。しかし、本実施形態に係るゲート酸化層１２の界面準位密度Ｄｉｔは、第６参考ゲート酸化層の界面準位密度Ｄｉｔとほぼ等しい。
　図６を参照して、第１曲線Ｌ１１、第２曲線Ｌ１２および第３曲線Ｌ１３の順に、界面準位密度Ｄｉｔが低下していることが分かる。第３曲線Ｌ１３を参照して、第６参考ゲート酸化層に係る界面準位密度Ｄｉｔは、伝導帯端からのエネルギー準位ＥＣ－ＥＴが０．２ｅＶ以上０．５ｅＶ以下の範囲において４．０×１０１１ｅＶ－１・ｃｍ－２以下であった。
　また、第６参考ゲート酸化層に係る界面準位密度Ｄｉｔは、伝導帯端からのエネルギー準位ＥＣ－ＥＴが０．３ｅＶ以上０．５ｅＶ以下の範囲において、２．０×１０１１ｅＶ－１・ｃｍ－２以下であった。さらに、第６参考ゲート酸化層に係る界面準位密度Ｄｉｔは、伝導帯端からのエネルギー準位ＥＣ－ＥＴが０．４ｅＶ以上０．５ｅＶ以下の範囲において、１．０×１０１１ｅＶ－１・ｃｍ－２以下であった。
　界面準位密度ＤｉｔおよびＳｉＣ半導体層２のチャネル移動度は、互いに背反の関係にある。すなわち、界面準位密度Ｄｉｔが高い場合、ＳｉＣ半導体層２のチャネル移動度は低くなる。一方、界面準位密度Ｄｉｔが低い場合、ＳｉＣ半導体層２のチャネル移動度は高くなる。
　第６参考ゲート酸化層に係る界面準位密度Ｄｉｔは、４．０×１０１１ｅＶ－１・ｃｍ－２以下であり、比較的低い。第６参考ゲート酸化層を有する半導体装置（つまり、ゲート酸化層１２を有する半導体装置１）では、ＳｉＣ半導体層２のチャネル移動度が５０ｃｍ２／Ｖｓ以上である。
　図７は、ゲート酸化層１２の電流密度特性の測定結果を示すグラフである。図７において、縦軸は、ゲート酸化層１２を流れる電流密度［Ａ・ｃｍ－２］であり、横軸は、ゲート酸化層１２に印加された電界強度［ＭＶ・ｃｍ－１］である。
　ゲート酸化層１２に印加された電界強度が６．０ＭＶ・ｃｍ－１以下の時、ゲート酸化層１２を流れる電流密度は、１．０×１０－９Ａ・ｃｍ－２以下であった。ゲート酸化層１２に印加された電界強度が６．０ＭＶ・ｃｍ－１から９．０ＭＶ・ｃｍ－１まで上昇すると、ゲート酸化層１２を流れる電流密度は、１．０×１０－６Ａ・ｃｍ－２程度まで上昇した。
　ゲート酸化層１２に印加された電界強度が９．０ＭＶ・ｃｍ－１（より具体的には、９．５ＭＶ・ｃｍ－１）以上になると、ゲート酸化層１２を流れる電流密度が大幅に増加した。このことから、ゲート酸化層１２は、９．０ＭＶ・ｃｍ－１（より具体的には、９．５ＭＶ・ｃｍ－１）以上という比較的高いブレークダウン電界強度を有していることが分かった。
　以上、半導体装置１の製造方法によれば、窒素原子導入工程（図２のステップＳ５）において窒素原子がゲート酸化層１２に導入される。この窒素原子は、ＳｉＣ半導体層２においてゲート酸化層１２に接する界面領域２５に至る（図３Ｈも併せて参照）。これにより、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）の界面欠陥を、窒素原子によって窒素終端させることができる。
　また、この製造方法によれば、酸素原子導入工程（図２のステップＳ６）において、酸素原子を含む雰囲気下で、ゲート酸化層１２に対してアニール処理が実施される。これにより、ゲート酸化層１２に酸素原子が導入される（図３Ｉも併せて参照）。
　この酸素原子は、ゲート酸化層１２中の炭素原子と反応する。また、この酸素原子は、界面領域２５に存する炭素原子と反応する。これにより、ゲート酸化層１２中の炭素原子および界面領域２５に存する炭素原子が、ＣＯ（一酸化炭素）またはＣＯ２（二酸化炭素）となる。
　その結果、ゲート酸化層１２および界面領域２５から炭素原子を脱離させることができる。よって、ＳｉＣ半導体層２およびゲート酸化層１２の間の界面欠陥を低減できると共に、良質なゲート酸化層１２を得ることができる。
　ゲート酸化層１２は、比較的小さい厚さを有していることが好ましい。ゲート酸化層１２の厚さは、より具体的には、２０ｎｍ以上１５０ｎｍ以下であることが好ましい。ゲート酸化層１２の厚さは、２０ｎｍ以上１００ｎｍ以下であることがさらに好ましい。ゲート酸化層１２の厚さを小さくすることにより、ゲート酸化層１２中の炭素原子を適切に離脱させることができる。これにより、界面領域２５における炭素密度を適切に低減し、界面欠陥を適切に低減できる。
　図８は、本発明の第２実施形態に係る半導体装置５１においてプレーナ構造のＭＩＳＦＥＴが形成された領域を示す断面図である。以下では、半導体装置１において述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図８を参照して、半導体装置５１は、プレーナゲート型のＭＩＳＦＥＴを備えた基本形態を有している。半導体装置５１は、ｎ型のＳｉＣ半導体層２を含む。ＳｉＣ半導体層２の第１主面３の表層部には、ウェル状のｐ型のボディ領域８が形成されている。ボディ領域８の表層部には、ソース領域２６およびコンタクト領域２７が形成されている。
　ソース領域２６は、ボディ領域８の周縁から内方領域に間隔を空けて形成されている。コンタクト領域２７は、平面視においてボディ領域８の中央部に形成されている。ソース領域２６は、コンタクト領域２７を取り囲んでいてもよい。
　ＳｉＣ半導体層２の第１主面３には、プレーナゲート構造６２が形成されている。プレーナゲート構造６２は、第１主面３の上にこの順に積層されたゲート酸化層１２およびゲート電極層１３を含む積層構造を有している。
　ゲート酸化層１２は、第１主面３の上においてソース領域２６、ボディ領域８およびドリフト領域９に対向している。ゲート酸化層１２は、２０ｎｍ以上５００ｎｍ以下の厚さを有していてもよい。ゲート酸化層１２の厚さは、この形態では、第１主面３の法線方向に沿う厚さである。ゲート酸化層１２の厚さは、１５０ｎｍ以下であることが好ましい。ゲート酸化層１２の厚さは、１００ｎｍ以下であることがさらに好ましい。ゲート酸化層１２は、この形態では、一様な厚さで形成されている。
　ゲート酸化層１２は、第１主面３に接する接続面２１、および、接続面２１の反対側に位置する非接続面２２を有している。ゲート酸化層１２は、前述の炭素密度漸減領域２３および低炭素密度領域２４を含む。ゲート酸化層１２の炭素濃度プロファイルは、図４に示された通り、第３参考ゲート酸化層（つまり、ゲート酸化層１２）の炭素濃度プロファイルと同様である。
　ゲート電極層１３は、ゲート酸化層１２を挟んで、ソース領域２６、ボディ領域８およびドリフト領域９に対向している。ゲート電極層１３は、銅、アルミニウムおよび導電性ポリシリコンのうちの少なくとも１種を含んでいてもよい。
　ＭＩＳＦＥＴのチャネルＣＨは、ボディ領域８においてゲート酸化層１２を挟んでゲート電極層１３と対向する領域に形成される。ＳｉＣ半導体層２においてゲート酸化層１２に接する境界面には、界面領域２５が形成されている。
　第１主面３の上には、層間絶縁層３１が形成されている。層間絶縁層３１は、プレーナゲート構造６２を被覆している。層間絶縁層３１には、ソース領域２６およびコンタクト領域２７を露出させるコンタクト孔３２が形成されている。
　層間絶縁層３１の上には、ソース電極３３が形成されている。ソース電極３３は、層間絶縁層３１の上からコンタクト孔３２に入り込んでいる。ソース電極３３は、コンタクト孔３２内においてソース領域２６およびコンタクト領域２７に接続されている。ＳｉＣ半導体層２の第２主面４の上には、ドレイン電極３４が接続されている。
　図９は、図８に示す半導体装置５１の製造方法の一例を説明するための工程図である。図１０Ａ～図１０Ｌは、図８に示す半導体装置５１の製造方法の一例を説明するための断面図である。
　図１０Ａを参照して、ＳｉＣ半導体層２が用意される（図９のステップＳ１１）。ＳｉＣ半導体層２は、ＳｉＣ半導体基板５を用意する工程と、ＳｉＣ半導体基板５の主面の上にＳｉＣエピタキシャル層６を形成する工程とを経て形成される。ＳｉＣエピタキシャル層６は、ＳｉＣ半導体基板５の主面からＳｉＣをエピタキシャル成長させることによって形成される。
　次に、図１０Ｂを参照して、ｐ型のボディ領域８が、第１主面３の表層部に形成される（図９のステップＳ１２）。ボディ領域８を形成する工程は、第１主面３の表層部にｐ型不純物を導入する工程を含む。ｐ型不純物は、イオン注入マスク７１を介するイオン注入法によって、ＳｉＣ半導体層２の第１主面３の表層部に導入されてもよい。
　次に、図１０Ｃを参照して、ｎ＋型のソース領域２６が、ボディ領域８の表層部に形成される（図９のステップＳ１２）。ソース領域２６を形成する工程は、ボディ領域８の表層部にｎ型不純物を導入する工程を含む。ｎ型不純物は、イオン注入マスク７２を介するイオン注入法によって、ボディ領域８の表層部に導入されてもよい。
　次に、図１０Ｄを参照して、ボディ領域８の表層部にｐ＋型のコンタクト領域２７が形成される（図９のステップＳ１２）。コンタクト領域２７を形成する工程は、ボディ領域８の表層部にｐ型不純物を導入する工程を含む。ｐ型不純物は、イオン注入マスク７３を介するイオン注入法によって、ボディ領域８の表層部に導入されてもよい。
　ボディ領域８の形成工程、ソース領域２６の形成工程およびコンタクト領域２７の形成工程の順序は、一例に過ぎず、前記順序に限定されない。ボディ領域８の形成工程、ソース領域２６の形成工程およびコンタクト領域２７の形成工程の順序は、必要に応じて入れ替えられてもよい。
　次に、図１０Ｅを参照して、ゲート酸化層１２が、第１主面３に形成される（図９のステップＳ１３）。ゲート酸化層１２は、酸化処理法（より具体的には熱酸化処理法）によって形成される。この工程では、１０００℃以上の温度で第１主面３を酸化させることにより、２０ｎｍ以上の厚さを有するゲート酸化層１２が形成される。
　たとえば、１１５０℃の温度および２０時間程度の条件で第１主面３を酸化させることにより、９０ｎｍ程度の厚さを有するゲート酸化層１２が形成される。また、１３００℃の温度および４０分程度の条件で第１主面３を酸化させることにより、６０ｎｍ程度の厚さを有するゲート酸化層１２が形成される。
　酸化処理法は、ドライ酸化処理法またはウェット酸化処理法を含んでいてもよい。この形態では、ドライ酸化処理法によってゲート酸化層１２が形成される。むろん、ゲート酸化層１２は、酸化処理法に代えてＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
　ゲート酸化層１２が形成された直後では、ＳｉＣ半導体層２においてゲート酸化層１２に接する界面領域２５に、未結合種および炭素原子が存在する。図１０Ｅでは、未結合種が「Ｘ」によって簡略化して示され、炭素原子が「Ｃ」によって簡略化して示されている。未結合種および炭素原子は、界面領域２５における界面欠陥の一要因である。未結合種および炭素原子が存する状態では、優れたチャネル移動度を得ることはできない。
　次に、図１０Ｆを参照して、ゲート酸化層１２に窒素原子を導入する窒素原子導入工程が実施される（図９のステップＳ１４）。窒素原子導入工程は、ポストデポジションアニール工程やポストオキシデーションアニール工程とも称される。
　窒素原子導入工程は、１０００℃以上１４００℃以下（たとえば１２５０℃程度）の温度および１分以上６００分以下の条件で実施されてもよい。窒素原子導入工程は、窒素原子を含むガス雰囲気下でアニール処理を施す工程を含む。この雰囲気にリン原子は含まれない。
　窒素原子を含むガスは、この形態では、窒素原子および酸素原子を含むＮＯ（一酸化窒素）ガスを不活性ガスで希釈した混合ガスである。不活性ガスは、Ｎ２（窒素）ガス、Ａｒ（アルゴン）ガスまたはＨｅ（ヘリウム）ガスのうちの少なくとも１種を含んでいてもよい。混合ガス中の不活性ガスの含有率は、５％以上２０％以下（たとえば１０％程度）であってもよい。
　この工程では、ＮＯ（一酸化窒素）ガス中の窒素原子が、ゲート酸化層１２に導入される。この窒素原子は、ＳｉＣ半導体層２の界面領域２５に存する未結合種と結合する。図１０Ｆでは、窒素原子が「Ｎ」によって示されている。
　また、この工程では、ＮＯ（一酸化窒素）ガス中の酸素原子も、ゲート酸化層１２に導入される。この酸素原子は、ゲート酸化層１２中の炭素原子と反応する。また、この酸素原子は、界面領域２５に存する炭素原子とも反応する。これにより、ゲート酸化層１２中の炭素原子および界面領域２５に存する炭素原子が、ＣＯ（一酸化炭素）またはＣＯ２（二酸化炭素）となる。
　このように、この工程では、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）の界面欠陥を、窒素原子によって窒素終端させることができる。また、この工程では、ゲート酸化層１２および界面領域２５から炭素原子を脱離させることができる。したがって、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）の界面欠陥を低減できる。
　図１０Ｇを参照して、窒素原子導入工程の後、ゲート酸化層１２に酸素原子を導入する酸素原子導入工程がさらに実施される（図９のステップＳ１５）。酸素原子導入工程は、不活性ガスを含む混合ガスで希釈された低酸素分圧雰囲気下でアニール処理を施す工程を含む。不活性ガスは、希ガスや窒素原子等を含んでいてもよい。この雰囲気にリン原子は含まれない。
　低酸素分圧雰囲気下での酸素分圧は、０．１Ｐａ以上１０Ｐａ以下であってもよい。酸素原子導入工程は、８００℃以上１５００℃以下（たとえば１３００℃程度）の温度および１分以上６００分以下の条件で実施されてもよい。混合ガスの圧力は、０．１気圧以上２気圧以下（たとえば１気圧程度）であってもよい。
　この工程では、Ｏ２（酸素）ガス中の酸素原子が、ゲート酸化層１２に導入される。この酸素原子は、ゲート酸化層１２中の炭素原子と反応する。また、この酸素原子は、界面領域２５に存する炭素原子とも反応する。
　これにより、ゲート酸化層１２中の炭素原子および界面領域２５に存する炭素原子が、ＣＯ（一酸化炭素）またはＣＯ２（二酸化炭素）となる。その結果、ゲート酸化層１２および界面領域２５から炭素原子を脱離させることができる。
　よって、ＳｉＣ半導体層２およびゲート酸化層１２の間（つまり、界面領域２５）の界面欠陥の更なる低減を図ることができる。特に、酸素分圧が０．１Ｐａ以上１０Ｐａ以下の雰囲気下であれば、界面領域２５の酸化を抑制しつつ、界面領域２５から炭素原子を適切に脱離させることができる。
　次に、図１０Ｈを参照して、ゲート電極層１３のベースとなるベース電極層７４が、第１主面３の上に形成される（図９のステップＳ１６）。ベース電極層７４は、ポリシリコンまたはアルミニウムを含んでいてもよい。ベース電極層７４は、ＣＶＤ法によって形成されてもよい。
　次に、図１０Ｉを参照して、所定パターンを有するマスク７５が、ベース電極層７４の上に形成される。マスク７５は、ベース電極層７４においてゲート電極層１３が形成されるべき領域を被覆している。
　次に、ベース電極層７４の不要な部分が除去される。ベース電極層７４の不要な部分は、マスク７５を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲート電極層１３が形成される。
　次に、図１０Ｊを参照して、層間絶縁層３１が、第１主面３の上に形成される（図９のステップＳ１７）。層間絶縁層３１は、酸化シリコンを含んでいてもよい。層間絶縁層３１は、ＣＶＤ法によって形成されてもよい。
　次に、図１０Ｋを参照して、所定パターンを有するマスク７６が、層間絶縁層３１の上に形成される（図９のステップＳ１８）。マスク７６は、感光性樹脂を含むレジストマスクであってもよい。マスク７６は、コンタクト孔３２を形成すべき領域を露出させる開口７７を有している。
　次に、層間絶縁層３１の不要な部分が除去される。層間絶縁層３１の不要な部分は、マスク７６を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、コンタクト孔３２が形成される。コンタクト孔３２が形成された後、マスク７６は除去される。
　次に、図１０Ｌを参照して、ソース電極３３が第１主面３の上に形成され、ドレイン電極３４が第２主面４の上に形成される（図９のステップＳ１９）。以上を含む工程を経て、半導体装置５１が製造される。
　以上、本実施形態に係る半導体装置５１は、トレンチゲート構造１０に代えてプレーナゲート構造６２を有している点を除いて、半導体装置１と同様の構造を有している。したがって、半導体装置５１および半導体装置５１の製造方法においても、半導体装置１および半導体装置１の製造方法に対して述べた効果と同様の効果を奏することができる。
　図１１は、本発明の第３実施形態に係る半導体装置８１においてトレンチゲート型のＭＩＳＦＥＴが形成された領域を示す断面図である。第１実施形態に係る半導体装置１では、ゲート酸化層１２が一様な厚さで形成されてもよい旨を説明した。また、第１実施形態に係る半導体装置１では、図３Ｇの工程においてゲート酸化層１２がＣＶＤ法によって形成されてもよい旨を説明した。
　第３実施形態に係る半導体装置８１は、ＣＶＤ法によって形成されたゲート酸化層１２を含む半導体装置１の一形態例である。以下では、半導体装置１において述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図１１を参照して、ゲート酸化層１２は、この形態では、ＣＶＤ法によって形成され、一様な厚さでゲートトレンチ１１の側壁および底壁を被覆する膜状に形成されている。つまり、ゲート酸化層１２の第１厚さＴ１は、ゲート酸化層１２の第２厚さＴ２とほぼ等しい（Ｔ１＝Ｔ２（Ｔ１≒Ｔ２））。
　第１厚さＴ１が第２厚さＴ２とほぼ等しいとは、第１厚さＴ１が第２厚さＴ２の±１０％以内の値（Ｔ２×０．９≦Ｔ１≦Ｔ２×１．１）を有していることを意味する。むろん、ゲート酸化層１２がＣＶＤ法によって形成されているという条件下において、第１厚さＴ１は、第２厚さＴ２を超えていてもよいし（たとえば、Ｔ１＞Ｔ２×１．１）、第２厚さＴ２未満（たとえば、Ｔ１＜Ｔ２×０．９）であってもよい。
　図３Ａ～図３Ｎに示された通り、半導体装置８１は、半導体装置１の製造方法と同様の製造方法によって製造される。また、図４に示された通り、半導体装置８１に係るゲート酸化層１２の炭素濃度プロファイルは、第３参考ゲート酸化層（つまり、ゲート酸化層１２）の炭素濃度プロファイルと同様である。
　以上、半導体装置８１および半導体装置８１の製造方法においても、半導体装置１および半導体装置１の製造方法に対して述べた効果と同様の効果を奏することができる。
　本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
　たとえば、前述の各実施形態では、窒素原子導入工程（図２のステップＳ５および図９のステップＳ１４）の後、酸素原子導入工程（図２のステップＳ６および図９のステップＳ１５）が実施される例について説明した。しかし、前述の各実施形態において、窒素原子導入工程（図２のステップＳ５および図９のステップＳ１４）を行わずに酸素原子導入工程（図２のステップＳ６および図９のステップＳ１５）だけが実施されてもよい。
　前述の各実施形態では、ゲート酸化層１２に対して、窒素原子導入工程（図２のステップＳ５および図９のステップＳ１４）および酸素原子導入工程（図２のステップＳ６および図９のステップＳ１５）が実施される例について説明した。しかし、ゲート酸化層１２以外のＳｉＯ２層に対して、窒素原子導入工程（図２のステップＳ５および図９のステップＳ１４）および酸素原子導入工程（図２のステップＳ６および図９のステップＳ１５）が実施されてもよい。
　ゲート酸化層１２以外のＳｉＯ２層は、ＬＯＣＯＳ（Local Oxidation Of Silicon）層に代表される領域分離のためのＳｉＯ２層を含んでいてもよい。その他、第１主面３の酸化によって形成されるＳｉＯ２層や、ＣＶＤ法によって第１主面３に形成されるＳｉＯ２層は、ゲート酸化層１２以外のＳｉＯ２層として適切である。
　窒素原子導入工程（図２のステップＳ５および図９のステップＳ１４）および酸素原子導入工程（図２のステップＳ６および図９のステップＳ１５）を実施し、ゲート酸化層１２（ＳｉＯ２層）や界面領域２５から炭素原子を脱離させるという技術的思想は、ＳｉＯ２以外の無機絶縁体を含む絶縁層にもある程度の効果を見込むことができる。
　ＳｉＯ２以外の無機絶縁体を含む絶縁層としては、ＳｉＮ（窒化シリコン）層、Ａｌ２Ｏ３（酸化アルミニウム）層、ＯＮＯ層等を例示できる。ＯＮＯ層は、ＳｉＣ半導体層２の第１主面３の上にこの順に積層されたＳｉＯ２層、ＳｉＮ層およびＳｉＯ２層を含む積層構造を有している。つまり、前述の各実施形態において、ゲート酸化層１２は、ＳｉＯ２に代えてまたはこれに加えて、ＳｉＮ層、Ａｌ２Ｏ３層、ＯＮＯ層等を含んでいてもよい。
　前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
　前述の各実施形態において、ｎ＋型のＳｉＣ半導体基板５に代えてｐ＋型のＳｉＣ半導体基板５が採用されてもよい。ｐ＋型のＳｉＣ半導体基板５は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のコレクタ領域として機能する。この場合、前述の各実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」と読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」と読み替えられる。
　この明細書は、第１～第３実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第３実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第３実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
　この出願は、２０１８年１月１７日に日本国特許庁に提出された特願２０１８－００５７３５号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　半導体装置
２　　ＳｉＣ半導体層
５　　ＳｉＣ半導体基板
６　　ＳｉＣエピタキシャル層
１２　ゲート酸化層（ＳｉＯ２層）
１３　ゲート電極層
２１　ゲート酸化層の接続面
２２　ゲート酸化層の非接続面
２３　炭素密度漸減領域
２４　低炭素密度領域
２５　界面領域
５１　半導体装置
８１　半導体装置

Claims (26)

  1. 　１．０×１０２２ｃｍ－３以上の炭素密度を有するＳｉＣ半導体層と、
    　前記ＳｉＣ半導体層の上に形成され、前記ＳｉＣ半導体層に接する接続面、および、前記接続面の反対側に位置する非接続面を有するＳｉＯ２層と、
    　前記ＳｉＯ２層の前記接続面の表層部に形成され、前記ＳｉＯ２層の前記非接続面に向けて炭素密度が漸減する炭素密度漸減領域と、
    　前記ＳｉＯ２層の前記非接続面の表層部に形成され、１．０×１０１９ｃｍ－３以下の炭素密度を有する低炭素密度領域と、を含む、半導体装置。
  2. 　前記低炭素密度領域は、前記ＳｉＯ２層の前記接続面および前記非接続面の間の厚さ方向に関して、前記低炭素密度領域が占める割合以上の割合を占めている、請求項１に記載の半導体装置。
  3. 　前記低炭素密度領域は、前記炭素密度漸減領域の厚さ以上の厚さを有している、請求項１または２に記載の半導体装置。
  4. 　前記炭素密度漸減領域の炭素密度は、前記ＳｉＣ半導体層の炭素密度から１．０×１０１９ｃｍ－３以下まで漸減し、
    　前記低炭素密度領域は、１．０×１０１９ｃｍ－３未満の炭素密度を有している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記ＳｉＯ２層の前記接続面側の窒素原子密度は、前記ＳｉＯ２層の前記非接続面側の窒素原子密度よりも大きい、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記ＳｉＣ半導体層において前記ＳｉＯ２層に接する領域に形成され、伝導帯端からのエネルギー準位が０．２ｅＶ以上０．５ｅＶ以下の範囲において４．０×１０１１ｅＶ－１・ｃｍ－２以下である界面準位密度を有する界面領域をさらに含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記ＳｉＯ２層は、９．０ＭＶ・ｃｍ－１以上のブレークダウン電界強度を有している、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記ＳｉＯ２層は、２０ｎｍ以上の厚さを有している、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記ＳｉＣ半導体層は、ＳｉＣ半導体基板、および、前記ＳｉＣ半導体基板の上に形成されたＳｉＣエピタキシャル層を含み、
    　前記ＳｉＯ２層は、前記ＳｉＣエピタキシャル層の上に形成されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記ＳｉＣエピタキシャル層は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下のｎ型不純物濃度を有している、請求項９に記載の半導体装置。
  11. 　前記ＳｉＯ２層を挟んで前記ＳｉＣ半導体層に対向する電極をさらに含む、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記ＳｉＣ半導体層には、トレンチが形成されており、
    　前記ＳｉＯ２層は前記トレンチの内壁面に沿って形成されている、請求項１～１０のいずれか一項に記載の半導体装置。
  13. 　前記ＳｉＯ２層の厚さは、前記トレンチの内壁面を被覆する部分に応じて異なっている、請求項１２に記載の半導体装置。
  14. 　前記ＳｉＯ２層を挟んで前記トレンチに埋め込まれた電極をさらに含む、請求項１２または１３に記載の半導体装置。
  15. 　前記ＳｉＣ半導体層において前記ＳｉＯ２層が形成された面とは反対側の面に形成された電極をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣ単結晶を含み、前記４Ｈ－ＳｉＣ単結晶の［０００１］面から＜１１－２０＞方向に対して１０°以下のオフ角を有する主面を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　ＳｉＣ半導体層を用意する工程と、
    　前記ＳｉＣ半導体層の上にＳｉＯ２層を形成する工程と、
    　低酸素分圧雰囲気下でアニール処理を施すことにより、前記ＳｉＯ２層に酸素原子を導入する酸素原子導入工程と、を含む、半導体装置の製造方法。
  18. 　前記酸素原子導入工程に先立って、窒素原子を含む雰囲気下でアニール処理を施すことにより、前記ＳｉＯ２層に窒素原子を導入する窒素原子導入工程をさらに含む、請求項１７に記載の半導体装置の製造方法。
  19. 　前記窒素原子導入工程は、酸素原子および窒素原子を含む雰囲気下でアニール処理を施す工程を含む、請求項１８に記載の半導体装置の製造方法。
  20. 　２０ｎｍ以上の厚さを有する前記ＳｉＯ２層が形成される、請求項１７～１９のいずれか一項に記載の半導体装置の製造方法。
  21. 　酸化処理法によって前記ＳｉＯ２層が形成される、請求項１７～２０のいずれか一項に記載の半導体装置の製造方法。
  22. 　ＣＶＤ（Chemical Vapor Deposition）法によって前記ＳｉＯ２層が形成される、請求項１７～２０のいずれか一項に記載の半導体装置の製造方法。
  23. 　前記ＳｉＣ半導体層を用意する工程は、ＳｉＣ半導体基板を用意する工程、および、エピタキシャル成長法によって前記ＳｉＣ半導体基板の上にＳｉＣエピタキシャル層を形成する工程を含み、
    　前記ＳｉＯ２層は、前記ＳｉＣエピタキシャル層の上に形成される、請求項１７～２２のいずれか一項に記載の半導体装置の製造方法。
  24. 　１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下のｎ型不純物濃度を有する前記ＳｉＣエピタキシャル層が形成される、請求項２３に記載の半導体装置の製造方法。
  25. 　前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣ単結晶を含み、前記４Ｈ－ＳｉＣ単結晶の［０００１］面から＜１１－２０＞方向に対して１０°以下のオフ角を有する主面を含む、請求項１７～２４のいずれか一項に記載の半導体装置の製造方法。
  26. 　前記ＳｉＯ２層を挟んで前記ＳｉＣ半導体層に対向する電極を形成する工程をさらに含む、請求項１７～２５のいずれか一項に記載の半導体装置の製造方法。
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