JP4075150B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、縦型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
この縦型ＭＯＳＦＥＴのうち、プレーナ型ＭＯＳＦＥＴを例として、その断面図を図１２に示し、この図に基づいてプレーナ型縦型ＭＯＳＦＥＴの構造について説明する。
【０００３】
ｎ+ 型炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型炭化珪素半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型炭化珪素エピ層という）２が積層されている。
このとき、ｎ+ 型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面を（０００１）Ｓｉ面としているが、ｎ+ 型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面を（１１２−０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１２−０）ａ面を用いると、低い表面状態密度で、かつ完全にらせん転位の無い結晶が得られるためである。なお、３°〜１０°程度の傾斜を設けたオフ基板を用いることもできる。
【０００４】
ｎ- 型炭化珪素エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間して形成されている。また、ｐ- 型炭化珪素ベース領域３ａの表層部における所定領域には、ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素ベース領域３ｂの表層部における所定領域には、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００５】
ｐ- 型炭化珪素ベース領域３ａ、３ｂの中央部には、ｎ+ 型ソース領域４ａ、４ｂと概ね重ならない位置に形成されたディープベース層３０ａ、３０ｂが備えられている。このディープベース層３０ａ、３０ｂによりｐ- 型炭化珪素ベース領域３ａ、３ｂが部分的に深くなっており、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２を薄くして、ｐ- 型炭化珪素ベース領域３ａ、３ｂとｎ+ 型炭化珪素半導体基板１との距離が短くなるようにしている。
【０００６】
このディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２における電界強度を高くして、この部分でアバランシェブレークダウンし易くさせ、さらに上記位置にディープベース層３０ａ、３０ｂを形成することで寄生トランジスタを動作させにくい経路でサージエネルギーが引き抜けるようにして、Ｌ負荷耐量を十分に持たせられるようにしている。
【０００７】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型炭化珪素エピ層２およびｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型炭化珪素エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。
【０００８】
このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。このｎ- 型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、このｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００９】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型炭化珪素エピ層２及びｐ- 型炭化珪素ベース領域３ａ、３ｂのドーパント濃度以下となっている。
また、ｐ- 型炭化珪素ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【００１０】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されており、このポリシリコンゲート電極８はＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型炭化珪素ベース領域３ａ、３ｂと接している。また、ｎ+ 型炭化珪素半導体基板１の裏面１ｂには、ドレイン電極１１が形成されている。
次に、図１２に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を、図１３〜図１４を用いて説明する。
【００１１】
〔図１３（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型炭化珪素半導体基板１を用意する。ここで、ｎ+ 型炭化珪素半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エピ層２をエピタキシャル成長する。本例では、ｎ- 型炭化珪素エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００１２】
〔図１３（ｂ）に示す工程〕
ｎ- 型炭化珪素エピ層２の表面を研磨したのち、この上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、ボロン（Ｂ+ ）を注入する場合には、温度が７００〜１０００℃で、ドーズ量が１×１０15ｃｍ-2としている。
【００１３】
〔図１３（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、エピタキシャル成長法によって、ｎ- 型炭化珪素エピ層２の表層部及びｐ- 型炭化珪素ベース領域３ａ、３ｂの上部に表面チャネル層５を成長させる。このエピタキシャル成長の際に実行する熱処理の温度は１２００〜１５００℃で行っている。
【００１４】
なお、このとき、プレーナ型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は所望の厚みとしている。
〔図１４（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてｎ型不純物（例えば窒素（Ｎ+ ））をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００１５】
〔図１４（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型炭化珪素ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
〔図１４（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなり、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２における厚さが薄くなる。
【００１６】
このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型炭化珪素ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００１７】
〔図１５（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００１８】
〔図１５（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。このとき、アニール雰囲気ガスはＨ2 、Ｎ2 若しくはＡｒのいずれかとする。
【００１９】
〔図１５（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図８に示す縦型パワーＭＯＳＦＥＴが完成する。
【００２０】
【発明が解決しようとする課題】
上述したように、ディープベース層３０ａ、３０ｂは、ｎ- 型炭化珪素エピ層２の表面からのイオン注入によって深くまで形成される。
しかしながら、炭化珪素の場合、シリコンの場合に比して、イオン注入によって導入される不純物の飛程が短いという性質や、また拡散係数が小さいために熱処理を施しても導入された不純物原子がほとんど動かないという性質を有しているため、深いディープベース層３０ａ、３０ｂを形成するためには、大きなイオン注入エネルギーが必要となり困難であった。
【００２１】
本発明は上記点に鑑みて成され、ベース領域を部分的に深くしたディープベース層を小さなイオン注入エネルギーで形成できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、ソース領域（４ａ、４ｂ）を貫通して半導体層（２）に達する凹部（５０、６０）を形成しておき、ソース領域及び凹部を含む、半導体層の所定領域にイオン注入を行い、第２導電型のベース領域（３ａ、３ｂ、３０ａ、３０ｂ）を形成することを特徴としている。
【００２３】
このように、凹部を形成しておくことによって、この凹部の部分では部分的に深くまでイオン注入が行われるようにすることができ、この深くなった部分をディープベース層（３０ａ、３０ｂ）とすることができる。このため、ディープベース層を形成するためのイオン注入を高エネルギーで行う必要がない。従って、小さなエネルギーのイオン注入でディープベース層を形成することができる。
【００２４】
請求項２に記載の発明においては、半導体層（２）の所定領域に凹部（８０）を形成しておき、凹部及び該凹部の周囲にイオン注入を行い第２導電型のベース領域（３ａ、３ｂ、３０ａ、３０ｂ）を形成し、半導体層の表層部におけるベース領域内部に達するように、凹部に接するように半導体層よりも低抵抗な第１導電型のソース領域（４ａ、４ｂ）を形成することを特徴としている。
【００２５】
このように、ソース領域の形成前に凹部を形成しておき、ベース領域を形成しても請求項１と同様の効果が得られる。
なお、この場合、請求項３に示すように、半導体層のうちゲート電極が形成されるセル領域の周辺を凹ませて形成するアライメントキー（９１）と共に凹部を形成すれば、凹部を形成するためにのみ必要な工程をなくし、工程の簡略化を図ることもできる。
【００２６】
請求項４に記載の発明においては、半導体層（２）上に、第１、第２のマスク材（５１、５２）を順に積層する工程と、第２のマスク材（５２）に第１の開口部（５２ａ）を設ける工程と、第１の開口部より第１のマスク材（５１）をエッチングして、第１の開口部よりも大きな第２の開口部（５１ａ）を形成する工程と、第２のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、第１の開口部を含む第２のマスク材上に、第３のマスク材（５４）を堆積する工程と、第３のマスク材を第２のマスク材が露出するまでエッチバックして、第１の開口部内に該第３のマスク材を残す工程と、第２のマスク材及び第３のマスク材をマスクとしてエッチングを行い、ソース領域を貫通して半導体層に達する凹部（５０）を形成する工程と、第３のマスク材と第２のマスク材とを除去する工程と、第１のマスク材をマスクとして、第２の開口部からイオン注入を行いソース領域及び凹部を含む、半導体層の所定領域に第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、を含むことを特徴としている。
【００２７】
このように、凹部を形成し、イオン注入してベース領域を形成することにより請求項１と同様の効果が得られる。また、第３のマスク材をエッチバックすれば、第１の開口部の開口端から等間隔分だけ第１の開口部の開口面積を縮小できるため、ソース領域の中央部に凹部を形成することができる。そして、ディープベース層（３０ａ、３０ｂ）は凹部の下面に形成されるため、ディープベース層をソース領域の中央部に正確に形成することができる。
【００２８】
また、このように、第２のマスク材（５２）に第１の開口部（５２ａ）を設けると共に、第１の開口部より第１のマスク材（５１）をエッチングして、第１の開口部よりも大きな第２の開口部（５１ａ）を形成し、これら第１、第２の開口部よりイオン注入を行ってベース領域、ソース領域を形成するようにすれば、第１、第２の開口部のそれぞれの開口端の間隔が一定となっているため、ベース領域、ソース領域を自己整合的に形成することができる。
【００２９】
また、請求項５に記載の発明においては、半導体層上にポリシリコンよりなる第１のマスク材とシリコン窒化膜よりなる第２のマスク材と酸化膜よりなる第３のマスク材（６２、６３、６４）を順に積層する工程と、第１乃至第３のマスク材を貫通する第１の開口部（７０）を設ける工程と、第１乃至第３のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、第１の開口部を含む第３のマスク材上に、酸化膜よりなる第４のマスク材（６６）を堆積する工程と、第４のマスク材を第３のマスク材が露出するまでエッチバックして、第１の開口部内に該第３のマスク材を残す工程と、第３のマスク材及び第４のマスク材をマスクとしてエッチングを行い、ソース領域を貫通して半導体層に達する凹部（６０）を形成する工程と、第３のマスク材と第４のマスク材とを除去する工程と、第２のマスク材をマスクとして、ＬＯＣＯＳ酸化を行ったのち該酸化部分を除去することにより、第１のマスク材に第１の開口部よりも大きな第２の開口部（７１）を設ける工程と、第２のマスク材を除去する工程と、第１のマスク材をマスクとして、第２の開口部からイオン注入を行いソース領域及び凹部を含む、半導体層の所定領域に第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、を含むことを特徴としている。
このように、第４のマスク材によって第１の開口部の開口面積を縮小するようにして凹部を形成することにより、ディープベース層をソース領域の中央部に正確に形成することができる。また、第１、第２の開口部のそれぞれの開口端の間隔が一定となっているため、ベース領域、ソース領域を自己整合的に形成することができる。
【００３０】
請求項６に記載の発明においては、ベース領域を形成する工程の後、ソース領域と半導体層とを繋ぐように、ベース領域上にチャネル領域となる表面チャネル層（５）を形成する工程を有し、ゲート電極を形成する工程では、表面チャネル層の上にゲート電極を形成することを特徴としている。
【００３１】
このように、表面チャネル層を形成する蓄積型の炭化珪素半導体装置に適用することができる。請求項７に記載の発明においては、ＣＦ4を含むガスを用いた等方性エッチングによって、側面が略テーパ形状を成し、底面が半導体層の表面に略平行となるように凹部を形成することを特徴としている。
【００３２】
このように、側面が略テーパ形状を成すように凹部を形成すれば、凹部のコーナー位置から半導体層までの最短距離、つまりこの間におけるベース領域の厚みを厚くすることができるため、ベース領域の内部抵抗を小さくすることができ、より寄生トランジスタを作動させにくくできる。
請求項８に記載の発明においては、半導体層（２）には、ソース領域（４ａ、４ｂ）を貫通してベース領域（３ａ、３ｂ）まで達する凹部（５０、６０）が形成され、該凹部にてソース電極（１０）がベース領域及びソース領域と電気的に接触するようになっており、ベース領域には、該ベース領域を部分的に深くしたディープベース層（３０ａ、３０ｂ）が形成され、部分的にベース領域と半導体基板（１）とが近づくようになっており、凹部及びディープベース層はそれぞれが平行となっている略テーパ形状の側面を有していることを特徴としている。
【００３３】
このように、それぞれが平行となっている略テーパ形状の側面を有して凹部及びディープベース層を構成することにより、凹部のコーナー位置から半導体層までの最短距離、つまりこの間におけるベース領域の厚みを厚くすることができるため、ベース領域の内部抵抗を小さくすることができ、より寄生トランジスタを差動させにくくできる。
【００３４】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１に示す。この図１に示される縦型パワーＭＯＳＦＥＴは、図１２に示す縦型パワーＭＯＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ説明し、同様の部分は同じ部号を付して説明を省略する。 図１に示すように、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂが形成されたｎ- 型炭化珪素エピ層２の表面は、ｐ- 型炭化珪素ベース領域３ａ、３ｂの中央部において凹部５０を成している。この凹部５０は、基板表面に水平方向を成す底面５０ａと、基板表面に対して略テーパ形状を成す側面５０ｂより構成されており、いわゆるバスタブ形状を成している。
【００３５】
この凹部５０は、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂに達するようになっている。この凹部５０の下部において、ｐ- 型炭化珪素ベース領域３ａ、３ｂは部分的に深く形成されており、この部分がディープベース層３０ａ、３０ｂを構成している。このｐ- 型炭化珪素ベース領域３ａ、３ｂを部分的に深くしたディープベース層３０ａ、３０ｂは、基板表面に水平方向を成す底面５０ａと、基板表面に対して略テーパ形状を成す側面５０ｂより構成されて、凹部５０と略平行な形状となっている。また、ディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂとほぼオーバラップしない位置に形成されている。
【００３６】
ここで、仮に、凹部５０の側面５０ｂを基板表面に対して垂直にした場合には、凹部５０のコーナーからｎ- 型炭化珪素エピ層２までの最短距離、つまり凹部５０のコーナー近傍におけるｐ- 型炭化珪素ベース領域３ａ、３ｂの幅が非常に小さくなるため、この部分における抵抗値が高くなってしまう。しかしながら、ｎ- 型炭化珪素エピ層２、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂで構成される寄生トランジスタを動作させにくくするためには、よりｐ- 型炭化形成ベース領域３ａ、３ｂの内部抵抗を小さくするのが好ましい。このため、凹部５０のコーナーからｎ- 型炭化珪素エピ層２までの最短距離をできるだけ長くできるように、凹部５０及びディープベース層３０ａ、３０ｂの側面５０ｂをテーパ形状としている。
【００３７】
また、表面チャネル層５がｎ+ 型ソース領域４ａ、４ｂの表面より上部に配置されている。これは、ｎ+ 型ベース領域４ａ、４ｂを形成するよりも後で表面チャネル層５を形成しているためである。
本実施形態における縦型パワーＭＯＳＦＥＴは、上記点において図１２に示すものと異なっている。
【００３８】
次に、図１に示された縦型パワーＭＯＳＦＥＴの製造工程を図２〜図４に基づいて説明する。但し、これらの図では、上述した図１３〜図１５に示した製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
まず、図１３（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
【００３９】
〔図２（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にポリシリコン膜５１を所望の厚さで成膜し、さらにシリコン酸化膜（ＳｉＯ2 膜）５２を所望の厚さで成膜する。そして、フォトレジスト５３を堆積したのち、フォトレジストのうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００４０】
〔図２（ｂ）に示す工程〕
ＣＦ4 ＋Ｈ2 ガスを用い、ＲＩＥ（リアクティブ・イオン・エッチング）によってシリコン酸化膜５２のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部５２ａを設ける。このとき、ＣＦ4 ＋Ｈ2 ガスを用いてエッチングを行っているため、シリコン酸化膜のみが選択エッチングされ、ポリシリコン膜５１はエッチングされないで残る。
【００４１】
〔図２（ｃ）に示す工程〕
次に、ＣＦ4 ガスを用いたドライエッチングによってポリシリコン膜５１の一部を除去し、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される予定の領域に開口部５１ａを設ける。具体的には、ポリシリコン膜５１を横方向にエッチングすることで上記領域を開口させる。このドライエッチングのエッチング量の制御は、エッチング材料の選択やエッチング時間の制御等によって行うようにしている。このときのドライエッチングによる横方向のエッチング量はいずれの方向に対しても同等となるため、開口部５２ａの開口端から開口部５１ａの開口端までの間隔がいずれの方向においても同等になる。
【００４２】
〔図３（ａ）に示す工程〕
フォトレジスト５３を除去したのち、シリコン酸化膜５２をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
〔図３（ｂ）に示す工程〕
開口部５２ａを含むシリコン酸化膜５２上の全面（ウェハ全面）に、ＴＥＯＳ酸化膜５４をデポシションする。これにより、開口部５２ａ内もＴＥＯＳ酸化膜５４で満たされる。このとき、ＴＥＯＳ酸化膜５４のうち、開口部５２内に入り込んだ部分は、開口部５２の中央部分ではシリコン酸化膜５２上のものと同等の厚みで形成され、開口部５２の開口端近傍においては他の中央部分よりも厚く形成される。また、このとき、開口部５２に入り込んだＴＥＯＳ酸化膜５４における開口部５２の開口端からの厚さは、いずれの位置においても全てほぼ同等となる。
【００４３】
〔図３（ｃ）に示す工程〕
シリコン酸化膜５２上のＴＥＯＳ酸化膜５４が無くなる程度まで、ＴＥＯＳ酸化膜５４をエッチバックする。これにより、ＴＥＯＳ酸化膜５４は、開口部５２ａ内に入り込んだもののうち、厚く形成された部分（中央部分以外）が残留して中央部分が開口するため、開口部５２ａの開口面積が縮小される。また、このとき、残留したＴＥＯＳ酸化膜５４における開口部５２の開口端からの厚さはいずれの位置においても全てほぼ同等となる。
【００４４】
〔図４（ａ）に示す工程〕
シリコン酸化膜５２及びＴＥＯＳ酸化膜５４をマスクとしてＣＦ4 を含んだガスによる等方性のドライエッチングを行う。これにより、ｎ- 型炭化珪素エピ層２には、底面５０ａが基板表面に対して略平行を成し、側面５０ｂが基板表面に対してテーパ形状を成すような、ｎ+ 型ソース領域４ａ、４ｂを貫通する凹部５０が形成される。この凹部５０は開口部５２や開口部５１のほぼ中央部に形成される。
【００４５】
〔図４（ｂ）に示す工程〕
シリコン酸化膜５２及びＴＥＯＳ酸化膜５４を除去し、ポリシリコン膜５１を露出させる。
〔図４（ｃ）に示す工程〕
そして、ポリシリコン膜５１をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部５０が形成されているため、凹部５０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部５０の表面から所定深さだけｐ型不純物が注入されるため、凹部５０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入され、凹部５０と略平行を成すようにｐ型不純物が注入される。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【００４６】
また、開口部５１ａの開口端から開口部５２ａの開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン酸化膜５２をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、ポリシリコン膜５１をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、ポリシリコン膜５１を除去し、さらに表面チャネル層５をエピタキシャル成長させる等、図１３〜図１５に示す工程を経て、図１に示した縦型パワーＭＯＳＦＥＴが完成する。
【００４７】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域とｐ- 型炭化珪素ベース領域３ａ、３ａとが自己整合的に形成されているため、素子の特性変動が少ないものとなる。
（第２実施形態）
本実施形態では、第１実施形態とは別の方法を用いて縦型パワーＭＯＳＦＥＴを製造する場合を説明する。なお、縦型パワーＭＯＳＦＥＴの構造については、図１に示すものと同様であるため、構造についての説明は省略する。
【００４８】
以下、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を図５〜図７に基づいて説明する。これらの図では、上述した図１３〜図１５に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
〔図５（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にシリコン酸化膜６１、ポリシリコン膜６２、シリコン（Ｓｉ3 Ｎ4 ）窒化膜６３、シリコン酸化膜６４をそれぞれ所望の厚さで順に成膜する。さらにシリコン酸化（ＳｉＯ2 ）膜を所望の厚さで成膜する。そして、フォトレジスト６５を堆積したのち、フォトレジストのうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００４９】
〔図５（ｂ）に示す工程〕
ＲＩＥ（リアクティブ・イオン・エッチング）によって、シリコン酸化膜６４、シリコン窒化膜６３、ポリシリコン膜６２のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部７０を設ける。
〔図５（ｃ）に示す工程〕
フォトレジスト６５を除去したのち、シリコン酸化膜６４、シリコン窒化膜６３、ポリシリコン膜６２、及びシリコン酸化膜６１をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
【００５０】
〔図６（ａ）に示す工程〕
開口部７０を含むシリコン酸化膜６４の表面全面に、ＴＥＯＳ酸化膜６６をデポジションする。これにより、開口部７０内もＴＥＯＳ酸化膜６６で満たされる。このとき、ＴＥＯＳ酸化膜６６のうち、開口部７０内に入り込んだ部分は、開口部７０の中央部分ではシリコン酸化膜６４上のものと同等の厚みで形成され、開口部７０の開口端近傍においては他の中央部分よりも厚く形成される。また、開口部７０に入り込んだＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚さは、いずれの位置においても全てほぼ同等となる。
【００５１】
なお、シリコン酸化膜６４を高くすることにより、ＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚みを稼ぐことができる。
〔図６（ｂ）に示す工程〕
シリコン酸化膜６４上にＴＥＯＳ酸化膜６６が無くなる程度まで、ＴＥＯＳ酸化膜６６をエッチバックする。これにより、ＴＥＯＳ酸化膜６６は、開口部７０内に入り込んだもののうち、厚く形成された部分（中央部分以外）が残留し、中央部分が開口する。これにより、開口部７０の開口面積が小さくなる。このとき、残留したＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚さはいずれの位置においても全てほぼ同等となる。
【００５２】
〔図６（ｃ）に示す工程〕
シリコン酸化膜６４及びＴＥＯＳ酸化膜６６をマスクとしてＣＦ4 を含んだガスを用いて等方性のドライエッチングを行う。これにより、ｎ- 型炭化珪素エピ層２には、底面６０ａが基板表面に対して略平行を成し、側面６０ｂが基板表面に対してテーパ形状を成すような、ｎ+ 型ソース領域４ａ、４ｂを貫通する凹部６０が形成される。この凹部６０は開口部５２や開口部５１のほぼ中央部に形成される。
【００５３】
〔図７（ａ）に示す工程〕
シリコン酸化膜６４及びＴＥＯＳ酸化膜６６を除去し、シリコン窒化膜６２を露出させる。
〔図７（ｂ）に示す工程〕
シリコン窒化膜６２をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化を行い、ポリシリコン膜６２を部分的に酸化する。これにより、ポリシリコン膜６２のうち、開口部７０の近傍の部分６２ａは酸化シリコンとなる。このとき、ポリシリコン膜６２は、開口部７０の開口端からいずれの方向にも同等な距離だけ酸化される。
【００５４】
そして、フッ酸等を用いて、シリコン窒化膜６３とポリシリコン膜６２の酸化部分６２ａをエッチング除去する。これにより、ポリシリコン膜６２には、ｎ+ 型ソース領域４ａ、４ｂを形成したときの開口部７０に比して、いずれの方向にも所定量大きくなった開口部７１が形成される。
〔図７（ｃ）に示す工程〕
そして、ポリシリコン膜５４をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部６０が形成されているため、凹部６０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部６０の表面から所定深さだけｐ型不純物が注入されるため、凹部６０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入され、凹部６０該凹部６０と略平行を成すようにｐ型不純物が注入される。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【００５５】
また、開口部７１の開口端から開口部７０の開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン酸化膜６２をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、ポリシリコン膜６１をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、ポリシリコン膜６１を除去し、さらに表面チャネル層５をエピタキシャル成長させる等、図１３〜図１５に示す工程を経て、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００５６】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ａとが自己整合的に形成されているため、素子の特性変動が少ないものとなる。
（第３実施形態）
本実施形態では、第１実施形態とは別の方法を用いて縦型パワーＭＯＳＦＥＴを製造する場合を説明する。なお、縦型パワーＭＯＳＦＥＴの構造については、図１に示すものと略同様であるため、図８に本実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示し、異なる部分のみ説明する。
【００５７】
図８に示すように、本実施形態における縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂの上端位置（表面）がｎ- 型エピ層５の上端位置と同じ位置となっている。これは、ｎ- 型エピ層５の形成後にｎ+ 型ソース領域４ａ、４ｂを形成したからである。これにより、ｎ+ 型ソース領域４ａ、４ｂの下部におけるｐ- 型炭化珪素ベース領域３ａ、３ａが厚くなり、ｐ- 型炭化珪素ベース領域３ａ、３ａ内に伸びる空乏層によるパンチスルーが発生しにくくなるため、耐圧を向上させることができる。なお、本実施形態では、凹部８０に基づいてディープベース層３０ａ、３０ｂが形成されている。
【００５８】
以下、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を図９〜図１１に基づいて説明する。これらの図では、上述した図１３〜図１５に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
〔図９（ａ）及び（ｂ）に示す工程〕
図９（ｂ）は図９（ｂ）の上面図を示している。図９（ａ）、（ｂ）に示すように、ｎ+ 型炭化珪素半導体基板１上にｎ- 型炭化珪素エピ層２を形成したのち、ｎ- 型炭化珪素エピ層２上にマスク材としての酸化膜８１を形成する。そして、六角形状のＭＯＳＦＥＴのセルを複数密集させた構造で縦型パワーＭＯＳＦＥＴを構成することから、図９（ａ）に示すように、酸化膜８１のうち図８の凹部８０となる部分を六角形状の開口部にする。このとき、アライメントキーを作製するために、酸化膜８１のうち複数のセルから離れた位置（紙面左右）に十字型の開口部９０を同時に形成する。
【００５９】
〔図９（ｃ）に示す工程〕
酸化膜８１をマスクとしてエッチングを行う。これにより、セル領域における凹部８０とアライメントキーとしての凹部９１が同時に形成される。このように、アライメントキー作製の際にディープベース層３０ａ、３０ｂを形成するための凹部８０を同時に形成することができ、凹部８０を形成するためのみに必要とされる工程をなくし、工程の簡略化を図ることができる。
【００６０】
なお、本図では、凹部８０、９１を異方性エッチングした図で示しているが、第１、第２実施形態と同様に、ＣＦ4 を含んだガスを用いた等方性のドライエッチングを行うことにより、凹部の底面が基板表面に対して略平行を成し、側面が基板表面に対してテーパ形状を成すようにしてもよい。
以下、アライメントキーの部分を省略した図で説明する。
【００６１】
〔図１０（ａ）に示す工程〕
次に、酸化膜８１を除去したのち、ｎ- 型炭化珪素エピ層２の上面にマスク材としての酸化膜８２を成膜し直す。そして、酸化膜８２のうち凹部８０の外周及びその周囲まで開口させる。
〔図１０（ｂ）に示す工程〕
そして、酸化膜８２をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部８０が形成されているため、凹部８０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部８０の表面から所定深さだけｐ型不純物が注入されるため、凹部８０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入さる。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【００６２】
〔図１０（ｃ）に示す工程〕
ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ- 型炭化珪素エピ層２の上に表面チャネル層５をエピタキシャル成長させる。
〔図１１（ａ）に示す工程〕
次に、表面チャネル層５の上にマスク材としてシリコン酸化膜８３を形成すると共に、シリコン酸化膜８３のうちｎ+ 型ソース領域４ａ、４ｂの形成予定領域を開口させる。そして、シリコン酸化膜８３をマスクとしてｎ型不純物をイオン注入してｎ+ 型ソース領域４ａ、４ｂを形成する。
【００６３】
〔図１１（ｂ）に示す工程〕
シリコン酸化膜８３をエッチング除去したのち、表面チャネル層５のうち凹部８０内に入り込んだ部分を除去する。
この後、図１３〜図１５に示す工程を経て、図８に示した縦型パワーＭＯＳＦＥＴが完成する。
【００６４】
このように、アライメントキー用の凹部９１を形成する際にディープベース層３０ａ、３０ｂを形成するための凹部８０を同時に形成することもできる。
（他の実施形態）
上記第１、第２実施形態では、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ｂとを自己整合的に形成するために、複数の膜を積層したものをマスクとして用いているが、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成するときにｎ- 型炭化珪素エピ層２に凹部５０、６０を設けておき、この凹部５０、６０が形成された部分にイオン注入を行うようにすれば、他の方法を用いた場合であってもても少ないエネルギーでディープベース層３０ａ、３０ｂを形成することができる。
【００６５】
また、ディープベース層３０ａ、３０ｂをｐ- 型炭化珪素ベース領域３ａ、３ｂの他の部分と別工程で形成することもできる。このとき、ディープベース層３０ａ、３０ｂをｐ- 型炭化珪素ベース領域３ａ、３ｂの他の部分よりも高濃度で形成することもできる。
なお、上記実施形態では、炭化珪素の結晶形を示す場合、所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、本明細書においては所要の数字の上にバーを付す代わりに、所要の数字の後ろに「−」を付して表現している。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】第２実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】図６に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図８】第３実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図９】図８に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１０】図９に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１１】図１０に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１２】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図１３】図１２に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１４】図１３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１５】図１４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素エピタキシャル層、
３ａ、３ｂ…ｐ- 型炭化珪素ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、
３０ａ、３０ｂ…ディープベース層、５０、６０…凹部、
５０ａ、６０ａ…底面、５０ｂ、６０ｂ…側面、
５１、６２…ポリシリコン膜、５２、６１、６４…シリコン酸化膜、
６３…シリコン窒化膜、５４、６６…ＴＥＯＳ酸化膜。
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、縦型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
この縦型ＭＯＳＦＥＴのうち、プレーナ型ＭＯＳＦＥＴを例として、その断面図を図１２に示し、この図に基づいてプレーナ型縦型ＭＯＳＦＥＴの構造について説明する。
【０００３】
ｎ+ 型炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型炭化珪素半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型炭化珪素エピ層という）２が積層されている。
このとき、ｎ+ 型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面を（０００１）Ｓｉ面としているが、ｎ+ 型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面を（１１２−０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１２−０）ａ面を用いると、低い表面状態密度で、かつ完全にらせん転位の無い結晶が得られるためである。なお、３°〜１０°程度の傾斜を設けたオフ基板を用いることもできる。
【０００４】
ｎ- 型炭化珪素エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間して形成されている。また、ｐ- 型炭化珪素ベース領域３ａの表層部における所定領域には、ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素ベース領域３ｂの表層部における所定領域には、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００５】
ｐ- 型炭化珪素ベース領域３ａ、３ｂの中央部には、ｎ+ 型ソース領域４ａ、４ｂと概ね重ならない位置に形成されたディープベース層３０ａ、３０ｂが備えられている。このディープベース層３０ａ、３０ｂによりｐ- 型炭化珪素ベース領域３ａ、３ｂが部分的に深くなっており、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２を薄くして、ｐ- 型炭化珪素ベース領域３ａ、３ｂとｎ+ 型炭化珪素半導体基板１との距離が短くなるようにしている。
【０００６】
このディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２における電界強度を高くして、この部分でアバランシェブレークダウンし易くさせ、さらに上記位置にディープベース層３０ａ、３０ｂを形成することで寄生トランジスタを動作させにくい経路でサージエネルギーが引き抜けるようにして、Ｌ負荷耐量を十分に持たせられるようにしている。
【０００７】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型炭化珪素エピ層２およびｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型炭化珪素エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。
【０００８】
このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。このｎ- 型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、このｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００９】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型炭化珪素エピ層２及びｐ- 型炭化珪素ベース領域３ａ、３ｂのドーパント濃度以下となっている。
また、ｐ- 型炭化珪素ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【００１０】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されており、このポリシリコンゲート電極８はＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型炭化珪素ベース領域３ａ、３ｂと接している。また、ｎ+ 型炭化珪素半導体基板１の裏面１ｂには、ドレイン電極１１が形成されている。
次に、図１２に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を、図１３〜図１４を用いて説明する。
【００１１】
〔図１３（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型炭化珪素半導体基板１を用意する。ここで、ｎ+ 型炭化珪素半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エピ層２をエピタキシャル成長する。本例では、ｎ- 型炭化珪素エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００１２】
〔図１３（ｂ）に示す工程〕
ｎ- 型炭化珪素エピ層２の表面を研磨したのち、この上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、ボロン（Ｂ+ ）を注入する場合には、温度が７００〜１０００℃で、ドーズ量が１×１０15ｃｍ-2としている。
【００１３】
〔図１３（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、エピタキシャル成長法によって、ｎ- 型炭化珪素エピ層２の表層部及びｐ- 型炭化珪素ベース領域３ａ、３ｂの上部に表面チャネル層５を成長させる。このエピタキシャル成長の際に実行する熱処理の温度は１２００〜１５００℃で行っている。
【００１４】
なお、このとき、プレーナ型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は所望の厚みとしている。
〔図１４（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてｎ型不純物（例えば窒素（Ｎ+ ））をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００１５】
〔図１４（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型炭化珪素ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
〔図１４（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなり、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２における厚さが薄くなる。
【００１６】
このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型炭化珪素ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００１７】
〔図１５（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００１８】
〔図１５（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。このとき、アニール雰囲気ガスはＨ2 、Ｎ2 若しくはＡｒのいずれかとする。
【００１９】
〔図１５（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図８に示す縦型パワーＭＯＳＦＥＴが完成する。
【００２０】
【発明が解決しようとする課題】
上述したように、ディープベース層３０ａ、３０ｂは、ｎ- 型炭化珪素エピ層２の表面からのイオン注入によって深くまで形成される。
しかしながら、炭化珪素の場合、シリコンの場合に比して、イオン注入によって導入される不純物の飛程が短いという性質や、また拡散係数が小さいために熱処理を施しても導入された不純物原子がほとんど動かないという性質を有しているため、深いディープベース層３０ａ、３０ｂを形成するためには、大きなイオン注入エネルギーが必要となり困難であった。
【００２１】
本発明は上記点に鑑みて成され、ベース領域を部分的に深くしたディープベース層を小さなイオン注入エネルギーで形成できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、ソース領域（４ａ、４ｂ）を貫通して半導体層（２）に達する凹部（５０、６０）を形成しておき、ソース領域及び凹部を含む、半導体層の所定領域にイオン注入を行い、第２導電型のベース領域（３ａ、３ｂ、３０ａ、３０ｂ）を形成することを特徴としている。
【００２３】
このように、凹部を形成しておくことによって、この凹部の部分では部分的に深くまでイオン注入が行われるようにすることができ、この深くなった部分をディープベース層（３０ａ、３０ｂ）とすることができる。このため、ディープベース層を形成するためのイオン注入を高エネルギーで行う必要がない。従って、小さなエネルギーのイオン注入でディープベース層を形成することができる。
【００２４】
請求項２に記載の発明においては、半導体層（２）の所定領域に凹部（８０）を形成しておき、凹部及び該凹部の周囲にイオン注入を行い第２導電型のベース領域（３ａ、３ｂ、３０ａ、３０ｂ）を形成し、半導体層の表層部におけるベース領域内部に達するように、凹部に接するように半導体層よりも低抵抗な第１導電型のソース領域（４ａ、４ｂ）を形成することを特徴としている。
【００２５】
このように、ソース領域の形成前に凹部を形成しておき、ベース領域を形成しても請求項１と同様の効果が得られる。
なお、この場合、請求項３に示すように、半導体層のうちゲート電極が形成されるセル領域の周辺を凹ませて形成するアライメントキー（９１）と共に凹部を形成すれば、凹部を形成するためにのみ必要な工程をなくし、工程の簡略化を図ることもできる。
【００２６】
請求項４に記載の発明においては、半導体層（２）上に、第１、第２のマスク材（５１、５２）を順に積層する工程と、第２のマスク材（５２）に第１の開口部（５２ａ）を設ける工程と、第１の開口部より第１のマスク材（５１）をエッチングして、第１の開口部よりも大きな第２の開口部（５１ａ）を形成する工程と、第２のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、第１の開口部を含む第２のマスク材上に、第３のマスク材（５４）を堆積する工程と、第３のマスク材を第２のマスク材が露出するまでエッチバックして、第１の開口部内に該第３のマスク材を残す工程と、第２のマスク材及び第３のマスク材をマスクとしてエッチングを行い、ソース領域を貫通して半導体層に達する凹部（５０）を形成する工程と、第３のマスク材と第２のマスク材とを除去する工程と、第１のマスク材をマスクとして、第２の開口部からイオン注入を行いソース領域及び凹部を含む、半導体層の所定領域に第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、を含むことを特徴としている。
【００２７】
このように、凹部を形成し、イオン注入してベース領域を形成することにより請求項１と同様の効果が得られる。また、第３のマスク材をエッチバックすれば、第１の開口部の開口端から等間隔分だけ第１の開口部の開口面積を縮小できるため、ソース領域の中央部に凹部を形成することができる。そして、ディープベース層（３０ａ、３０ｂ）は凹部の下面に形成されるため、ディープベース層をソース領域の中央部に正確に形成することができる。
【００２８】
また、このように、第２のマスク材（５２）に第１の開口部（５２ａ）を設けると共に、第１の開口部より第１のマスク材（５１）をエッチングして、第１の開口部よりも大きな第２の開口部（５１ａ）を形成し、これら第１、第２の開口部よりイオン注入を行ってベース領域、ソース領域を形成するようにすれば、第１、第２の開口部のそれぞれの開口端の間隔が一定となっているため、ベース領域、ソース領域を自己整合的に形成することができる。
【００２９】
また、請求項５に記載の発明においては、半導体層上にポリシリコンよりなる第１のマスク材とシリコン窒化膜よりなる第２のマスク材と酸化膜よりなる第３のマスク材（６２、６３、６４）を順に積層する工程と、第１乃至第３のマスク材を貫通する第１の開口部（７０）を設ける工程と、第１乃至第３のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、第１の開口部を含む第３のマスク材上に、酸化膜よりなる第４のマスク材（６６）を堆積する工程と、第４のマスク材を第３のマスク材が露出するまでエッチバックして、第１の開口部内に該第３のマスク材を残す工程と、第３のマスク材及び第４のマスク材をマスクとしてエッチングを行い、ソース領域を貫通して半導体層に達する凹部（６０）を形成する工程と、第３のマスク材と第４のマスク材とを除去する工程と、第２のマスク材をマスクとして、ＬＯＣＯＳ酸化を行ったのち該酸化部分を除去することにより、第１のマスク材に第１の開口部よりも大きな第２の開口部（７１）を設ける工程と、第２のマスク材を除去する工程と、第１のマスク材をマスクとして、第２の開口部からイオン注入を行いソース領域及び凹部を含む、半導体層の所定領域に第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、を含むことを特徴としている。
このように、第４のマスク材によって第１の開口部の開口面積を縮小するようにして凹部を形成することにより、ディープベース層をソース領域の中央部に正確に形成することができる。また、第１、第２の開口部のそれぞれの開口端の間隔が一定となっているため、ベース領域、ソース領域を自己整合的に形成することができる。
【００３０】
請求項６に記載の発明においては、ベース領域を形成する工程の後、ソース領域と半導体層とを繋ぐように、ベース領域上にチャネル領域となる表面チャネル層（５）を形成する工程を有し、ゲート電極を形成する工程では、表面チャネル層の上にゲート電極を形成することを特徴としている。
【００３１】
このように、表面チャネル層を形成する蓄積型の炭化珪素半導体装置に適用することができる。請求項７に記載の発明においては、ＣＦ4を含むガスを用いた等方性エッチングによって、側面が略テーパ形状を成し、底面が半導体層の表面に略平行となるように凹部を形成することを特徴としている。
【００３２】
このように、側面が略テーパ形状を成すように凹部を形成すれば、凹部のコーナー位置から半導体層までの最短距離、つまりこの間におけるベース領域の厚みを厚くすることができるため、ベース領域の内部抵抗を小さくすることができ、より寄生トランジスタを作動させにくくできる。
請求項８に記載の発明においては、半導体層（２）には、ソース領域（４ａ、４ｂ）を貫通してベース領域（３ａ、３ｂ）まで達する凹部（５０、６０）が形成され、該凹部にてソース電極（１０）がベース領域及びソース領域と電気的に接触するようになっており、ベース領域には、該ベース領域を部分的に深くしたディープベース層（３０ａ、３０ｂ）が形成され、部分的にベース領域と半導体基板（１）とが近づくようになっており、凹部及びディープベース層はそれぞれが平行となっている略テーパ形状の側面を有していることを特徴としている。
【００３３】
このように、それぞれが平行となっている略テーパ形状の側面を有して凹部及びディープベース層を構成することにより、凹部のコーナー位置から半導体層までの最短距離、つまりこの間におけるベース領域の厚みを厚くすることができるため、ベース領域の内部抵抗を小さくすることができ、より寄生トランジスタを差動させにくくできる。
【００３４】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１に示す。この図１に示される縦型パワーＭＯＳＦＥＴは、図１２に示す縦型パワーＭＯＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ説明し、同様の部分は同じ部号を付して説明を省略する。 図１に示すように、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂが形成されたｎ- 型炭化珪素エピ層２の表面は、ｐ- 型炭化珪素ベース領域３ａ、３ｂの中央部において凹部５０を成している。この凹部５０は、基板表面に水平方向を成す底面５０ａと、基板表面に対して略テーパ形状を成す側面５０ｂより構成されており、いわゆるバスタブ形状を成している。
【００３５】
この凹部５０は、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂに達するようになっている。この凹部５０の下部において、ｐ- 型炭化珪素ベース領域３ａ、３ｂは部分的に深く形成されており、この部分がディープベース層３０ａ、３０ｂを構成している。このｐ- 型炭化珪素ベース領域３ａ、３ｂを部分的に深くしたディープベース層３０ａ、３０ｂは、基板表面に水平方向を成す底面５０ａと、基板表面に対して略テーパ形状を成す側面５０ｂより構成されて、凹部５０と略平行な形状となっている。また、ディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂとほぼオーバラップしない位置に形成されている。
【００３６】
ここで、仮に、凹部５０の側面５０ｂを基板表面に対して垂直にした場合には、凹部５０のコーナーからｎ- 型炭化珪素エピ層２までの最短距離、つまり凹部５０のコーナー近傍におけるｐ- 型炭化珪素ベース領域３ａ、３ｂの幅が非常に小さくなるため、この部分における抵抗値が高くなってしまう。しかしながら、ｎ- 型炭化珪素エピ層２、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂで構成される寄生トランジスタを動作させにくくするためには、よりｐ- 型炭化形成ベース領域３ａ、３ｂの内部抵抗を小さくするのが好ましい。このため、凹部５０のコーナーからｎ- 型炭化珪素エピ層２までの最短距離をできるだけ長くできるように、凹部５０及びディープベース層３０ａ、３０ｂの側面５０ｂをテーパ形状としている。
【００３７】
また、表面チャネル層５がｎ+ 型ソース領域４ａ、４ｂの表面より上部に配置されている。これは、ｎ+ 型ベース領域４ａ、４ｂを形成するよりも後で表面チャネル層５を形成しているためである。
本実施形態における縦型パワーＭＯＳＦＥＴは、上記点において図１２に示すものと異なっている。
【００３８】
次に、図１に示された縦型パワーＭＯＳＦＥＴの製造工程を図２〜図４に基づいて説明する。但し、これらの図では、上述した図１３〜図１５に示した製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
まず、図１３（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
【００３９】
〔図２（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にポリシリコン膜５１を所望の厚さで成膜し、さらにシリコン酸化膜（ＳｉＯ2 膜）５２を所望の厚さで成膜する。そして、フォトレジスト５３を堆積したのち、フォトレジストのうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００４０】
〔図２（ｂ）に示す工程〕
ＣＦ4 ＋Ｈ2 ガスを用い、ＲＩＥ（リアクティブ・イオン・エッチング）によってシリコン酸化膜５２のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部５２ａを設ける。このとき、ＣＦ4 ＋Ｈ2 ガスを用いてエッチングを行っているため、シリコン酸化膜のみが選択エッチングされ、ポリシリコン膜５１はエッチングされないで残る。
【００４１】
〔図２（ｃ）に示す工程〕
次に、ＣＦ4 ガスを用いたドライエッチングによってポリシリコン膜５１の一部を除去し、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される予定の領域に開口部５１ａを設ける。具体的には、ポリシリコン膜５１を横方向にエッチングすることで上記領域を開口させる。このドライエッチングのエッチング量の制御は、エッチング材料の選択やエッチング時間の制御等によって行うようにしている。このときのドライエッチングによる横方向のエッチング量はいずれの方向に対しても同等となるため、開口部５２ａの開口端から開口部５１ａの開口端までの間隔がいずれの方向においても同等になる。
【００４２】
〔図３（ａ）に示す工程〕
フォトレジスト５３を除去したのち、シリコン酸化膜５２をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
〔図３（ｂ）に示す工程〕
開口部５２ａを含むシリコン酸化膜５２上の全面（ウェハ全面）に、ＴＥＯＳ酸化膜５４をデポシションする。これにより、開口部５２ａ内もＴＥＯＳ酸化膜５４で満たされる。このとき、ＴＥＯＳ酸化膜５４のうち、開口部５２内に入り込んだ部分は、開口部５２の中央部分ではシリコン酸化膜５２上のものと同等の厚みで形成され、開口部５２の開口端近傍においては他の中央部分よりも厚く形成される。また、このとき、開口部５２に入り込んだＴＥＯＳ酸化膜５４における開口部５２の開口端からの厚さは、いずれの位置においても全てほぼ同等となる。
【００４３】
〔図３（ｃ）に示す工程〕
シリコン酸化膜５２上のＴＥＯＳ酸化膜５４が無くなる程度まで、ＴＥＯＳ酸化膜５４をエッチバックする。これにより、ＴＥＯＳ酸化膜５４は、開口部５２ａ内に入り込んだもののうち、厚く形成された部分（中央部分以外）が残留して中央部分が開口するため、開口部５２ａの開口面積が縮小される。また、このとき、残留したＴＥＯＳ酸化膜５４における開口部５２の開口端からの厚さはいずれの位置においても全てほぼ同等となる。
【００４４】
〔図４（ａ）に示す工程〕
シリコン酸化膜５２及びＴＥＯＳ酸化膜５４をマスクとしてＣＦ4 を含んだガスによる等方性のドライエッチングを行う。これにより、ｎ- 型炭化珪素エピ層２には、底面５０ａが基板表面に対して略平行を成し、側面５０ｂが基板表面に対してテーパ形状を成すような、ｎ+ 型ソース領域４ａ、４ｂを貫通する凹部５０が形成される。この凹部５０は開口部５２や開口部５１のほぼ中央部に形成される。
【００４５】
〔図４（ｂ）に示す工程〕
シリコン酸化膜５２及びＴＥＯＳ酸化膜５４を除去し、ポリシリコン膜５１を露出させる。
〔図４（ｃ）に示す工程〕
そして、ポリシリコン膜５１をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部５０が形成されているため、凹部５０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部５０の表面から所定深さだけｐ型不純物が注入されるため、凹部５０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入され、凹部５０と略平行を成すようにｐ型不純物が注入される。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【００４６】
また、開口部５１ａの開口端から開口部５２ａの開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン酸化膜５２をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、ポリシリコン膜５１をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、ポリシリコン膜５１を除去し、さらに表面チャネル層５をエピタキシャル成長させる等、図１３〜図１５に示す工程を経て、図１に示した縦型パワーＭＯＳＦＥＴが完成する。
【００４７】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域とｐ- 型炭化珪素ベース領域３ａ、３ａとが自己整合的に形成されているため、素子の特性変動が少ないものとなる。
（第２実施形態）
本実施形態では、第１実施形態とは別の方法を用いて縦型パワーＭＯＳＦＥＴを製造する場合を説明する。なお、縦型パワーＭＯＳＦＥＴの構造については、図１に示すものと同様であるため、構造についての説明は省略する。
【００４８】
以下、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を図５〜図７に基づいて説明する。これらの図では、上述した図１３〜図１５に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
〔図５（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にシリコン酸化膜６１、ポリシリコン膜６２、シリコン（Ｓｉ3 Ｎ4 ）窒化膜６３、シリコン酸化膜６４をそれぞれ所望の厚さで順に成膜する。さらにシリコン酸化（ＳｉＯ2 ）膜を所望の厚さで成膜する。そして、フォトレジスト６５を堆積したのち、フォトレジストのうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００４９】
〔図５（ｂ）に示す工程〕
ＲＩＥ（リアクティブ・イオン・エッチング）によって、シリコン酸化膜６４、シリコン窒化膜６３、ポリシリコン膜６２のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部７０を設ける。
〔図５（ｃ）に示す工程〕
フォトレジスト６５を除去したのち、シリコン酸化膜６４、シリコン窒化膜６３、ポリシリコン膜６２、及びシリコン酸化膜６１をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
【００５０】
〔図６（ａ）に示す工程〕
開口部７０を含むシリコン酸化膜６４の表面全面に、ＴＥＯＳ酸化膜６６をデポジションする。これにより、開口部７０内もＴＥＯＳ酸化膜６６で満たされる。このとき、ＴＥＯＳ酸化膜６６のうち、開口部７０内に入り込んだ部分は、開口部７０の中央部分ではシリコン酸化膜６４上のものと同等の厚みで形成され、開口部７０の開口端近傍においては他の中央部分よりも厚く形成される。また、開口部７０に入り込んだＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚さは、いずれの位置においても全てほぼ同等となる。
【００５１】
なお、シリコン酸化膜６４を高くすることにより、ＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚みを稼ぐことができる。
〔図６（ｂ）に示す工程〕
シリコン酸化膜６４上にＴＥＯＳ酸化膜６６が無くなる程度まで、ＴＥＯＳ酸化膜６６をエッチバックする。これにより、ＴＥＯＳ酸化膜６６は、開口部７０内に入り込んだもののうち、厚く形成された部分（中央部分以外）が残留し、中央部分が開口する。これにより、開口部７０の開口面積が小さくなる。このとき、残留したＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚さはいずれの位置においても全てほぼ同等となる。
【００５２】
〔図６（ｃ）に示す工程〕
シリコン酸化膜６４及びＴＥＯＳ酸化膜６６をマスクとしてＣＦ4 を含んだガスを用いて等方性のドライエッチングを行う。これにより、ｎ- 型炭化珪素エピ層２には、底面６０ａが基板表面に対して略平行を成し、側面６０ｂが基板表面に対してテーパ形状を成すような、ｎ+ 型ソース領域４ａ、４ｂを貫通する凹部６０が形成される。この凹部６０は開口部５２や開口部５１のほぼ中央部に形成される。
【００５３】
〔図７（ａ）に示す工程〕
シリコン酸化膜６４及びＴＥＯＳ酸化膜６６を除去し、シリコン窒化膜６２を露出させる。
〔図７（ｂ）に示す工程〕
シリコン窒化膜６２をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化を行い、ポリシリコン膜６２を部分的に酸化する。これにより、ポリシリコン膜６２のうち、開口部７０の近傍の部分６２ａは酸化シリコンとなる。このとき、ポリシリコン膜６２は、開口部７０の開口端からいずれの方向にも同等な距離だけ酸化される。
【００５４】
そして、フッ酸等を用いて、シリコン窒化膜６３とポリシリコン膜６２の酸化部分６２ａをエッチング除去する。これにより、ポリシリコン膜６２には、ｎ+ 型ソース領域４ａ、４ｂを形成したときの開口部７０に比して、いずれの方向にも所定量大きくなった開口部７１が形成される。
〔図７（ｃ）に示す工程〕
そして、ポリシリコン膜５４をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部６０が形成されているため、凹部６０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部６０の表面から所定深さだけｐ型不純物が注入されるため、凹部６０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入され、凹部６０該凹部６０と略平行を成すようにｐ型不純物が注入される。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【００５５】
また、開口部７１の開口端から開口部７０の開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン酸化膜６２をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、ポリシリコン膜６１をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、ポリシリコン膜６１を除去し、さらに表面チャネル層５をエピタキシャル成長させる等、図１３〜図１５に示す工程を経て、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００５６】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ａとが自己整合的に形成されているため、素子の特性変動が少ないものとなる。
（第３実施形態）
本実施形態では、第１実施形態とは別の方法を用いて縦型パワーＭＯＳＦＥＴを製造する場合を説明する。なお、縦型パワーＭＯＳＦＥＴの構造については、図１に示すものと略同様であるため、図８に本実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示し、異なる部分のみ説明する。
【００５７】
図８に示すように、本実施形態における縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂの上端位置（表面）がｎ- 型エピ層５の上端位置と同じ位置となっている。これは、ｎ- 型エピ層５の形成後にｎ+ 型ソース領域４ａ、４ｂを形成したからである。これにより、ｎ+ 型ソース領域４ａ、４ｂの下部におけるｐ- 型炭化珪素ベース領域３ａ、３ａが厚くなり、ｐ- 型炭化珪素ベース領域３ａ、３ａ内に伸びる空乏層によるパンチスルーが発生しにくくなるため、耐圧を向上させることができる。なお、本実施形態では、凹部８０に基づいてディープベース層３０ａ、３０ｂが形成されている。
【００５８】
以下、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を図９〜図１１に基づいて説明する。これらの図では、上述した図１３〜図１５に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
〔図９（ａ）及び（ｂ）に示す工程〕
図９（ｂ）は図９（ｂ）の上面図を示している。図９（ａ）、（ｂ）に示すように、ｎ+ 型炭化珪素半導体基板１上にｎ- 型炭化珪素エピ層２を形成したのち、ｎ- 型炭化珪素エピ層２上にマスク材としての酸化膜８１を形成する。そして、六角形状のＭＯＳＦＥＴのセルを複数密集させた構造で縦型パワーＭＯＳＦＥＴを構成することから、図９（ａ）に示すように、酸化膜８１のうち図８の凹部８０となる部分を六角形状の開口部にする。このとき、アライメントキーを作製するために、酸化膜８１のうち複数のセルから離れた位置（紙面左右）に十字型の開口部９０を同時に形成する。
【００５９】
〔図９（ｃ）に示す工程〕
酸化膜８１をマスクとしてエッチングを行う。これにより、セル領域における凹部８０とアライメントキーとしての凹部９１が同時に形成される。このように、アライメントキー作製の際にディープベース層３０ａ、３０ｂを形成するための凹部８０を同時に形成することができ、凹部８０を形成するためのみに必要とされる工程をなくし、工程の簡略化を図ることができる。
【００６０】
なお、本図では、凹部８０、９１を異方性エッチングした図で示しているが、第１、第２実施形態と同様に、ＣＦ4 を含んだガスを用いた等方性のドライエッチングを行うことにより、凹部の底面が基板表面に対して略平行を成し、側面が基板表面に対してテーパ形状を成すようにしてもよい。
以下、アライメントキーの部分を省略した図で説明する。
【００６１】
〔図１０（ａ）に示す工程〕
次に、酸化膜８１を除去したのち、ｎ- 型炭化珪素エピ層２の上面にマスク材としての酸化膜８２を成膜し直す。そして、酸化膜８２のうち凹部８０の外周及びその周囲まで開口させる。
〔図１０（ｂ）に示す工程〕
そして、酸化膜８２をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部８０が形成されているため、凹部８０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部８０の表面から所定深さだけｐ型不純物が注入されるため、凹部８０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入さる。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【００６２】
〔図１０（ｃ）に示す工程〕
ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ- 型炭化珪素エピ層２の上に表面チャネル層５をエピタキシャル成長させる。
〔図１１（ａ）に示す工程〕
次に、表面チャネル層５の上にマスク材としてシリコン酸化膜８３を形成すると共に、シリコン酸化膜８３のうちｎ+ 型ソース領域４ａ、４ｂの形成予定領域を開口させる。そして、シリコン酸化膜８３をマスクとしてｎ型不純物をイオン注入してｎ+ 型ソース領域４ａ、４ｂを形成する。
【００６３】
〔図１１（ｂ）に示す工程〕
シリコン酸化膜８３をエッチング除去したのち、表面チャネル層５のうち凹部８０内に入り込んだ部分を除去する。
この後、図１３〜図１５に示す工程を経て、図８に示した縦型パワーＭＯＳＦＥＴが完成する。
【００６４】
このように、アライメントキー用の凹部９１を形成する際にディープベース層３０ａ、３０ｂを形成するための凹部８０を同時に形成することもできる。
（他の実施形態）
上記第１、第２実施形態では、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ｂとを自己整合的に形成するために、複数の膜を積層したものをマスクとして用いているが、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成するときにｎ- 型炭化珪素エピ層２に凹部５０、６０を設けておき、この凹部５０、６０が形成された部分にイオン注入を行うようにすれば、他の方法を用いた場合であってもても少ないエネルギーでディープベース層３０ａ、３０ｂを形成することができる。
【００６５】
また、ディープベース層３０ａ、３０ｂをｐ- 型炭化珪素ベース領域３ａ、３ｂの他の部分と別工程で形成することもできる。このとき、ディープベース層３０ａ、３０ｂをｐ- 型炭化珪素ベース領域３ａ、３ｂの他の部分よりも高濃度で形成することもできる。
なお、上記実施形態では、炭化珪素の結晶形を示す場合、所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、本明細書においては所要の数字の上にバーを付す代わりに、所要の数字の後ろに「−」を付して表現している。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】第２実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】図６に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図８】第３実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図９】図８に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１０】図９に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１１】図１０に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１２】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図１３】図１２に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１４】図１３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１５】図１４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素エピタキシャル層、
３ａ、３ｂ…ｐ- 型炭化珪素ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、
３０ａ、３０ｂ…ディープベース層、５０、６０…凹部、
５０ａ、６０ａ…底面、５０ｂ、６０ｂ…側面、
５１、６２…ポリシリコン膜、５２、６１、６４…シリコン酸化膜、
６３…シリコン窒化膜、５４、６６…ＴＥＯＳ酸化膜。
Claims (8)
- 炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、該半導体層よりも低抵抗な第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記ソース領域を貫通して前記半導体層に達する凹部（５０、６０）を形成する工程と、
前記ソース領域及び前記凹部を含む、前記半導体層の所定領域にイオン注入を行い、前記ソース領域よりも接合深さが深い第２導電型のベース領域（３ａ、３ｂ、３０ａ、３０ｂ）を形成する工程と、
前記ソース領域と前記半導体層との間における前記ベース領域上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の所定領域に凹部（８０）を形成する工程と、
前記凹部及び該凹部の周囲にイオン注入を行い第２導電型のベース領域（３ａ、３ｂ、３０ａ、３０ｂ）を形成する工程と、
前記半導体層の表層部における前記ベース領域内部に達するように、前記凹部に接するように前記半導体層よりも低抵抗な第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記ソース領域と前記半導体層との間における前記ベース領域上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 前記半導体層の所定領域を凹ませることによりアライメントキー（９１）を形成する工程を有し、前記凹部を形成する工程を前記アライメントキーを形成する工程と同時に行うことを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
- 炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層上に、第１、第２のマスク材（５１、５２）を順に積層する工程と、
前記第２のマスク材（５２）の所定領域に、第１の開口部（５２ａ）を設ける工程と、
前記第１の開口部より前記第１のマスク材（５１）をエッチングし、前記第１の開口部よりも大きな第２の開口部（５１ａ）を形成する工程と、
前記第２のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記第１の開口部を含む前記第２のマスク材上に、第３のマスク材（５４）を堆積する工程と、
反応性イオンエッチングによって前記第３のマスク材を前記第２のマスク材が露出するまでエッチバックして、前記第１の開口部内に該第３のマスク材を残す工程と、
前記第２のマスク材及び前記第３のマスク材をマスクとしてエッチングを行い、前記ソース領域を貫通して前記半導体層に達する凹部（５０）を形成する工程と、
前記第３のマスク材と前記第２のマスク材とを除去する工程と、
前記第１のマスク材をマスクとして、前記第２の開口部からイオン注入を行い前記ソース領域及び前記凹部を含む、前記半導体層の所定領域に前記ソース領域よりも接合深さが深い第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記ソース領域と前記半導体層との間における前記ベース領域上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層上に、ポリシリコンよりなる第１のマスク材と、シリコン窒化膜よりなる第２のマスク材と、酸化膜よりなる第３のマスク材（６２、６３、６４）を順に積層する工程と、
前記第１乃至第３のマスク材の所定領域に、これらを貫通する第１の開口部（７０）を設ける工程と、
前記第１乃至第３のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記第１の開口部を含む前記第３のマスク材上に、酸化膜よりなる第４のマスク材（６６）を堆積する工程と、
反応性イオンエッチングによって前記第４のマスク材を前記第３のマスク材が露出するまでエッチバックして、前記第１の開口部内に該第４のマスク材を残す工程と、
前記第３のマスク材及び前記第４のマスク材をマスクとしてエッチングを行い、前記ソース領域を貫通して前記半導体層に達する凹部（６０）を形成する工程と、
前記第３のマスク材と前記第４のマスク材とを除去する工程と、
前記第２のマスク材をマスクとして、ＬＯＣＯＳ酸化を行ったのち該酸化部分を除去することにより、前記第１のマスク材に前記第１の開口部よりも大きな第２の開口部（７１）を設ける工程と、
前記第２のマスク材を除去する工程と、
前記第１のマスク材をマスクとして、前記第２の開口部からイオン注入を行い前記ソース領域及び前記凹部を含む、前記半導体層の所定領域に前記ソース領域よりも接合深さが深い第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記ソース領域と前記半導体層との間における前記ベース領域上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 前記ベース領域を形成する工程の後、前記ソース領域と前記半導体層とを繋ぐように、前記ベース領域上にチャネル領域となる表面チャネル層（５）を形成する工程を有し、前記ゲート電極を形成する工程では、前記表面チャネル層の上に前記ゲート電極を形成することを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記凹部を形成する工程では、ＣＦ4 を含むガスを用いた等方性エッチングによって、側面が略テーパ形状を成し、底面が前記半導体層の表面に略平行を成すように前記凹部を形成することを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 主表面（１ａ）及び該主表面の反対面である裏面（１ｂ）を有し、単結晶炭化珪素よりなる第１導電型の半導体基板（１）と、前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素よりなる半導体層（２）と、前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、前記ベース領域の表面部において前記ソース領域と前記半導体層とを繋ぐように配置され、チャネル領域を構成する炭化珪素よりなる第１導電型の表面チャネル層（５）と、前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、前記チャネル領域の上に前記ゲート絶縁膜を介して形成されたゲート電極（８）と、前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、前記半導体基板の裏面に形成されたドレイン電極（１１）とを有し、前記半導体層には、前記ソース領域を貫通して前記ベース領域まで達する凹部（５０、６０）が形成され、該凹部にて前記ソース電極が前記ベース領域及び前記ソース領域と電気的に接触するようになっており、前記ベース領域には、該ベース領域を部分的に深くしたディープベース層（３０ａ、３０ｂ）が備えられ、部分的にベース領域と前記半導体基板とが近づくようになっており、前記凹部及び前記ディープベース層はそれぞれが平行となっている略テーパ形状の側面を有していることを特徴とする炭化珪素半導体装置。
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