JP2000208606A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000208606A JP2000208606A JP11004531A JP453199A JP2000208606A JP 2000208606 A JP2000208606 A JP 2000208606A JP 11004531 A JP11004531 A JP 11004531A JP 453199 A JP453199 A JP 453199A JP 2000208606 A JP2000208606 A JP 2000208606A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor substrate
- trench
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 26
- 230000001590 oxidative effect Effects 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000002513 implantation Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- 230000001133 acceleration Effects 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 11
- 230000007547 defect Effects 0.000 abstract description 11
- 230000008646 thermal stress Effects 0.000 abstract description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 230000002040 relaxant effect Effects 0.000 abstract description 4
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 239000000243 solution Substances 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 23
- 238000007254 oxidation reaction Methods 0.000 description 23
- 230000000694 effects Effects 0.000 description 11
- 230000035882 stress Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 206010061876 Obstruction Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Abstract
(57)【要約】
【課題】 半導体基板に形成されたトレンチ（溝）内面
に熱酸化膜を形成したときに熱応力を緩和し、トレンチ
の角部から結晶欠陥が発生するのを防止する。 【解決手段】 開示される発明は、半導体基板１１上に
耐エッチング性膜２４を形成する工程と、耐エッチング
性膜２４をマスクとして半導体基板１１をエッチング
し、半導体基板１１に溝１２を形成する工程と、溝１２
の開口端の角部１２ａ及びその周辺部の半導体基板１１
にイオン注入により注入角度をつけて溝１２の開口部を
通して不純物を導入する工程と、溝１２内面の半導体基
板１１を熱酸化して絶縁膜１３を形成する工程とを有し
てなる。
に熱酸化膜を形成したときに熱応力を緩和し、トレンチ
の角部から結晶欠陥が発生するのを防止する。 【解決手段】 開示される発明は、半導体基板１１上に
耐エッチング性膜２４を形成する工程と、耐エッチング
性膜２４をマスクとして半導体基板１１をエッチング
し、半導体基板１１に溝１２を形成する工程と、溝１２
の開口端の角部１２ａ及びその周辺部の半導体基板１１
にイオン注入により注入角度をつけて溝１２の開口部を
通して不純物を導入する工程と、溝１２内面の半導体基
板１１を熱酸化して絶縁膜１３を形成する工程とを有し
てなる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、素子分離用・キャパシ
タ用等のトレンチを有する半導体装置及びその製造方法
に関する。
その製造方法に係り、詳しくは、素子分離用・キャパシ
タ用等のトレンチを有する半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、エッチング技術の進展に伴い、溝
の幅に対する深さの比（アスペクト比）が大きいトレン
チの作成が可能になってきており、高密度化のため、素
子分離領域あるいはキャパシタ等をトレンチで形成する
ことが多くなっている。従来、この種のトレンチのうち
素子分離用トレンチとしては、絶縁ゲート型電界効果ト
ランジスタ（ＭＯＳトランジスタ）が形成されている素
子形成領域を分離する素子分離用トレンチに適用された
特開平１０−４１３７号公報、特開平１０−２４２２５
９号公報等に記載されているものが知られ、バイポーラ
トランジスタが形成されている素子形成領域を分離する
素子分離用トレンチに適用された特開平４−１３４８４
４号公報、特開平４−３０５５７号公報等に記載されて
いるものが知られている。また、キャパシタ用トレンチ
としては、ＭＯＳトランジスタに適用された特開平３−
８４９４２号公報等に記載されているものが知られてい
る。
の幅に対する深さの比（アスペクト比）が大きいトレン
チの作成が可能になってきており、高密度化のため、素
子分離領域あるいはキャパシタ等をトレンチで形成する
ことが多くなっている。従来、この種のトレンチのうち
素子分離用トレンチとしては、絶縁ゲート型電界効果ト
ランジスタ（ＭＯＳトランジスタ）が形成されている素
子形成領域を分離する素子分離用トレンチに適用された
特開平１０−４１３７号公報、特開平１０−２４２２５
９号公報等に記載されているものが知られ、バイポーラ
トランジスタが形成されている素子形成領域を分離する
素子分離用トレンチに適用された特開平４−１３４８４
４号公報、特開平４−３０５５７号公報等に記載されて
いるものが知られている。また、キャパシタ用トレンチ
としては、ＭＯＳトランジスタに適用された特開平３−
８４９４２号公報等に記載されているものが知られてい
る。
【０００３】以下に、このような従来のトレンチのうち
素子分離用トレンチの作成方法の一例を工程順に図７
（ａ）乃至（ｃ）に示す。まず、図７（ａ）に示すよう
に、半導体基板１にシリコン酸化膜２とシリコン窒化膜
３を順に形成する。次いで、図７（ｂ）に示すように、
レジスト膜４をマスクとして、シリコン窒化膜３とシリ
コン酸化膜２に開口部５を形成する。続いて、開口部５
を通して半導体基板１をエッチングしてトレンチ６を形
成した後、レジスト膜４とシリコン窒化膜３とシリコン
酸化膜２を除去する。このとき、トレンチ６の角部６ａ
は略直角になっている。次に、図７（ｃ）に示すよう
に、トレンチ６の内面を含む半導体基板１の表面に熱酸
化により新たにシリコン酸化膜７を形成した後、素子領
域のシリコン酸化膜７上に酸化防止膜としてのシリコン
窒化膜８を形成する。続いて、低くて１０００℃以上、
通常で１１００℃以上の温度で熱酸化によりトレンチ６
内面にシリコン酸化膜９を形成する。
素子分離用トレンチの作成方法の一例を工程順に図７
（ａ）乃至（ｃ）に示す。まず、図７（ａ）に示すよう
に、半導体基板１にシリコン酸化膜２とシリコン窒化膜
３を順に形成する。次いで、図７（ｂ）に示すように、
レジスト膜４をマスクとして、シリコン窒化膜３とシリ
コン酸化膜２に開口部５を形成する。続いて、開口部５
を通して半導体基板１をエッチングしてトレンチ６を形
成した後、レジスト膜４とシリコン窒化膜３とシリコン
酸化膜２を除去する。このとき、トレンチ６の角部６ａ
は略直角になっている。次に、図７（ｃ）に示すよう
に、トレンチ６の内面を含む半導体基板１の表面に熱酸
化により新たにシリコン酸化膜７を形成した後、素子領
域のシリコン酸化膜７上に酸化防止膜としてのシリコン
窒化膜８を形成する。続いて、低くて１０００℃以上、
通常で１１００℃以上の温度で熱酸化によりトレンチ６
内面にシリコン酸化膜９を形成する。
【０００４】この後、トレンチ６にポリシリコン膜等充
填材を埋め込み、トレンチ６の開口部に露出したポリシ
リコン膜等の表面を酸化して素子分離領域が作成され
る。上記従来のトレンチの作成方法においては、トレン
チ６の開口端角部６ｂは熱酸化により丸みを帯びてくる
ため、トレンチ６上方をゲート電極／配線が横切る場合
に電界集中によるゲート耐圧の劣化を防止することがで
きる。また、酸化等の熱処理後に半導体基板１がシリコ
ン酸化膜７，９から応力を受けるが、トレンチ６の開口
端角部が丸みを帯びることにより、その応力は緩和され
てくる。これにより、トレンチ６の開口端の角部６ｂで
の結晶欠陥の発生を抑制することができる。
填材を埋め込み、トレンチ６の開口部に露出したポリシ
リコン膜等の表面を酸化して素子分離領域が作成され
る。上記従来のトレンチの作成方法においては、トレン
チ６の開口端角部６ｂは熱酸化により丸みを帯びてくる
ため、トレンチ６上方をゲート電極／配線が横切る場合
に電界集中によるゲート耐圧の劣化を防止することがで
きる。また、酸化等の熱処理後に半導体基板１がシリコ
ン酸化膜７，９から応力を受けるが、トレンチ６の開口
端角部が丸みを帯びることにより、その応力は緩和され
てくる。これにより、トレンチ６の開口端の角部６ｂで
の結晶欠陥の発生を抑制することができる。
【０００５】
【発明が解決しようとする課題】しかし、上記従来例に
おいては、ウエハが大口径化するにつれてウエハの熱容
量が大きくなってくるため、トレンチ６内面にシリコン
酸化膜９を形成するときの熱酸化の温度が低くて１００
０℃以上、通常で１１００℃以上では、応力の緩和効果
が十分に発揮されなくなる。このため、トレンチ６の開
口端の角部６ｂより半導体基板１内部に向かって結晶欠
陥が発生する。
おいては、ウエハが大口径化するにつれてウエハの熱容
量が大きくなってくるため、トレンチ６内面にシリコン
酸化膜９を形成するときの熱酸化の温度が低くて１００
０℃以上、通常で１１００℃以上では、応力の緩和効果
が十分に発揮されなくなる。このため、トレンチ６の開
口端の角部６ｂより半導体基板１内部に向かって結晶欠
陥が発生する。
【０００６】この発明は、上述の事情に鑑みてなされた
もので、半導体基板に形成されたトレンチ（溝）内面に
熱酸化膜を形成したときに熱応力を緩和し、そのトレン
チの角部から結晶欠陥が発生するのを防止することが可
能な半導体装置及びその製造方法を提供することを目的
としている。
もので、半導体基板に形成されたトレンチ（溝）内面に
熱酸化膜を形成したときに熱応力を緩和し、そのトレン
チの角部から結晶欠陥が発生するのを防止することが可
能な半導体装置及びその製造方法を提供することを目的
としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体装置の製造方法に係
り、半導体基板上に耐エッチング性膜を形成する工程
と、前記耐エッチング性膜をマスクとして前記半導体基
板をエッチングし、前記半導体基板に溝を形成する工程
と、前記溝の開口端の角部及びその周辺部の半導体基板
にイオン注入により注入角度をつけて前記溝の開口部を
通して不純物を導入する工程と、前記溝内面の半導体基
板を熱酸化して絶縁膜を形成する工程とを有することを
特徴としている。
に、請求項１記載の発明は、半導体装置の製造方法に係
り、半導体基板上に耐エッチング性膜を形成する工程
と、前記耐エッチング性膜をマスクとして前記半導体基
板をエッチングし、前記半導体基板に溝を形成する工程
と、前記溝の開口端の角部及びその周辺部の半導体基板
にイオン注入により注入角度をつけて前記溝の開口部を
通して不純物を導入する工程と、前記溝内面の半導体基
板を熱酸化して絶縁膜を形成する工程とを有することを
特徴としている。
【０００８】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法に係り、前記不純物はリンであるこ
とを特徴としている。
導体装置の製造方法に係り、前記不純物はリンであるこ
とを特徴としている。
【０００９】請求項３記載の発明は、請求項１又は２記
載の半導体装置の製造方法に係り、前記耐エッチング性
膜は、半導体基板上に順に形成されたシリコン酸化膜
と、シリコン窒化膜と、レジスト膜とからなることを特
徴としている。
載の半導体装置の製造方法に係り、前記耐エッチング性
膜は、半導体基板上に順に形成されたシリコン酸化膜
と、シリコン窒化膜と、レジスト膜とからなることを特
徴としている。
【００１０】また、請求項４記載の発明は、請求項３記
載の半導体装置の製造方法に係り、前記レジスト膜は、
前記耐エッチング性膜をマスクととして前記半導体基板
に溝を形成する工程の後、少なくとも前記溝の開口端の
部分を除去することを特徴としている。
載の半導体装置の製造方法に係り、前記レジスト膜は、
前記耐エッチング性膜をマスクととして前記半導体基板
に溝を形成する工程の後、少なくとも前記溝の開口端の
部分を除去することを特徴としている。
【００１１】請求項５記載の発明は、請求項１乃至４の
何れか一に記載の半導体装置の製造方法に係り、前記半
導体基板に溝を形成する工程の後、前記溝の開口端の角
部及びその周辺部の半導体基板に不純物を導入する工程
の前に、前記溝の開口端の角部の半導体基板をエッチン
グして該角部に丸みをつける工程を有することを特徴と
している。
何れか一に記載の半導体装置の製造方法に係り、前記半
導体基板に溝を形成する工程の後、前記溝の開口端の角
部及びその周辺部の半導体基板に不純物を導入する工程
の前に、前記溝の開口端の角部の半導体基板をエッチン
グして該角部に丸みをつける工程を有することを特徴と
している。
【００１２】また、請求項６記載の発明は、請求項１乃
至５の何れか一に記載の半導体装置の製造方法に係り、
前記イオン注入において前記注入角度を振ることを特徴
としている。
至５の何れか一に記載の半導体装置の製造方法に係り、
前記イオン注入において前記注入角度を振ることを特徴
としている。
【００１３】請求項７記載の発明は、請求項１乃至６の
何れか一に記載の半導体装置の製造方法に係り、前記溝
は、素子形成領域の間に挟まれた素子分離領域であるこ
とを特徴としている。
何れか一に記載の半導体装置の製造方法に係り、前記溝
は、素子形成領域の間に挟まれた素子分離領域であるこ
とを特徴としている。
【００１４】請求項８記載の発明は、請求項７記載の半
導体装置の製造方法に係り、前記溝内面の半導体基板を
熱酸化して絶縁膜を形成する工程の後、該絶縁膜を介し
て前記溝内にポリシリコン膜を埋め込む工程と、前記ポ
リシリコン膜の表面を酸化する工程を有することを特徴
としている。
導体装置の製造方法に係り、前記溝内面の半導体基板を
熱酸化して絶縁膜を形成する工程の後、該絶縁膜を介し
て前記溝内にポリシリコン膜を埋め込む工程と、前記ポ
リシリコン膜の表面を酸化する工程を有することを特徴
としている。
【００１５】請求項９記載の発明は、半導体装置に係
り、請求項１乃至８の何れか一に記載の半導体装置の製
造方法により形成された溝を有することを特徴としてい
る。請求項１０記載の発明は、請求項９記載の半導体装
置に係り、前記溝上を通るゲート電極／配線を有するこ
とを特徴としている。
り、請求項１乃至８の何れか一に記載の半導体装置の製
造方法により形成された溝を有することを特徴としてい
る。請求項１０記載の発明は、請求項９記載の半導体装
置に係り、前記溝上を通るゲート電極／配線を有するこ
とを特徴としている。
【００１６】
【作用】この発明の半導体装置の製造方法の構成におい
ては、溝の開口端の角部及びその周辺部の半導体基板に
イオン注入により不純物、例えばリンを導入し、この後
溝内面の半導体基板を熱酸化して絶縁膜を形成してい
る。リンを導入した部分は酸化が促進されるため、酸化
レートが増す。従って、通常よりも低温で溝内面を酸化
した場合に、溝内面、特に開口端角部に十分な膜厚の酸
化膜を被着することができる。これにより、開口端角部
が丸められ、かつそこに十分な膜厚の酸化膜が形成され
ているので、ゲート電極／配線が溝上方を横切る場合に
ゲート耐圧の低下を防止できるとともに、低温で酸化し
ているため酸化膜と半導体基板の熱膨張係数の違いによ
る酸化時の熱応力は低減されるので、溝内面を酸化する
前に特にエッチング等により溝の開口端の角部に丸みを
つけなくても、角部から結晶欠陥が発生するのを抑制す
ることができる。この場合、不純物の注入は溝の開口部
を通して注入角度をつけて行う必要があるため、溝を形
成したときの耐エッチング性膜の角部がイオン注入の障
害になる虞がある。このような場合、耐エッチング性膜
を全て除去する等、少なくとも溝の開口端周辺の耐エッ
チング性膜を除去しておくことで、溝の開口端角部によ
り大きい角度をつけて半導体基板内部により深くイオン
注入することができる。
ては、溝の開口端の角部及びその周辺部の半導体基板に
イオン注入により不純物、例えばリンを導入し、この後
溝内面の半導体基板を熱酸化して絶縁膜を形成してい
る。リンを導入した部分は酸化が促進されるため、酸化
レートが増す。従って、通常よりも低温で溝内面を酸化
した場合に、溝内面、特に開口端角部に十分な膜厚の酸
化膜を被着することができる。これにより、開口端角部
が丸められ、かつそこに十分な膜厚の酸化膜が形成され
ているので、ゲート電極／配線が溝上方を横切る場合に
ゲート耐圧の低下を防止できるとともに、低温で酸化し
ているため酸化膜と半導体基板の熱膨張係数の違いによ
る酸化時の熱応力は低減されるので、溝内面を酸化する
前に特にエッチング等により溝の開口端の角部に丸みを
つけなくても、角部から結晶欠陥が発生するのを抑制す
ることができる。この場合、不純物の注入は溝の開口部
を通して注入角度をつけて行う必要があるため、溝を形
成したときの耐エッチング性膜の角部がイオン注入の障
害になる虞がある。このような場合、耐エッチング性膜
を全て除去する等、少なくとも溝の開口端周辺の耐エッ
チング性膜を除去しておくことで、溝の開口端角部によ
り大きい角度をつけて半導体基板内部により深くイオン
注入することができる。
【００１７】また、不純物をイオン注入する際に注入エ
ネルギを一定にして注入角度を振ることにより、溝の内
面の半導体基板に不純物が上方で深く、下方で浅く導入
されるので、酸化したときに溝の角部に通常よりも大き
い丸みを自然につけることができる。さらに、場合によ
って、不純物を導入する前にエッチング等により予め溝
の開口端角部を丸めておいてもよい。これにより、低温
による熱応力低減効果に加えて形状効果による応力緩和
効果が働き、より確実に角部からの結晶欠陥の発生を防
止することができる。
ネルギを一定にして注入角度を振ることにより、溝の内
面の半導体基板に不純物が上方で深く、下方で浅く導入
されるので、酸化したときに溝の角部に通常よりも大き
い丸みを自然につけることができる。さらに、場合によ
って、不純物を導入する前にエッチング等により予め溝
の開口端角部を丸めておいてもよい。これにより、低温
による熱応力低減効果に加えて形状効果による応力緩和
効果が働き、より確実に角部からの結晶欠陥の発生を防
止することができる。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。 ◇第１の実施の形態 図１（ａ）は、この発明の第１の実施の形態である半導
体装置の構成について示す平面図、図１（ｂ）はＡ−Ａ
線に沿った断面図、また、図１（ｃ）はＢ−Ｂ線に沿っ
た断面図である。この形態の半導体装置は、図１（ａ）
に示すように、正方形状の素子形成領域１０１と、この
素子形成領域１０１を囲んでこの素子形成領域１０１を
隣接する他の素子形成領域から分離している素子分離領
域１０２と、素子分離領域１０２を越えて素子形成領域
１０１の中央部を横切っているゲート電極又は配線（ゲ
ート電極／配線ともいう）１５ｂとを有している。上記
素子分離領域１０２は、図１（ａ）乃至（ｃ）に示すよ
うに、トレンチ（溝）１２内にトレンチ内絶縁膜１３を
介してポリシリコン膜からなる埋込層１７が埋め込まれ
てなる。トレンチ１２の開口端角部１２ｂではトレンチ
内絶縁膜１３が厚く形成され、かつトレンチ１２の開口
端角部１２ｂは大きい丸みを有している。なお、ゲート
電極／配線１５ｂは、素子形成領域１０１の外部でゲー
トパッド１５ａに繋がっている。
の実施の形態について説明する。 ◇第１の実施の形態 図１（ａ）は、この発明の第１の実施の形態である半導
体装置の構成について示す平面図、図１（ｂ）はＡ−Ａ
線に沿った断面図、また、図１（ｃ）はＢ−Ｂ線に沿っ
た断面図である。この形態の半導体装置は、図１（ａ）
に示すように、正方形状の素子形成領域１０１と、この
素子形成領域１０１を囲んでこの素子形成領域１０１を
隣接する他の素子形成領域から分離している素子分離領
域１０２と、素子分離領域１０２を越えて素子形成領域
１０１の中央部を横切っているゲート電極又は配線（ゲ
ート電極／配線ともいう）１５ｂとを有している。上記
素子分離領域１０２は、図１（ａ）乃至（ｃ）に示すよ
うに、トレンチ（溝）１２内にトレンチ内絶縁膜１３を
介してポリシリコン膜からなる埋込層１７が埋め込まれ
てなる。トレンチ１２の開口端角部１２ｂではトレンチ
内絶縁膜１３が厚く形成され、かつトレンチ１２の開口
端角部１２ｂは大きい丸みを有している。なお、ゲート
電極／配線１５ｂは、素子形成領域１０１の外部でゲー
トパッド１５ａに繋がっている。
【００１９】また、図１（ｂ）に示すように、ゲート電
極／配線１５ｂはｐ型の半導体基板１１上のゲート絶縁
膜１４の上に形成され、ゲート電極／配線１５ｂの両側
の半導体基板１１にｎ型のソース／ドレイン領域（以
下、Ｓ／Ｄ領域ともいう）１６ａ，１６ｂが形成されて
いる。ゲート電極／配線１５ｂの下方の半導体基板１１
であってＳ／Ｄ領域１６ａ，１６ｂに挟まれた領域がチ
ャネル領域となる。なお、図１（ａ）には示していない
が、半導体基板１１の表面にゲート電極／配線１５ｂ等
を被覆して層間絶縁膜１８が形成されており、層間絶縁
膜１８にはＳ／Ｄ領域１６ａ，１６ｂに達するコンタク
トホール１９ａ，１９ｂが形成されている。さらに、ゲ
ート電極／配線１５ｂは、図１（ｃ）に示すように、一
方の素子分離領域１０２から素子形成領域１６ａの中央
部を通り、他方の素子分離領域１０２を越えて延びてい
る。
極／配線１５ｂはｐ型の半導体基板１１上のゲート絶縁
膜１４の上に形成され、ゲート電極／配線１５ｂの両側
の半導体基板１１にｎ型のソース／ドレイン領域（以
下、Ｓ／Ｄ領域ともいう）１６ａ，１６ｂが形成されて
いる。ゲート電極／配線１５ｂの下方の半導体基板１１
であってＳ／Ｄ領域１６ａ，１６ｂに挟まれた領域がチ
ャネル領域となる。なお、図１（ａ）には示していない
が、半導体基板１１の表面にゲート電極／配線１５ｂ等
を被覆して層間絶縁膜１８が形成されており、層間絶縁
膜１８にはＳ／Ｄ領域１６ａ，１６ｂに達するコンタク
トホール１９ａ，１９ｂが形成されている。さらに、ゲ
ート電極／配線１５ｂは、図１（ｃ）に示すように、一
方の素子分離領域１０２から素子形成領域１６ａの中央
部を通り、他方の素子分離領域１０２を越えて延びてい
る。
【００２０】次に、この形態の半導体装置の製造方法に
ついて、図２（ａ）乃至（ｄ）を参照して説明する。図
２（ａ）乃至（ｄ）は、上記半導体装置の製造工程を工
程順に示す断面図である。なお、図２は素子分離領域及
びその周辺部を示しており、素子形成領域内のトランジ
スタの製造方法についてはよく知られた通常の工程を経
るので説明を省略する。まず、図２（ａ）に示すよう
に、単結晶シリコンからなる半導体基板１１を温度８５
０℃で加熱し、熱酸化により半導体基板１１表面に膜厚
２０ｎｍのシリコン酸化膜２１を形成する。続いて、減
圧ＣＶＤ法（Chemical Vapor Deposition法）により膜
厚１００乃至２００ｎｍのシリコン窒化膜２２を形成す
る。次いで、図２（ｂ）に示すように、シリコン窒化膜
２２上にレジスト膜２３を形成し、さらにトレンチ１２
を形成すべき領域のレジスト膜２３に開口部を形成す
る。なお、シリコン酸化膜２１とシリコン窒化膜２２と
レジスト膜２３とが耐エッチング性膜２４を構成する。
ついて、図２（ａ）乃至（ｄ）を参照して説明する。図
２（ａ）乃至（ｄ）は、上記半導体装置の製造工程を工
程順に示す断面図である。なお、図２は素子分離領域及
びその周辺部を示しており、素子形成領域内のトランジ
スタの製造方法についてはよく知られた通常の工程を経
るので説明を省略する。まず、図２（ａ）に示すよう
に、単結晶シリコンからなる半導体基板１１を温度８５
０℃で加熱し、熱酸化により半導体基板１１表面に膜厚
２０ｎｍのシリコン酸化膜２１を形成する。続いて、減
圧ＣＶＤ法（Chemical Vapor Deposition法）により膜
厚１００乃至２００ｎｍのシリコン窒化膜２２を形成す
る。次いで、図２（ｂ）に示すように、シリコン窒化膜
２２上にレジスト膜２３を形成し、さらにトレンチ１２
を形成すべき領域のレジスト膜２３に開口部を形成す
る。なお、シリコン酸化膜２１とシリコン窒化膜２２と
レジスト膜２３とが耐エッチング性膜２４を構成する。
【００２１】次に、レジスト膜２３をマスクとしてＣＨ
Ｆ３等によりシリコン窒化膜２２とシリコン酸化膜２１
をエッチングし、シリコン窒化膜２２とシリコン酸化膜
２１に開口部２４ａを形成する。続いて、開口部２４ａ
を通してＳＦ６等により半導体基板１１をエッチングし
てトレンチ１２を形成する。次いで、図２（ｃ）に示す
ように、レジスト膜２３とシリコン窒化膜２２とシリコ
ン酸化膜２１を残したまま、イオン注入により耐エッチ
ング性膜２４及びトレンチ１２の開口部を通して開口端
角部１２ａの半導体基板１１にリン（不純物）を導入す
る。イオン注入は、加速電圧７０ｋｅＶで、例えば４５
°の注入角度をつけて行う。これにより、開口端角部１
２ａの半導体基板１１に不純物導入領域２５ａが形成さ
れる。
Ｆ３等によりシリコン窒化膜２２とシリコン酸化膜２１
をエッチングし、シリコン窒化膜２２とシリコン酸化膜
２１に開口部２４ａを形成する。続いて、開口部２４ａ
を通してＳＦ６等により半導体基板１１をエッチングし
てトレンチ１２を形成する。次いで、図２（ｃ）に示す
ように、レジスト膜２３とシリコン窒化膜２２とシリコ
ン酸化膜２１を残したまま、イオン注入により耐エッチ
ング性膜２４及びトレンチ１２の開口部を通して開口端
角部１２ａの半導体基板１１にリン（不純物）を導入す
る。イオン注入は、加速電圧７０ｋｅＶで、例えば４５
°の注入角度をつけて行う。これにより、開口端角部１
２ａの半導体基板１１に不純物導入領域２５ａが形成さ
れる。
【００２２】次いで、レジスト膜２３を除去した後、図
２（ｄ）に示すように、酸化雰囲気中、半導体基板１１
を温度９００℃程度に加熱して熱酸化によりトレンチ１
２内面（内壁面と底面）に膜厚略４００オングストロー
ムのシリコン酸化膜１３を形成する。なお、レジスト膜
２３だけでなくてシリコン窒化膜２２とシリコン酸化膜
２１をすべて除去し、新たにトレンチ１２の内面を含む
半導体基板１１の表面にシリコン酸化膜を形成し、素子
領域のそのシリコン酸化膜上に酸化防止膜としてのシリ
コン窒化膜を形成した上で、シリコン窒化膜をマスクと
して熱酸化によりトレンチ１２内面にシリコン酸化膜１
３を形成することもできる。この後、トレンチ１２内に
ポリシリコン膜等充填材を埋め込み、トレンチ１２に露
出するそのポリシリコン膜等の表面を酸化して素子分離
領域１０２が作成される。
２（ｄ）に示すように、酸化雰囲気中、半導体基板１１
を温度９００℃程度に加熱して熱酸化によりトレンチ１
２内面（内壁面と底面）に膜厚略４００オングストロー
ムのシリコン酸化膜１３を形成する。なお、レジスト膜
２３だけでなくてシリコン窒化膜２２とシリコン酸化膜
２１をすべて除去し、新たにトレンチ１２の内面を含む
半導体基板１１の表面にシリコン酸化膜を形成し、素子
領域のそのシリコン酸化膜上に酸化防止膜としてのシリ
コン窒化膜を形成した上で、シリコン窒化膜をマスクと
して熱酸化によりトレンチ１２内面にシリコン酸化膜１
３を形成することもできる。この後、トレンチ１２内に
ポリシリコン膜等充填材を埋め込み、トレンチ１２に露
出するそのポリシリコン膜等の表面を酸化して素子分離
領域１０２が作成される。
【００２３】以上のように、この形態の半導体装置の製
造方法によれば、トレンチ１２の開口端角部１２ｂ及び
その周辺部の半導体基板１１にイオン注入によりリンを
導入し、この後トレンチ１２内面の半導体基板１１を熱
酸化してシリコン酸化膜１３を形成している。リンを導
入した部分は酸化が促進されるため、酸化レートが増
す。従って、通常よりも低温でトレンチ１２内面を酸化
した場合に、トレンチ１２内面、特に開口端角部に十分
な膜厚のシリコン酸化膜１３を被着することができる。
これにより、トレンチ１２の開口端角部が丸められ、か
つそこに十分な膜厚のシリコン酸化膜１３が形成されて
いるので、ゲート電極／配線がトレンチ１２上方を横切
る場合にゲート耐圧の低下を防止できるとともに、低温
で酸化しているためシリコン酸化膜１３と半導体基板１
１の熱膨張係数の違いによる酸化時の熱応力は低減され
るので、トレンチ１２内面を酸化する前に特にエッチン
グ等によりトレンチ１２の開口端の角部に丸みをつけな
くても、角部から結晶欠陥が発生するのを抑制すること
ができる。また、シリコン酸化膜１３と半導体基板１１
との熱膨張係数の違いによって半導体基板１１がシリコ
ン酸化膜１３から受ける熱応力は緩和されてくる。これ
により、トレンチ１２の開口端の角部１２ｂでの結晶欠
陥の発生を抑制することができる。
造方法によれば、トレンチ１２の開口端角部１２ｂ及び
その周辺部の半導体基板１１にイオン注入によりリンを
導入し、この後トレンチ１２内面の半導体基板１１を熱
酸化してシリコン酸化膜１３を形成している。リンを導
入した部分は酸化が促進されるため、酸化レートが増
す。従って、通常よりも低温でトレンチ１２内面を酸化
した場合に、トレンチ１２内面、特に開口端角部に十分
な膜厚のシリコン酸化膜１３を被着することができる。
これにより、トレンチ１２の開口端角部が丸められ、か
つそこに十分な膜厚のシリコン酸化膜１３が形成されて
いるので、ゲート電極／配線がトレンチ１２上方を横切
る場合にゲート耐圧の低下を防止できるとともに、低温
で酸化しているためシリコン酸化膜１３と半導体基板１
１の熱膨張係数の違いによる酸化時の熱応力は低減され
るので、トレンチ１２内面を酸化する前に特にエッチン
グ等によりトレンチ１２の開口端の角部に丸みをつけな
くても、角部から結晶欠陥が発生するのを抑制すること
ができる。また、シリコン酸化膜１３と半導体基板１１
との熱膨張係数の違いによって半導体基板１１がシリコ
ン酸化膜１３から受ける熱応力は緩和されてくる。これ
により、トレンチ１２の開口端の角部１２ｂでの結晶欠
陥の発生を抑制することができる。
【００２４】◇第２の実施の形態 図３は、この発明の第２の実施の形態である半導体装置
の製造方法を示す断面図である。ところで、第１の実施
の形態の半導体装置の製造方法では、トレンチ１２の開
口端角部への不純物のイオン注入の際、トレンチ１２の
開口部を通して注入角度をつけて行う必要があるため、
トレンチ１２を形成したときのレジスト膜２３のトレン
チ１２の開口端角部がイオン注入の障害になる虞があ
る。第２の実施の形態では、トレンチ１２の開口端角部
への不純物のイオン注入の際、トレンチ１２を形成した
時に用いた耐エッチング性膜２４をそのまま残さずに、
耐エッチング性膜２４のうちトレンチ１２の開口端周辺
のレジスト膜２３を除去している。
の製造方法を示す断面図である。ところで、第１の実施
の形態の半導体装置の製造方法では、トレンチ１２の開
口端角部への不純物のイオン注入の際、トレンチ１２の
開口部を通して注入角度をつけて行う必要があるため、
トレンチ１２を形成したときのレジスト膜２３のトレン
チ１２の開口端角部がイオン注入の障害になる虞があ
る。第２の実施の形態では、トレンチ１２の開口端角部
への不純物のイオン注入の際、トレンチ１２を形成した
時に用いた耐エッチング性膜２４をそのまま残さずに、
耐エッチング性膜２４のうちトレンチ１２の開口端周辺
のレジスト膜２３を除去している。
【００２５】この場合も、第１の実施の形態と同じよう
に、開口端角部１２ａの半導体基板１１に不純物導入領
域２５ｂが形成されるが、第２の実施の形態の場合、ト
レンチ１２の開口端角部のレジスト膜２３を除去してお
くことで、トレンチ１２の開口端角部により大きい角度
をつけて半導体基板１１内部により深くイオン注入する
ことができる。なお、図３において、図１及び図２の構
成部分と対応する各部には同一の符号を付してその説明
を省略する。
に、開口端角部１２ａの半導体基板１１に不純物導入領
域２５ｂが形成されるが、第２の実施の形態の場合、ト
レンチ１２の開口端角部のレジスト膜２３を除去してお
くことで、トレンチ１２の開口端角部により大きい角度
をつけて半導体基板１１内部により深くイオン注入する
ことができる。なお、図３において、図１及び図２の構
成部分と対応する各部には同一の符号を付してその説明
を省略する。
【００２６】◇第３の実施の形態 図４は、この発明の第３の実施の形態である半導体装置
の製造方法を示す断面図である。この第３の実施の形態
において、第２の実施の形態（図３）と異なるところ
は、図２（ｃ）に示すトレンチ１２の開口端角部への不
純物のイオン注入の際、トレンチ１２を形成した時に用
いた耐エッチング性膜２４をそのまま残さずに、耐エッ
チング性膜２４のうちレジスト膜２３全体を除去してい
ることである。なお、図４において、符号２５ｃは開口
端角部１２ａの半導体基板１１に形成された不純物導入
領域であり、図１及び図２の構成部分と対応する各部に
は同一の符号を付してその説明を省略する。この場合
も、第２の実施の形態と同様に、注入角度をつけて耐エ
ッチング性膜２４及びトレンチ１２の開口部を通してト
レンチ１２の開口端角部に不純物をイオン注入する際、
レジスト膜２３のトレンチ１２の開口端角部がイオン注
入の障害にならないので、トレンチ１２の開口端角部に
より大きい角度をつけて半導体基板１１内部により深く
イオン注入することができる。
の製造方法を示す断面図である。この第３の実施の形態
において、第２の実施の形態（図３）と異なるところ
は、図２（ｃ）に示すトレンチ１２の開口端角部への不
純物のイオン注入の際、トレンチ１２を形成した時に用
いた耐エッチング性膜２４をそのまま残さずに、耐エッ
チング性膜２４のうちレジスト膜２３全体を除去してい
ることである。なお、図４において、符号２５ｃは開口
端角部１２ａの半導体基板１１に形成された不純物導入
領域であり、図１及び図２の構成部分と対応する各部に
は同一の符号を付してその説明を省略する。この場合
も、第２の実施の形態と同様に、注入角度をつけて耐エ
ッチング性膜２４及びトレンチ１２の開口部を通してト
レンチ１２の開口端角部に不純物をイオン注入する際、
レジスト膜２３のトレンチ１２の開口端角部がイオン注
入の障害にならないので、トレンチ１２の開口端角部に
より大きい角度をつけて半導体基板１１内部により深く
イオン注入することができる。
【００２７】◇第４の実施の形態 図５は、この発明の第４の実施の形態である半導体装置
の製造方法を示す断面図である。第４の実施の形態にお
いて、第１乃至第３の実施の形態と異なるところは、こ
の場合、トレンチ１２の開口端角部の半導体基板１１に
不純物をイオン注入する際に注入角度を振っていること
である。この場合、例えば注入エネルギを一定にしてお
くとトレンチ１２の内面の半導体基板１１に不純物がト
レンチ１２上方で深く、下方で浅く導入されて、開口端
角部１２ａの半導体基板１１に不純物導入領域２５ｄが
形成される。これにより、トレンチ１２の内面に熱酸化
によりシリコン酸化膜を形成したときにトレンチ１２の
角部に通常よりも大きい丸みを自然につけることができ
る。なお、図５において、図１及び図２の構成部分と対
応する各部には同一の符号を付してその説明を省略す
る。
の製造方法を示す断面図である。第４の実施の形態にお
いて、第１乃至第３の実施の形態と異なるところは、こ
の場合、トレンチ１２の開口端角部の半導体基板１１に
不純物をイオン注入する際に注入角度を振っていること
である。この場合、例えば注入エネルギを一定にしてお
くとトレンチ１２の内面の半導体基板１１に不純物がト
レンチ１２上方で深く、下方で浅く導入されて、開口端
角部１２ａの半導体基板１１に不純物導入領域２５ｄが
形成される。これにより、トレンチ１２の内面に熱酸化
によりシリコン酸化膜を形成したときにトレンチ１２の
角部に通常よりも大きい丸みを自然につけることができ
る。なお、図５において、図１及び図２の構成部分と対
応する各部には同一の符号を付してその説明を省略す
る。
【００２８】◇第５の実施の形態 図６（ａ）乃至（ｃ）は、第５の実施の形態である半導
体装置の製造方法について示す側面図である。第５の実
施の形態において、第１乃至第４の実施の形態と異なる
ところは、図６（ａ）乃至（ｃ）に示すように、トレン
チ１２を形成した後であって、トレンチ１２の開口端角
部の半導体基板１１に不純物をイオン注入する前に、ト
レンチ１２の開口端角部をエッチングにより除去してい
る点である。図６（ａ）乃至（ｃ）において図１及び図
２の構成部分と対応する各部には同一の符号を付してそ
の説明を省略する。第５の実施の形態に係る半導体装置
の製造方法は、まず、図２（ａ）、（ｂ）と同じ工程を
経て、図２（ｂ）と同じ構成を有する耐エッチング性膜
２４をマスクとしてトレンチ１２を形成する。
体装置の製造方法について示す側面図である。第５の実
施の形態において、第１乃至第４の実施の形態と異なる
ところは、図６（ａ）乃至（ｃ）に示すように、トレン
チ１２を形成した後であって、トレンチ１２の開口端角
部の半導体基板１１に不純物をイオン注入する前に、ト
レンチ１２の開口端角部をエッチングにより除去してい
る点である。図６（ａ）乃至（ｃ）において図１及び図
２の構成部分と対応する各部には同一の符号を付してそ
の説明を省略する。第５の実施の形態に係る半導体装置
の製造方法は、まず、図２（ａ）、（ｂ）と同じ工程を
経て、図２（ｂ）と同じ構成を有する耐エッチング性膜
２４をマスクとしてトレンチ１２を形成する。
【００２９】次いで、図６（ａ）に示すように、例えば
フッ酸水溶液を用い、耐エッチング性膜２４の開口部を
通してシリコン酸化膜２１を選択的にサイドエッチング
する。次に、ＣＤＥ(Chemical Dry Etching)法により、
サイドエッチング跡２６に露出したトレンチ１２の開口
端角部の半導体基板１１をエッチングにより除去し、ト
レンチ１２の開口端角部に丸み２７をつける。次いで、
図６（ｂ）に示すように、耐エッチング性膜及びトレン
チ１２の開口端を通してトレンチ１２の開口端角部の半
導体基板１１にリン（不純物）をイオン注入し、丸み２
７をつけたトレンチ１２の開口端角部に不純物導入領域
２５ｅを形成する。
フッ酸水溶液を用い、耐エッチング性膜２４の開口部を
通してシリコン酸化膜２１を選択的にサイドエッチング
する。次に、ＣＤＥ(Chemical Dry Etching)法により、
サイドエッチング跡２６に露出したトレンチ１２の開口
端角部の半導体基板１１をエッチングにより除去し、ト
レンチ１２の開口端角部に丸み２７をつける。次いで、
図６（ｂ）に示すように、耐エッチング性膜及びトレン
チ１２の開口端を通してトレンチ１２の開口端角部の半
導体基板１１にリン（不純物）をイオン注入し、丸み２
７をつけたトレンチ１２の開口端角部に不純物導入領域
２５ｅを形成する。
【００３０】次に、図６（ｃ）に示すように、レジスト
膜２３を除去した後、酸素雰囲気中、半導体基板１１を
温度９００℃程度に加熱して熱酸化によりトレンチ１２
内面にシリコン酸化膜１３を形成する。このとき、リン
を導入した部分は酸化が促進されるため、酸化レートが
増すので、通常よりも低温でトレンチ１２内面を酸化し
た場合に、トレンチ１２内面、特に開口端角部１２ｂに
十分な膜厚のシリコン酸化膜１３を被着することができ
る。これにより、トレンチ１２の開口端角部が大きく丸
められ、かつそこに十分な膜厚のシリコン酸化膜１３が
形成される。この後、通常の工程を経て、図１（ｂ）、
（ｃ）と同じ様な構造の半導体装置が作成される。
膜２３を除去した後、酸素雰囲気中、半導体基板１１を
温度９００℃程度に加熱して熱酸化によりトレンチ１２
内面にシリコン酸化膜１３を形成する。このとき、リン
を導入した部分は酸化が促進されるため、酸化レートが
増すので、通常よりも低温でトレンチ１２内面を酸化し
た場合に、トレンチ１２内面、特に開口端角部１２ｂに
十分な膜厚のシリコン酸化膜１３を被着することができ
る。これにより、トレンチ１２の開口端角部が大きく丸
められ、かつそこに十分な膜厚のシリコン酸化膜１３が
形成される。この後、通常の工程を経て、図１（ｂ）、
（ｃ）と同じ様な構造の半導体装置が作成される。
【００３１】このように、この第５の実施の形態によれ
ば、不純物を導入する前にエッチング等により予めトレ
ンチ１２の開口端角部を丸めているので、低温による熱
応力低減効果に加えて形状効果による応力緩和効果が働
き、ゲート電極／配線がトレンチ上方を横切る場合にゲ
ート耐圧の低下を防止できるとともに、より確実に角部
からの結晶欠陥の発生を防止することができる。
ば、不純物を導入する前にエッチング等により予めトレ
ンチ１２の開口端角部を丸めているので、低温による熱
応力低減効果に加えて形状効果による応力緩和効果が働
き、ゲート電極／配線がトレンチ上方を横切る場合にゲ
ート耐圧の低下を防止できるとともに、より確実に角部
からの結晶欠陥の発生を防止することができる。
【００３２】以上、この発明の実施の形態を図面により
詳述してきたが、具体的な構成はこの実施の形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計変更等があってもこの発明に含まれる。例えば、上
記実施の形態では、この発明をＭＯＳトランジスタが形
成されている素子形成領域を分離する素子分離用トレン
チに適用しているが、バイポーラトランジスタが形成さ
れている素子形成領域を分離する素子分離用トレンチに
適用することもできる。また、上述の実施の形態では、
素子分離領域をトレンチで画成するようにしたが、これ
に限らず、例えば、キャパシタをトレンチで形成する場
合にもこの発明を適用できる。
詳述してきたが、具体的な構成はこの実施の形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計変更等があってもこの発明に含まれる。例えば、上
記実施の形態では、この発明をＭＯＳトランジスタが形
成されている素子形成領域を分離する素子分離用トレン
チに適用しているが、バイポーラトランジスタが形成さ
れている素子形成領域を分離する素子分離用トレンチに
適用することもできる。また、上述の実施の形態では、
素子分離領域をトレンチで画成するようにしたが、これ
に限らず、例えば、キャパシタをトレンチで形成する場
合にもこの発明を適用できる。
【００３３】さらに、耐エッチング性膜がシリコン基板
上のシリコン酸化膜とシリコン窒化膜とレジスト膜とか
ら構成されているが、これに限られず、レジスト膜の
み、あるいはシリコン酸化膜とレジスト膜の２層、又は
その他のエッチング耐性を有する単層又は多層の膜から
構成されてもよい。また、トレンチの角部にイオン注入
する不純物としてリンを用いているが、熱酸化を促進さ
せる他の不純物を用いることができる。さらに、トレン
チの角部へのイオン注入の加速電圧を７０ｋｅＶとして
いるが、これに限られない。適度な任意の加速電圧を選
択することができる。また、トレンチの角部へのイオン
注入の注入角度を４５°としているが、これに限られ
ず、適度な任意の注入角度を選択することができる。
上のシリコン酸化膜とシリコン窒化膜とレジスト膜とか
ら構成されているが、これに限られず、レジスト膜の
み、あるいはシリコン酸化膜とレジスト膜の２層、又は
その他のエッチング耐性を有する単層又は多層の膜から
構成されてもよい。また、トレンチの角部にイオン注入
する不純物としてリンを用いているが、熱酸化を促進さ
せる他の不純物を用いることができる。さらに、トレン
チの角部へのイオン注入の加速電圧を７０ｋｅＶとして
いるが、これに限られない。適度な任意の加速電圧を選
択することができる。また、トレンチの角部へのイオン
注入の注入角度を４５°としているが、これに限られ
ず、適度な任意の注入角度を選択することができる。
【００３４】
【発明の効果】以上説明したように、この発明の半導体
装置の構成によれば、溝の開口端の角部及びその周辺部
の半導体基板にイオン注入により不純物を導入し、この
後溝内面の半導体基板を熱酸化して絶縁膜を形成してい
るので、酸化が促進され、通常よりも低温で溝内面を酸
化した場合に、溝内面、特に開口端角部に十分な膜厚の
酸化膜を被着することができる。これにより、ゲート電
極／配線が溝上方を横切る場合にゲート耐圧の低下を防
止できるとともに、より低温での酸化による熱応力低減
効果により角部から結晶欠陥が発生するのを抑制するこ
とができる。
装置の構成によれば、溝の開口端の角部及びその周辺部
の半導体基板にイオン注入により不純物を導入し、この
後溝内面の半導体基板を熱酸化して絶縁膜を形成してい
るので、酸化が促進され、通常よりも低温で溝内面を酸
化した場合に、溝内面、特に開口端角部に十分な膜厚の
酸化膜を被着することができる。これにより、ゲート電
極／配線が溝上方を横切る場合にゲート耐圧の低下を防
止できるとともに、より低温での酸化による熱応力低減
効果により角部から結晶欠陥が発生するのを抑制するこ
とができる。
【００３５】また、不純物をイオン注入する際に注入エ
ネルギを一定にして注入角度を振ることにより、溝の内
面の半導体基板に不純物が上方で深く、下方で浅く導入
されるので、酸化したときに溝の角部に通常よりも大き
い丸みを自然につけることができる。さらに、場合によ
って、不純物を導入する前にエッチング等により予め溝
の開口端角部を丸めておいてもよい。これにより、低温
による熱応力低減効果に加えて形状効果による応力緩和
効果が働き、より確実に角部からの結晶欠陥の発生を防
止することができる。
ネルギを一定にして注入角度を振ることにより、溝の内
面の半導体基板に不純物が上方で深く、下方で浅く導入
されるので、酸化したときに溝の角部に通常よりも大き
い丸みを自然につけることができる。さらに、場合によ
って、不純物を導入する前にエッチング等により予め溝
の開口端角部を丸めておいてもよい。これにより、低温
による熱応力低減効果に加えて形状効果による応力緩和
効果が働き、より確実に角部からの結晶欠陥の発生を防
止することができる。
【図１】図１（ａ）は、この発明の第１の実施の形態で
ある半導体装置の構成を示す上面図、同図（ｂ）は、図
１（ａ）のＡ−Ａ線に沿う断面図、また、同図（ｃ）
は、図１（ａ）のＢ−Ｂ線に沿う断面図である。
ある半導体装置の構成を示す上面図、同図（ｂ）は、図
１（ａ）のＡ−Ａ線に沿う断面図、また、同図（ｃ）
は、図１（ａ）のＢ−Ｂ線に沿う断面図である。
【図２】同半導体装置の製造方法を工程順に示す断面図
である。
である。
【図３】この発明の第２の実施の形態である半導体装置
の製造方法について示す断面図である。
の製造方法について示す断面図である。
【図４】この発明の第３の実施の形態である半導体装置
の製造方法について示す断面図である。
の製造方法について示す断面図である。
【図５】この発明の第４の実施の形態である半導体装置
の製造方法について示す断面図である。
の製造方法について示す断面図である。
【図６】この発明の第５の実施の形態である半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図７】従来例である半導体装置の製造方法を工程順に
示す断面図である。
示す断面図である。
１１ アーム １２ トレンチ（溝） １２ａ，１２ｂ トレンチ開口端角部 １３ トレンチ内絶縁膜 １４ ゲート絶縁膜 １５ｂ ゲート電極／配線 １７ ポリシリコン膜（埋込層） ２１ シリコン酸化膜 ２２ シリコン窒化膜 ２３ レジスト膜 ２４ 耐エッチング性膜 ２５ａ〜２５ｅ 不純物導入領域 ２６ サイドエッチング跡 ２７ 角部丸み １０１ 素子形成領域 １０２ 素子分離領域
Claims (10)
- 【請求項１】 半導体基板上に耐エッチング性膜を形成
する工程と、前記耐エッチング性膜をマスクとして前記
半導体基板をエッチングし、前記半導体基板に溝を形成
する工程と、前記溝の開口端の角部及びその周辺部の半
導体基板にイオン注入により注入角度をつけて前記溝の
開口部を通して不純物を導入する工程と、前記溝内面の
半導体基板を熱酸化して絶縁膜を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不純物はリンであることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記耐エッチング性膜は、前記半導体基
板上にこの順に形成されたシリコン酸化膜と、シリコン
窒化膜と、レジスト膜とからなることを特徴とする請求
項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記レジスト膜は、前記耐エッチング性
膜をマスクとして前記半導体基板に溝を形成する工程の
後、少なくとも前記溝の開口端の部分を除去することを
特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板に溝を形成する工程の
後、前記溝の開口端の角部及びその周辺部の半導体基板
に不純物を導入する工程の前に、前記溝の開口端の角部
の半導体基板をエッチングして該角部に丸みをつける工
程を有することを特徴とする請求項１乃至４の何れか一
に記載の半導体装置の製造方法。 - 【請求項６】 前記イオン注入において、一定の加速エ
ネルギーで前記注入角度を振ることを特徴とする請求項
１乃至５の何れか一に記載の半導体装置の製造方法。 - 【請求項７】 前記溝は、素子形成領域の間に挟まれた
素子分離領域であることを特徴とする請求項１乃至６の
何れか一に記載の半導体装置の製造方法。 - 【請求項８】 前記溝内面の半導体基板を熱酸化して絶
縁膜を形成する工程の後、該絶縁膜を介して前記溝内に
ポリシリコン膜を埋め込む工程と、前記ポリシリコン膜
の表面を酸化する工程を有することを特徴とする請求項
７記載の半導体装置の製造方法。 - 【請求項９】 請求項１乃至８の何れか一に記載の半導
体装置の製造方法により形成された溝を有することを特
徴とする半導体装置。 - 【請求項１０】 前記溝上を通るゲート電極／配線を有
することを特徴とする請求項９記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004531A JP2000208606A (ja) | 1999-01-11 | 1999-01-11 | 半導体装置及びその製造方法 |
| CN 00100217 CN1260586A (zh) | 1999-01-11 | 2000-01-06 | 在半导体器件上形成沟槽的方法 |
| KR1020000000648A KR20000053417A (ko) | 1999-01-11 | 2000-01-07 | 반도체장치상의 트렌치형성방법 |
| GB0000562A GB2345578A (en) | 1999-01-11 | 2000-01-11 | A method of manufacturing a semiconductor device including a trench |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004531A JP2000208606A (ja) | 1999-01-11 | 1999-01-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208606A true JP2000208606A (ja) | 2000-07-28 |
Family
ID=11586637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11004531A Pending JP2000208606A (ja) | 1999-01-11 | 1999-01-11 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2000208606A (ja) |
| KR (1) | KR20000053417A (ja) |
| CN (1) | CN1260586A (ja) |
| GB (1) | GB2345578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135458A (ja) * | 2006-11-27 | 2008-06-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN108109992A (zh) * | 2017-12-15 | 2018-06-01 | 深圳市晶特智造科技有限公司 | Mim电容器的制作方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608386B1 (ko) * | 2005-06-30 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN100416793C (zh) * | 2005-11-24 | 2008-09-03 | 上海华虹Nec电子有限公司 | 应用于浅沟槽隔离工艺中改善器件隔离效果的方法 |
| KR20100025291A (ko) * | 2008-08-27 | 2010-03-09 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조방법 |
| CN102110708A (zh) * | 2011-01-14 | 2011-06-29 | 北方工业大学 | 高压隔离槽及其制作方法及mos器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057444A (en) * | 1985-03-05 | 1991-10-15 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JPH0824166B2 (ja) * | 1986-11-26 | 1996-03-06 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US5112762A (en) * | 1990-12-05 | 1992-05-12 | Anderson Dirk N | High angle implant around top of trench to reduce gated diode leakage |
| US5643822A (en) * | 1995-01-10 | 1997-07-01 | International Business Machines Corporation | Method for forming trench-isolated FET devices |
-
1999
- 1999-01-11 JP JP11004531A patent/JP2000208606A/ja active Pending
-
2000
- 2000-01-06 CN CN 00100217 patent/CN1260586A/zh active Pending
- 2000-01-07 KR KR1020000000648A patent/KR20000053417A/ko not_active Application Discontinuation
- 2000-01-11 GB GB0000562A patent/GB2345578A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135458A (ja) * | 2006-11-27 | 2008-06-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN108109992A (zh) * | 2017-12-15 | 2018-06-01 | 深圳市晶特智造科技有限公司 | Mim电容器的制作方法 |
| CN108109992B (zh) * | 2017-12-15 | 2020-08-11 | 温州曼昔维服饰有限公司 | Mim电容器的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB0000562D0 (en) | 2000-03-01 |
| KR20000053417A (ko) | 2000-08-25 |
| CN1260586A (zh) | 2000-07-19 |
| GB2345578A (en) | 2000-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6106310B2 (ja) | ハイブリッド能動フィールドギャップ拡張ドレインｍｏｓトランジスタ | |
| KR101057651B1 (ko) | 반도체 소자의 제조방법 | |
| JP4437570B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20050085607A (ko) | 트렌치 게이트 반도체 디바이스 제조 방법 및 트렌치ｍｏｓｆｅｔ | |
| US8048759B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100367049B1 (ko) | 반도체 장치의 제조방법 | |
| JP2005150522A (ja) | 半導体装置及びその製造方法 | |
| JPH11145273A (ja) | 半導体装置の製造方法 | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JP2000208606A (ja) | 半導体装置及びその製造方法 | |
| JP2000349289A (ja) | 半導体装置およびその製造方法 | |
| KR20020018168A (ko) | 반도체장치의 제조방법 | |
| US6764921B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2006093506A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JPH11195701A (ja) | 半導体装置及びその製造方法 | |
| JP3855638B2 (ja) | 半導体装置の製造方法 | |
| JP3608999B2 (ja) | 半導体装置の製造方法 | |
| JP2007081424A (ja) | トレンチ構造を有する半導体装置及びその製造方法 | |
| JPS61208271A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP4265889B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2000200827A (ja) | 半導体装置およびその製造方法 | |
| JPH11354650A (ja) | 半導体装置およびその製造方法 | |
| JP2005210032A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2007049204A (ja) | トレンチ構造を有する半導体装置の製造方法 | |
| KR20020030338A (ko) | 반도체 장치 제조방법 |