CN102110708A - 高压隔离槽及其制作方法及mos器件 - Google Patents

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Abstract

本发明公开了一种高压隔离槽及其制作方法及MOS器件，包括延伸至晶圆的掩埋氧化层中的槽，槽的边墙注有高浓度的N+，槽内填充有多晶，多晶与槽的边墙之间填充有氧化物。采用多种复合结构填充空槽，一方面可以降低挖槽带来的应力，提高器件的性能，另一方面可以达到提高击穿电压、提高表面平坦化的目的。

Description

高压隔离槽及其制作方法及MOS器件
技术领域
本发明涉及一种半导体集成电路隔离槽技术，尤其涉及一种高压隔离槽及其制作方法及MOS器件。
背景技术
在半导体集成电路中，硅是导电的，必须与各电路元件电隔离，以避免彼此之间的电连接。高压晶体管和低压晶体管之间的电隔离尤为重要。如果两者之间不加隔离，则一方面要产生微小的无用电流，使功耗增加；另一方面在低压器件和衬底之间跨接着一个高压，对于栅氧化层比较薄的低压器件来说，很难承受这一高压，因此两者之间必须加以隔离。比较常用的隔离技术是：PN结隔离、自隔离和介质隔离等，每种隔离都有各自的优缺点。
现有技术中的PN结隔离，是将有源器件制作在P-衬底上的N-外延层上，穿通外延层的P+深扩散使各器件或元件间得以隔离，高浓度的N+埋层使串联体电阻减小。在传统的PN结隔离中，采用RESURF高压器件也能扩展其电压范围。在PN结隔离的HVIC中，可以同时采用双极晶体管和MOS管，因为在各个PN结隔离区内的器件基本上是彼此独立的，故对MOS来说，消除了自隔离中高压MOS必须受共源结构的限制。
上述现有技术至少存在以下缺点：
原则上PN结隔离对各种工艺都适用，应用范围很广，但是在HVIC中隔离结所占面积较大，集成度较低，有寄生电容和PNPN寄生效应。PN结隔离和自隔离都有在高温时漏泄电流增大这一缺点，虽然这种漏泄电流增大对大多数功率应用是允许的，但这使同一芯片上元件之间的绝缘程度降低，导致器件间的交联和在某些情况下产生电压锁定。
发明内容
本发明的目的是提供一种高压隔离槽及其制作方法及MOS器件，一方面可以降低挖槽带来的应力，提高器件的性能，另一方面可以达到提高击穿电压、提高表面平坦化的目的。
本发明的目的是通过以下技术方案实现的：
本发明的高压隔离槽，包括延伸至晶圆的掩埋氧化层中的槽，所述槽的边墙注有高浓度的N+，所述槽内填充有多晶，所述多晶与槽的边墙之间填充有氧化物。
本发明的上述的高压隔离槽的制作方法，包括步骤：
首先，在晶圆上生长一层掩膜层，定义出需刻蚀的槽，并进行过刻蚀，刻蚀至晶圆的掩埋氧化层中；
然后，对刻蚀好的槽进行填充，具体包括：先在空槽的边墙注入高浓度的N+，再向空槽里面填充多晶，并且在多晶和空槽的边墙之间填充氧化物。
本发明的MOS器件，该MOS器件的隔离槽采用权上述的高压隔离槽。
由上述本发明提供的技术方案可以看出，本发明实施例提供的高压隔离槽及其制作方法及MOS器件，由于槽的边墙注有高浓度的N+，槽内填充有多晶，多晶与槽的边墙之间填充有氧化物，采用多种复合结构填充空槽，一方面可以降低挖槽带来的应力，提高器件的性能，另一方面可以达到提高击穿电压、提高表面平坦化的目的。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的高压隔离槽的结构示意图；
图2为本发明实施例提供的高压隔离槽的等效模型的示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明的高压隔离槽，其较佳的具体实施方式是，包括延伸至晶圆的掩埋氧化层中的槽，所述槽的边墙注有高浓度的N+，所述槽内填充有多晶，所述多晶与槽的边墙之间填充有氧化物。
本发明的上述的高压隔离槽的制作方法，其较佳的具体实施方式是，包括步骤：
首先，在晶圆上生长一层掩膜层，定义出需刻蚀的槽，并进行过刻蚀，刻蚀至晶圆的掩埋氧化层中；
然后，对刻蚀好的槽进行填充，具体包括：先在空槽的边墙注入高浓度的N+，再向空槽里面填充多晶，并且在多晶和空槽的边墙之间填充氧化物。
所述刻蚀槽的过程可以分多步：
一步刻蚀完后，就向刻蚀好的槽里填充聚合物，然后进行下一步刻蚀的时候，底部的聚合物被刻掉，而边墙上的聚合物被保留着；不断的重复这一过程直到得到需要的深度为止。
本发明的MOS器件，其较佳的具体实施方式是，该MOS器件的隔离槽采用上述的高压隔离槽。
所述MOS器件可以包括耐压1000V的功率VDMOS器件。
本发明采用多种复合结构填充空槽，一方面可以降低挖槽带来的应力，提高器件的性能，另一方面可以达到提高击穿电压、提高表面平坦化的目的。
本发明的新型高压隔离技术，取代了传统的PN结隔离工艺，更好的对器件与器件作了隔离，使得电路之间或器件之间的相互干扰大大的降低。
本发明中隔离的MOS器件的耐压能够达到1000V，能够满足高压集成电路中对于高低压之间隔离的要求，在挖槽后，分别在空槽中进行了N+注入、氧化物和多晶硅的填充，该隔离工艺取代了传统的PN结隔离工艺，更好的对器件与器件作了隔离，使得电路之间或器件之间的相互干扰大大的降低。
具体实施例，如图1所示：
第一步是“打洞”：首先在晶圆上生长一层掩膜层，这个掩膜层的作用是用来决定哪个地方需要刻蚀。在向下刻蚀的时候，一次刻蚀完后，就向刻蚀好的“坑”里填充聚合物，然后进行下一步刻蚀的时候，底部的聚合物被刻掉，而边墙上的聚合物被保留着，它用来防止横向刻蚀；不断的重复这一过程直到得到需要的深度为止。
第二步是对挖好的槽进行填充：空槽的边墙被高浓度的N+注入，这个高浓度的注入作用是让它与掩埋层有一个低阻连接。然后向空槽里面填充多晶，并且在多晶和空槽之间填充氧化物。
在挖槽制作完成以后，上面要由一层氧化物覆盖。在制作的过程中，所挖的槽一直向下延伸到掩埋氧化层中去，不能还在硅中就停了。所以要进行“过刻蚀”，但是过刻蚀又带来一个问题：过刻蚀时，离子会在空槽的边墙上扩散开形成一个粗糙的表面，而在槽被填充以后，这个粗糙的表面会减弱槽的隔离能力。所以在制造槽的过程中既要保证刻蚀到掩埋氧化层，又要不能刻蚀的太过
应用本发明，可以制作耐压高达1000V的功率VDMOS，由于采取的是挖槽隔离技术，在版图面积允许的情况下，可以采用多槽的工艺提高器件的耐压，使器件的耐压可突破1000V的限制。
如图2所示，本发明的隔离结构是由边墙与多晶之间的N+注入和氧化物共同组成，用来进行隔离的氧化物与多晶和N+注入形成了两个电容，所以一个隔离槽可以看做是两个电容的串联，隔离槽结构是由一个外部槽氧化物，多晶填充和内部槽氧化物组成的，隔离槽结构中氧化物的厚度和多晶硅的厚度由具体工艺决定。该结构的优势是采用多种复合结构填充空槽，一方面可以降低挖槽带来的应力，提高器件的性能，另一方面可以达到提高击穿电压、提高表面平坦化的目的。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (5)

1.一种高压隔离槽，其特征在于，包括延伸至晶圆的掩埋氧化层中的槽，所述槽的边墙注有高浓度的N+，所述槽内填充有多晶，所述多晶与槽的边墙之间填充有氧化物。
2.一种权利要求1所述的高压隔离槽的制作方法，其特征在于，包括步骤：
首先，在晶圆上生长一层掩膜层，定义出需刻蚀的槽，并进行过刻蚀，刻蚀至晶圆的掩埋氧化层中；
然后，对刻蚀好的槽进行填充，具体包括：先在空槽的边墙注入高浓度的N+，再向空槽里面填充多晶，并且在多晶和空槽的边墙之间填充氧化物。
3.根据权利要求2所述的高压隔离槽的制作方法，其特征在于，刻蚀槽的过程分多步进行：
第一步刻蚀完后，就向刻蚀好的槽里填充聚合物，然后进行下一步刻蚀的时候，底部的聚合物被刻掉，而边墙上的聚合物被保留着；不断的重复这一过程直到得到需要的深度为止。
4.一种MOS器件，其特征在于，该MOS器件的隔离槽采用权利要求1、2或3所述的高压隔离槽。
5.根据权利要求4所述的MOS器件，其特征在于，所述MOS器件包括耐压1000V的功率VDMOS器件。
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