KR20170015342A - 복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스 - Google Patents

복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스 Download PDF

Info

Publication number
KR20170015342A
KR20170015342A KR1020167035896A KR20167035896A KR20170015342A KR 20170015342 A KR20170015342 A KR 20170015342A KR 1020167035896 A KR1020167035896 A KR 1020167035896A KR 20167035896 A KR20167035896 A KR 20167035896A KR 20170015342 A KR20170015342 A KR 20170015342A
Authority
KR
South Korea
Prior art keywords
type dopant
layer
volume
semiconductor device
trench
Prior art date
Application number
KR1020167035896A
Other languages
English (en)
Inventor
데바 패타나야크
산디프 아가왈
Original Assignee
비쉐이-실리코닉스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비쉐이-실리코닉스 filed Critical 비쉐이-실리코닉스
Publication of KR20170015342A publication Critical patent/KR20170015342A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본질적으로, 하측의 층들에 도펀트를 주입함으로써 형성된 볼륨 혹은 볼륨들 위에 상대적으로 낮은 종횡비의 컬럼(도펀트, 예를 들어, p-형 도펀트로 채워진 트렌치들)을 적층함으로써 고항복 전압을 갖는 초접합 금속 산화물 반도체 FET와 같은 금속 절연체 반도체 전계 효과 트랜지스터(MISFET)가 실현된다. 이와 함께, 낮은 종횡비의 컬럼과 볼륨(들)은 연속적인 고 종횡비 컬럼을 형성한다.

Description

복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스{SEMICONDUCTOR DEVICE WITH COMPOSITE TRENCH AND IMPLANT COLUMNS}
관련 미국 출원
본 출원은 2014년 6월 23일자로 출원된 "복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스(Semiconductor Device with Composite Trench and Implant Columns)"이라는 명칭의 미국 가 출원 제62/015,962호의 우선권을 주장하며, 전체가 본원에 참고로 인용된다.
항복 전압은 역전압 조건 하에서 항복을 견딜 수 있는 반도체 디바이스(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스)의 능력의 표시를 제공한다. 초접합(SJ) MOSFET과 같은 디바이스는 디바이스의 활성 영역에서 교번하는 p-형 및 n-형 영역을 사용하여 항복 전압을 증가시킨다. SJ MOSFET에서 교번하는 p-형 및 n-형 영역에 전하가 균형을 이룰 때(p-형 영역의 전하(Qp)는 n-형 영역에 전하(Qn)과 동일하다), 항복 전압은 이의 피크 값에 있으므로 디바이스가 항복을 더 잘 견딜 수 있게 한다.
N-채널 SJ MOSFET은 드리프트 영역에 매립 p-형 컬럼 영역을 채용한다. 항복 전압은 컬럼 길이에 따라 증가하는데, 컬럼의 종횡비가 클수록 항복 전압은 높아진다. 예를 들어, 600V 항복 전압에 대해서, 40 마이크론의 트렌치 깊이와 4 마이크론의 트렌치 직경(10의 종횡비)이 요망된다. p-형 컬럼 영역을 형성하는 한가지 방법은 n-형 에피택셜층에 트렌치를 에칭하고 이어 p-형 도핑된 실리콘으로 트렌치를 채우는 것이다. 그러나, 이러한 유형의 프로세스를 사용하여 고성능 고전압 MOSFET에 요망되는 고 종횡비 트렌치를 얻는 것은 어렵다. 예를 들어, 거의 수직의 컬럼 벽이 바람직하지만, 높은 종횡비의 트렌치를 에칭할 때 거의 수직 벽을 이루기가 어렵다.
높은 종횡비의 트렌치가 형성되더라도, 이러한 트렌치를 p-형 도핑된 실리콘으로 채우기가 어렵기 때문에 여전히 문제가 될 수 있고, 트렌치의 입구는 트렌치가 채워지는 동안 막히는 경향이 있기 때문에, 트렌치의 더 깊은 부분에 대한 접근을 막거나 차단할 수 있다.
따라서, 이러한 실제적인 이유 때문에, 종횡비가 관리가능하도록 트렌치의 깊이를 제한하는 것이 바람직하다. 예를 들어, 4 미크론의 트렌치 직경에 있어서, 트렌치 깊이는 20 미크론으로 제한될 수 있으며, 결과적으로 단지 5의 종횡비가 된다. 그러나, 전술한 바와 같이, 이는 더 큰 종횡비를 갖는 트렌치에 대해 항복 전압을 감소시킨다.
개괄적으로, 본 발명에 따른 실시예는 본질적으로 하측의 층에 도펀트를 주입함으로써 형성된 볼륨 혹은 볼륨들 위에 상대적으로 낮은 종횡비의 컬럼(도펀트, 예를 들어, p-형 도펀트로 채워진 트렌치)을 적층함으로써 고항복 전압을 갖는 SJ MOSFET와 같은 금속 절연체 반도체 FET(MISFET)를 실현한다. 이와 함께, 낮은 종횡비의 컬럼과 볼륨(들)은 본원에서 합 트렌치 및 주입 컬럼이라 지칭될 수 있는 연속적인 고 종횡비 컬럼을 형성한다.
더 구체적으로, 일 실시예에서, n-채널 디바이스에서, n-형 층이 형성되고(예를 들어, 기판 층 위에), 이 층 내에 제1 p-형 영역을 형성하기 위해 p-형 도펀트가 주입된다. 이 프로세스는 선택적으로 반복되어 제1 영역과 수직으로 정렬되는 하나 이상의 추가의 p-형 영역을 형성할 수 있다. 이어, 각각의 p-형 영역은 열적으로 구동되어 p-형 도펀트를 확산시켜 더 큰 볼륨의 p-형 도펀트를 형성하는데, 본질적으로, 각각의 영역은 유사하게 형성된 임의의 인접한 정렬된 볼륨(들)과 접촉하는 더 큰 볼륨의 p-형 도펀트를 형성하도록 확산된다. 이어, 또 다른 n-형 층(에피택셜층)이 볼륨(들) 위에 형성된다. 트렌치는 이 층을 통해 에칭되는데, 트렌치는 볼륨(들)과 정렬되고 최상측 볼륨과 접한다(접촉된다). 트렌치는 p-형 도펀트로 채워져서, 채워진 트렌치 및 하지에 볼륨(들)로 구성된 p-형 도펀트의 연속된 복합 트렌치 및 주입 컬럼을 형성한다. 복합 트렌치 및 주입 컬럼의 종횡비는 트렌치 부분의 종횡비보다 크다.
이러한 유형의 디바이스의 항복 전압은 볼륨의 수를 변경하고 및/또는 트렌치 부분의 길이를 변경함으로써 확장가능하다. 또한, 트렌치 부분이 여전히 비교적 낮은 종횡비를 갖기 때문에, 트렌치를 채우는 도펀트는 보다 고르게 분포될 것이다. 또한, 채워진 트렌치에 내재된 보이드로 인해, 디바이스의 역 회복 전하(Qrr)는 유리하게 낮아질 것이다. 또한, 복합 트렌치 및 주입 컬럼의 트렌치 부분이 겪게 되는 열 사이클은 감소되어, 트렌치 부분으로부터 주변 에피택셜층으로의 도펀트의 확산이 덜 될 것이다. 또한, 복합 트렌치 및 주입 컬럼을 형성하는 비용은 고 종횡비 컬럼을 형성하기 위한 종래의 접근법보다 낮다.
일반적으로, 본 발명에 따른 실시예들은 SJ MOSFET과 같은 디바이스에서 높은 종횡비의 컬럼 및 따라서 높은 항복 전압을 달성하면서 종래의 프로세스와 관련된 단점을 극복한다.
본 발명에 따른 실시예의 이들 및 다른 목적 및 이점은 여러 도면에 도시된 다음의 상세한 설명을 읽은 후에 당업자에 의해 인식될 것이다.
첨부된 도면은 본 명세서에 통합되어 본 명세서의 일부를 형성하고, 본 발명의 실시예를 도시하며, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 동일한 도면 부호는 도면 및 명세서 전반에 걸쳐 동일한 요소를 나타낸다.
도 1은 본 발명에 따른 실시예에서 반도체 디바이스(예컨대, 초접합 전력용 MOSFET 디바이스)를 제조하는 방법의 흐름도이다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 본 발명에 따른 실시예에서 제조의 여러 단계에서의 반도체 디바이스의 요소를 도시하는 단면도이다.
도 11은 본 발명에 따른 일 실시예의 반도체 디바이스(예컨대, SJ MOSFET 디바이스)의 일부의 단면도이다.
도 12는 본 발명에 따른 실시예에서의 반도체 디바이스 제조 방법의 흐름도이다.
본 발명의 다음의 상세한 설명에서, 다수의 특정 세부 사항이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 당업자는 본 발명이 이러한 특정 세부 사항없이 또는 그 균등물과 함께 실시될 수 있음을 인식할 것이다. 다른 예들에서, 잘 알려진 방법, 절차, 구성성분 및 회로는 본 발명의 측면들을 불필요하게 모호하게 하지 않기 위해 상세하게 기술되지 않았다.
도면은 축척대로 도시된 것은 아니며, 구조의 일부뿐만 아니라 이들 구조를 형성하는 다양한 층이 도면에 도시될 수 있다.
본원에서 사용되는 바와 같이, 문자 "n"은 n-형 도펀트를 지칭하고 문자 "p"는 p-형 도펀트를 나타낸다. 플러스 기호 "+" 또는 마이너스 기호 "-"는 상대적으로 높거나 상대적으로 낮은 농도의 도펀트를 나타내기 위해 사용된다. 예를 들어, "n+"는 "n-"보다 높은 n-형 도펀트 농도를 나타낼 것인 "n"보다 높은 n-형 도펀트 농도를 나타낼 것이다.
"채널"이라는 용어는 본원에서 일반적으로 인정된 방식으로 사용된다. 즉, 전류는 소스 연결에서 드레인 연결로, 채널로 FET 내에서 이동한다. 채널은 n-형 또는 p-형 반도체 재료로 만들어 질 수 있는데, 따라서 FET는 n-채널 또는 p-채널 디바이스로 지정된다. 본 개시물은 n-채널 디바이스, 구체적으로 n-채널 SJ MISFET와 관련하여 제시되지만, 그러나 본 발명에 따른 실시예는 이에 한정되지 않는다. 즉, 본원에 설명된 특징들은 p-채널 디바이스에서 이용될 수 있다. 개시물은, 논의에서, n-형 도펀트 및 재료를 대응하는 p-형 도펀트 및 재료로, 및 그반대로도 대체함으로써 p-채널 디바이스에 쉽게 매핑될 수 있다.
도 1은 본 발명에 따른 실시예에서 디바이스(예컨대, 도 11의 디바이스(1100))를 제조하는 방법의 흐름도(100)이다. 별도의 블록으로서 기술된 동작은 동일한 프로세스 단계(즉, 동일한 시간 간격에서, 선행 프로세스 단계 이후, 및 다음 프로세스 단계 전)에서 결합되어 수행될 수 있다. 또한, 제조 프로세스 및 단계가 본원에서 논의된 프로세스 및 단계와 함께 수행될 수 있는데, 즉, 본원에 도시되고 설명된 단계들 전에, 그 사이 및/또는 이후에 다수의 프로세스 단계들이 존재할 수 있다. 중요하게, 본 발명에 따른 실시예는 이들 다른(아마도 종래의) 프로세스들 및 단계들과 관련하여 이들을 크게 혼란시키지 않으면서 구현될 수 있다. 일반적으로, 본 발명에 따른 실시예들은 주변 프로세스 및 단계에 큰 영향을 미치지 않으면서 종래의 제조 프로세스의 일부를 대체할 수 있다.
도 1의 블록 1에서, 도 2를 참조하면, 'n+' 기판 층(202) 위에 'n-' 층(204)이 형성된다. 일반적으로, 층(202)은 제1 농도의 제1-형 도펀트를 포함하고, 층(204)은 제2 농도의 제1-형 도펀트를 포함한다. 일 실시예에서, 두 농도는 상이하고, 이러한 일 실시예에서, 제2 농도는 제1 농도보다 낮다.
갭(207)이 형성되도록 포토레지스트(206)가 층(204) 위에 선택적으로 피착된다. 층(204)의 일부분은 갭을 통해 노출되고, 층(204)의 다른 부분은 포토레지스트(206)에 의해 덮인다. 임의의 수의 이러한 갭이 이러한 방식으로 형성될 수 있다.
갭(207)이 형성된 후에, 'p' 도펀트가 층(204)에 주입되어 'p' 영역(208)을 형성한다. 일반적으로, 제2-형 도펀트의 영역이 제1-형 도펀트의 층(204)에 형성된다. 임의의 수의 이러한 영역이 형성될 수 있다(갭 당 영역). 이어 포토레지스트(206)는 제거된다.
도 1의 블록 2에서, 도 3을 참조하면, 일 실시예에서, 지금 기술된 단계들이 본질적으로 반복된다. 더 구체적으로, 'n-' 층(304)이 층(204) 위에 형성된다. 층(304)의 일부를 노출시키는 갭(307)을 형성하기 위해 포토레지스트(306)가 피착된다. 유의할 것은, 갭(307)은 'p' 영역(208)과 정렬된다. 갭(307)이 형성된 후, 'p' 영역(308)을 형성하기 위해 'p' 도펀트가 층(304)에 주입된다. 이어 포토레지스트(306)가 제거된다.
도 4를 참조하면, 일 실시예에서, 단계들은 본질적으로 다시 반복된다. 보다 구체적으로, 'n-' 층(404)이 층(304) 위에 형성된다. 층(404)의 일부를 노출시키는 갭(407)을 형성하기 위해 포토레지스트(406)가 피착된다. 유의할 것은, 갭(407)이 'p' 영역(308)과 정렬된다. 갭(407)이 형성된 후에, 'p' 영역(408)을 형성하기 위해 'p' 도펀트가 층(404)에 주입된다. 이어 포토레지스트(406)가 제거되어 도 5의 구조가 된다.
후술하는 논의로부터 알 수 있는 바와 같이, 전술한 단계들은 SJ MOSFET과 같은 MISFET 디바이스에서 고 종횡비 컬럼(본원에서 복합 트렌치 및 주입 컬럼이라 지칭될 수 있음)을 달성할 수 있는 제조 프로세스의 일부이다. 원하는 종횡비에 따라 임의의 수의 정렬된 'p' 영역(예를 들어, 영역(208, 308, 또는 408))이 방금 기술된 바와 같이 형성될 수 있다. 아래에서 상세히 설명되는 바와 같이, 영역들은 열적으로 확산되어 서로 접촉하는 더 큰 볼륨을 형성하고, 이어 트렌치가 형성되고 최상측 볼륨과 접촉하는 컬럼을 형성하기 위해 'p' 도펀트로 채워진다. 따라서, 형성되는 'p' 도펀트 영역의 수가 많을수록, 복합 트렌치 및 주입 컬럼의 종횡비가 높아진다. 본원에 기술된 예는 3개의 이러한 영역을 사용하지만, 방금 언급한 바와 같이, 본 발명은 그와 같이 제한되지 않는다.
도 5는 'p' 도펀트의 3개의 정렬된 영역(208, 308, 및 408)을 도시한다. 도 1의 블록 3에서, 도 6을 참조하면, 영역(208, 308, 및 408)은 열적으로 확산되어, 볼륨(601, 602, 및 603)을 형성한다. 유의할 것은, 볼륨(601, 602, 및 603)은 서로 정렬되고, 또한 이들의 이웃들과 접촉하여(예를 들어, 볼륨(602)이 양 볼륨(601 및 603)과 접촉 함), 'p' 도펀트의 연속한 복합 컬럼을 형성한다. 볼륨(601, 602, 및 603)은 이들의 가장 넓은 지점에서 측정된 실질적으로 동일한 폭을 갖는다. 즉, 이들의 각각의 폭에 얼마간의 편차가 있을 수 있지만, 그 폭은 집합적으로 이들이 컬럼형 영역을 형성할 만큼 충분히 가깝다.
도 1의 블록 4에서, 도 7을 참조하면, 도 6에 도시된 구조 위에 또 다른 'n+' 층(710)이 형성된다(예를 들어, 피착되거나 성장된다). 일반적으로, 제1-형 도펀트의 층(710)은 제1-형 도펀트 층(404) 위에 형성된다. 층(710)은 제1 농도의 제1-형 도펀트를 포함하고, 층(404)은 제2 농도의 제1-형 도펀트를 포함한다. 일 실시예에서, 두 농도는 상이하고, 그러한 일 실시예에서, 제2 농도는 제1 농도보다 낮다.
도 1의 블록 5에서, 도 8을 참조하면, 트렌치(812)가 층(710)에 형성된다. 트렌치(812)는 예를 들어, 공지된 기술을 사용하여 에칭될 수 있다. 유의할 점은, 트렌치(812)가 볼륨(601, 602, 및 603)과 정렬된다. 또한, 트렌치(812)는 최상측 볼륨(603)을 노출시키기 위해 층(710)을 통해 확장하는데, 즉, 트렌치(812)는 볼륨(603)과 접촉하는 개구를 생성한다. 일 실시예에서, 트렌치(812)는 볼륨(601, 602, 및 603)과 실질적으로 동일한 폭을 갖는다. 즉, 폭에 얼마간의 편차가 있을 수 있지만, 그 편차는 트렌치(812)(채워졌을 때) 및 볼륨(601, 602, 603)이 함께 취해져 컬럼형 영역을 형성하도록 충분히 작다.
도 1의 블록 6에서, 도 9를 참조하면, 트렌치(812)는 'p' 도펀트로 채워져 컬럼(914)을 형성한다. 트렌치(812)의 깊이/길이 및 폭은 트렌치를 채우는 'p' 도펀트가 트렌치 내에 고르게 분포되도록 한다. 즉, 트렌치(812)의 종횡비는 'p' 도펀트가 차단되거나 그렇지 않으면 트렌치의 가장 깊은 부분에 도달하는 것을 방지하도록 설계에 의해 선택될 수 있다.
도펀트는 이 지점에서 트렌치(812)의 상부 위로 확장될 수 있다. 따라서, 도 1의 블록 7에서, 구조의 상측 표면이 연마되고, 상측 표면 상에 형성된 산화물이 스트립되고, 표면은 도 10에 도시된 바와 같이, 층(710) 및 컬럼(914)을 가로지르는 평탄한 표면(1016)을 형성하기 위해 다시 연마된다(예를 들어, 화학-기계식 평탄화(CMP) 연마를 사용하여).
이러한 방식으로, 복합 트렌치 및 주입 컬럼(1006)(간단히 복합 컬럼이라 지칭될 수 있음)이 형성된다. 도 1 내지 도 10의 예에서, 복합 컬럼(1006)은 컬럼(914) 및 볼륨(601, 602, 및 603)을 포함한다. 복합 컬럼(1006)의 종횡비는 단지 컬럼(914)의 종횡비보다 크다.
도 1의 블록 8에서, 도 11을 참조하면, 공지된 기술을 사용하여 반도체 디바이스(1100)의 다른 요소들(예를 들면, SJ MOSFET과 같은 MISFET)이 형성된다.
도 11의 실시예에서, 디바이스(1100)는 기판(202)의 바닥 표면 상에 드레인 전극(1120)을 포함한다. 도 11의 실시예에서, 복합 컬럼(1006)(도 11의 방위에서) 각각의 상부에 'p' 베이스 영역(1122)이 있다. 도시된 바와 같이, 각각의 컬럼(1006)에 'p+' 접촉 영역(1124) 및 'n+' 소스 영역(1126)이 있을 수도 있다.
도 11의 실시예에서, 소스 메탈(1126)의 층은 소스 전극(1128)에 연결되고, 게이트 구조(1130)는 게이트 전극(1132)에 연결된다. 게이트 구조(1130)는 이의 이웃 요소들 및 구조들로부터 격리층(1134)에 의해 분리된다. 트렌치(914)의 일 단부(복합 컬럼(1006))는 소스 금속층(1126)에 대한 접촉(접촉 영역(1124))에 결합되고, 그 트렌치/복합 컬럼의 다른 단부는 최상측 볼륨(603)과 접한다.
층(204, 304, 및 404) 위 및 소스 금속층(1126) 아래의 디바이스(1100)의 층은 에피택셜층(1136)이라 지칭될 수 있다. 에피택셜층(1136)은 도시되고 기술된 것들 대신에 혹은 이들에 추가하여 요소 및 구조를 포함할 수 있다.
집합적으로, 층(204, 304, 404, 및 710)은 'n' 영역(1138)이라 칭할 수 있다. p-형 복합 컬럼(1006) 및 'n' 영역(1138)은 초접합으로 알려진 것을 형성한다. 복합 컬럼(1006) 및 영역(1138)은 디바이스(1100)의 활성 영역 내에 위치된다. 활성 영역 주위에, 디바이스(1100)의 에지를 따라, 종단 영역 또는 종단 영역들(도시되지 않음)이 배치된다.
디바이스(1100)는 도시되고 설명된 것들 대신에 혹은 이들에 추가하여 요소 또는 구조를 포함할 수 있다.
따라서, 본 발명에 따른 실시예에서, 반도체 디바이스는: 제1-형 도펀트의 기판(예를 들어, 202); 상기 기판에 인접한 제1-형 도펀트의 제1 영역(예컨대, 1138)); 및 제1 영역에 형성된 제2 영역(예컨대, 1006)을 포함하고, 제2 영역 각각은 제2-형 도펀트로 채워진(컬럼(914)을 형성하는) 트렌치(예를 들어, 812)를 포함하고, 각각의 트렌치는 트렌치와 기판 사이에 제1-형 도펀트로 주입된 제2-형 도펀트의 각각의 제1 볼륨(예컨대, 603)와 접한다. 제1 볼륨 각각은 각각의 제1 볼륨과 기판 사이에 제1-형 도펀트에 또한 주입된 제2-형 도펀트의 각각의 제2 볼륨(예를 들면, 602)에 접할 수 있다. 제1 영역(예를 들면, (1138))은 제1-형 도펀트의 제2 층(예를 들면, 404)에 인접한 제1-형 도펀트의 제1 층(예를 들면, 710)을 포함하며, 각 트렌치(예를 들면, 812, 914)는 제2 층에 의해 경계를 이루고 각 제1 볼륨(예를 들어, 603)은 제1 층 내에 있다.
또한, 본 발명에 따른 실시예들에서, 반도체 디바이스는: 제1 농도의 제1-형 도펀트의 기판(예를 들어, 202); 기판 층 위에 형성된, 제2 농도의 제1-형 도펀트의 제1 층(예를 들면, 404), 제2 농도는 제1 농도와 상이하며; 제1 층에 형성된 제2-형 도펀트의 제1 볼륨(예컨대, 603); 및 제1 볼륨과 접촉하고 이로부터 길이 방향으로 확장되는 제2-형 도펀트의 컬럼형 영역(예컨대, 914)을 포함하며, 제1 볼륨은 컬럼형 영역과 기판 층 사이에 있다. 컬럼형 영역은 제1 층에 인접한 제1-형 도펀트의 제2 층(예를 들어, 710) 내에 있다. 제1 볼륨은 제1 볼륨과 기판 층 사이의 제1-형 도펀트로(예를 들어, 층(304)에) 주입된 제2-형 도펀트의 제2 볼륨(예를 들면, 602)에 접할 수 있다.
도 12는 본 발명에 따른 실시예에서 반도체 디바이스(예를 들어, 도 11의 디바이스(1100))를 제조하는 방법의 흐름도(1200)이다.
블록(1201)에서, 도 2, 도 3 및 도 4를 참조하면, 제1-형 도펀트의 제1 층이 제2 층 위에 형성된다(예를 들어, 층(404)이 층(304) 위에 형성되거나, 층(304)이 층(204) 위에 형성되거나, 또는 층(204)이 층(202) 위에 형성된다).
도 12의 블록(1202)에서, 도 6을 참조하면, 제2-형 도펀트가 주입되어 제1 층(예를 들어, 층(404)의 볼륨(603))에 제1 볼륨을 형성한다.
도 12의 블록(1203)에서, 도 9를 참조하면, 제2-형 도펀트의 컬럼 영역이 제1 볼륨과 접촉하여 이로부터 확장되어 형성된다(예를 들어, 컬럼(914)은 볼륨(603)과 접촉하고 이로부터 확장한다).
일 실시예에서, 블록 1202에서 제2 층(예를 들어, 층(304)) 위에 제1 층(예를 들어, 층(404))을 형성하기 전에, 제2 층은 제3 층(예를 들어, 층(204)) 위에 형성된다. 이러한 실시예에서, 제2 층(예를 들어, 층(304)) 위에 제1 층(예를 들어, 층(404))을 형성하기 전에, 제2 유형의 도펀트가 주입되어 제2 층 내에 제2 볼륨(예를 들면, 볼륨(602))을 형성하며, 후속적으로 형성될 때 제1 볼륨은 제2 볼륨과 컬럼형 영역 사이에 정렬된다.
유사하게, 일 실시예에서, 제2 층(예를 들어, 층(304)) 위에 제1 층(예를 들어, 층(404))을 형성하기 전에, 그리고 제3 층(예를 들어, 층(204)) 위에 제1 층(예를 들어, 층(304))을 형성하기 전에, 제3 층은 제4 층(예를 들어, 층(202)) 위에 형성된다. 이러한 실시예에서, 제2 층 위에 제1 층을 형성하기 전에, 그리고 제3 층 위에 제2 층을 형성하기 전에, 제2 유형의 도펀트가 주입되어 제3 층(예를 들어, 볼륨(601))을 제3 층에 형성하며, 제1 및 제2 볼륨은 이후 형성될 때 제3 볼륨과 컬럼형 영역 간에 정렬된다.
요약하면, 마스크된 'p' 주입과 'n' 층 성장은 열 드라이브와 함께 한번 이상 결합되어 'n' 층에 'p' 볼륨을 형성한다. 이어서, 에피택셜층이 피착(성장)되고, 트렌치가 에칭되어 'p' 도펀트로 채워진다. 상부 트렌치 부분은 연속적인 복합 트렌치 및 주입 'p' 컬럼이 형성되도록, 이미 형성된 하측 볼륨과 연결되게 설계된다. 이것은 본질적으로 서로 위로 적층된 'p' 볼륨과 'p' 채워진 트렌치와의 조합이 될 수직 'p' 영역이 될 것이다.
상측의 'p'로 채워진 트렌치 영역때문에 실현된 매끄러운 접합은 항복을 더 높아지게 하며 또한 비고정 유도 스위칭(UIS; Unclamped Inductive Switching) 내구성이 개선되게 한다. 이 구조의 항복 전압은 'p' 볼륨의 수를 늘리거나 'p' 채워진 트렌치의 깊이를 증가시켜 더 높은 전압으로 확장할 수 있다. 시뮬레이션에서, (3개의 'p' 볼륨을 갖는) 'p' 채워진 트렌치의 깊이/길이를 18.5 ㎛에서 24.5 ㎛로 증가시키는 것은 항복 전압을 약 670 볼트에서 약 750 볼트까지 증가시켰다. 또한, 시뮬레이션은 'p' 볼륨 수를 3개에서 6개로 늘리면(트렌치 깊이가 18.5 ㎛) 항복 전압이 약 670 볼트에서 약 982 볼트까지 증가함을 보였다. 트렌치 깊이를 증가시키는 것은 종횡비가 증가하지만, 임팩트 이온화를 표면에서 떨어진 벌크에 가하고 MISFET에 내재된 양극성 영역에서 떨어진 콘택으로의 정공을 위한 직접적인 경로를 제공하여 UIS 내구성을 향상시키는 이점이 있다.
채워진 트렌치에 내재된 보이드 때문에, MISFET의 역 회복 전하(Qrr)는 낮아질 것이다. 또한, 채워진 트렌치에 의해 경험되는 열 사이클은 상당히 감소될 수 있어서, 트렌치 영역으로부터 주변의 'n' 에피텍셜 층으로의 도펀트의 열 확산은 감소될 것이다. 이는 특정 온-저항이 감소되게 할 것이다.
상측의 매끄러운 측의 'p' 영역과 상대적으로 고르지 않은(리플트(rippled)) 'p' 볼륨 부분과의 조합은 복합 트렌치 및 주입 컬럼의 바닥 부분에서 고 임팩트 이온화가 발생되게 하는 전기장을 형성하는 추가적인 자유도를 제공한다.
SJ 전력용 MOSFET 디바이스를 포함하는 MISFET 디바이스의 실시예가 이와 같이 설명되었다. 본원에 설명된 특징들은 스플릿-게이트, 듀얼-트렌치 및 이외 다른 종래의 고전압 초접합 디바이스의 대안으로서 고전압 디바이스뿐만 아니라 저전압 디바이스에 사용될 수 있다.
본 발명의 특정 실시예의 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 이들은 철저히 하거나 본 발명을 개시된 정확한 형태로 한정하고자 하는 것이 아니며, 상기 교시에 비추어 많은 수정 및 변형이 가능하다. 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하고, 그럼으로써 당업자가 본 발명 및 의도된 특정 용도에 적합한 다양한 변형 예를 갖는 다양한 실시예를 가장 잘 이용할 수 있게 하기 위해 실시예가 선택되고 설명되었다. 본 발명의 범위는 첨부된 특허 청구 범위 및 그 균등물에 의해 정해져야 한다.

Claims (20)

  1. 반도체 디바이스로서,
    제1-형 도펀트를 포함하는 기판과,
    상기 기판에 인접하고 상기 제1-형 도펀트를 포함하는 제1 영역과,
    상기 제1 영역에 형성된 복수의 제2 영역으로서, 상기 제2 영역들 각각은 상기 제1-형 도펀트와 다른 제2-형 도펀트를 포함하는 재료로 채워진 트렌치
    를 포함하되,
    상기 트렌치 각각은 각각의 상기 트렌치와 상기 기판 사이의 상기 제1-형 도펀트로 주입된 상기 제2-형 도펀트의 각각의 제1 볼륨과 접하는, 상기 복수의 제2 영역을 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    각각의 상기 제1 볼륨은 각각의 상기 제1 볼륨과 상기 기판 사이의 상기 제1-형 도펀트로 주입된 상기 제2-형 도펀트의 각각의 제2 볼륨과 접하는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제1-형 도펀트는 n-형 도펀트를 포함하고, 상기 제2-형 도펀트는 p-형 도펀트를 포함하는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    초접합 전력용 금속 절연체 반도체 전계 효과 트랜지스터(super junction power metal insulator semiconductor FET)를 포함하는
    반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제1 영역은 상기 제1-형 도펀트의 제2 층에 인접한 상기 제1-형 도펀트의 제1 층을 포함하고, 각각의 상기 트렌치는 상기 제2 층에 의해 경계를 이루며, 각각의 상기 제1 볼륨은 상기 제1 층에 있는
    반도체 디바이스.
  6. 제 1 항에 있어서,
    각각의 상기 트렌치의 일 단부는 소스 금속층에의 컨택트(contact)에 연결되고, 각각의 상기 트렌치의 타 단부는 상기 각각의 제1 볼륨에 접하는
    반도체 디바이스.
  7. 제 1 항에 있어서,
    각각의 상기 제1 볼륨 및 각각의 상기 트렌치는 실질적으로 동일한 폭을 갖는
    반도체 디바이스.
  8. 반도체 디바이스로서,
    제1 농도의 제1-형 도펀트를 포함하는 기판 층과,
    상기 기판 층 위에 형성되고 상기 제1 농도와 다른 제2 농도의 상기 제1-형 도펀트를 포함하는 층과,
    상기 제1 층에 형성되고 제2-형 도펀트의 주입을 포함하는 제1 볼륨과,
    상기 제1 볼륨과 접촉하며 이로부터 길이 방향으로 확장하는 상기 제2-형 도펀트를 포함하는 컬럼형 영역으로서, 상기 제1 볼륨이 상기 컬럼형 영역과 상기 기판 층 사이에 있는, 상기 컬럼형 영역을 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제1 볼륨은 상기 제1 볼륨과 상기 기판 층 사이의 상기 제1-형 도펀트로 주입된 상기 제2-형 도펀트의 제2 볼륨에 접하는
    반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 제1-형 도펀트는 n-형 도펀트를 포함하고, 상기 제2-형 도펀트는 p-형 도펀트를 포함하는
    반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 제1 층, 상기 제1 볼륨, 및 상기 컬럼형 영역은 전력용 금속 절연체 반도체 전계 효과 트랜지스터에서의 초접합을 포함하는
    반도체 디바이스.
  12. 제 8 항에 있어서,
    상기 컬럼형 영역은 상기 제1 층에 인접한 상기 제1-형 도펀트의 제2 층 내에 있는
    반도체 디바이스.
  13. 제 8 항에 있어서,
    각각의 상기 컬럼형 영역의 일 단부는 소스 금속층에의 컨택트(contact)에 연결되고 각각의 상기 컬럼형 영역의 타 단부는 상기 제1 볼륨에 접하는
    반도체 디바이스.
  14. 제 8 항에 있어서,
    상기 제1 볼륨 및 상기 컬럼형 영역은 이들의 가장 넓은 지점들에서 측정된 실질적으로 동일한 폭을 갖는
    반도체 디바이스.
  15. 반도체 디바이스를 형성하는 방법으로서,
    제1-형 도펀트를 포함하는 제1 층을 제2 층 위에 형성하는 단계와,
    상기 제1 층 내에 제1 볼륨을 형성하기 위해 제2-형 도펀트를 주입하는 단계와,
    상기 제1 볼륨과 접촉하고 이로부터 확장하는 상기 제2-형 도펀트를 포함하는 컬럼형 영역을 형성하는 단계
    를 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 제1 층을 형성하기 전에,
    제3 층 위에 상기 제2 층을 형성하는 단계와,
    상기 제2 층 내에 제2 볼륨을 형성하기 위해 상기 제2-형 도펀트를 주입하는 단계로서, 상기 제1 볼륨은 후속하여 형성될 때 상기 제2 볼륨과 상기 컬럼형 영역 사이에 정렬되는, 상기 제2 볼륨을 형성하기 위해 상기 제2-형 도펀트를 주입하는 단계
    를 포함하는
    방법.
  17. 제 15 항에 있어서,
    상기 컬럼형 영역을 상기 형성하는 단계는, 상기 제1 층을 형성하고 상기 제1 볼륨을 형성한 후에,
    상기 제1 층 위에 상기 제1-형 도펀트를 포함하는 제3 층을 형성하는 단계와,
    상기 제3 층을 관통하여 트렌치를 형성하여, 상기 제1 볼륨을 노출시키는 단계와,
    상기 트렌치를 상기 제2-형 도펀트로 채우는 단계
    를 포함하는
    방법.
  18. 제 15 항에 있어서,
    상기 제1-형 도펀트는 n-형 도펀트를 포함하고, 상기 제2-형 도펀트는 p-형 도펀트를 포함하는
    방법.
  19. 제 15 항에 있어서,
    상기 제1 볼륨 및 상기 컬럼형 영역은 이들의 가장 넓은 지점들에서 측정된 실질적으로 동일한 폭을 갖는
    방법.
  20. 제 15 항의 상기 방법으로 제조된 금속-절연체-반도체 전계 효과 트랜지스터(MISFET).
KR1020167035896A 2014-06-23 2015-06-05 복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스 KR20170015342A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462015962P 2014-06-23 2014-06-23
US62/015,962 2014-06-23
US14/659,415 US20150372132A1 (en) 2014-06-23 2015-03-16 Semiconductor device with composite trench and implant columns
US14/659,415 2015-03-16
PCT/US2015/034487 WO2015199951A1 (en) 2014-06-23 2015-06-05 Semiconductor device with composite trench and implant columns

Publications (1)

Publication Number Publication Date
KR20170015342A true KR20170015342A (ko) 2017-02-08

Family

ID=54870423

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167035896A KR20170015342A (ko) 2014-06-23 2015-06-05 복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스

Country Status (5)

Country Link
US (2) US20150372132A1 (ko)
EP (1) EP3158589A4 (ko)
KR (1) KR20170015342A (ko)
CN (1) CN106463544A (ko)
WO (1) WO2015199951A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
WO2016028944A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
CN107359116B (zh) * 2017-07-12 2020-12-04 叶豪 一种埋层外延超结二极管及其制作方法
KR102554248B1 (ko) * 2019-02-28 2023-07-11 주식회사 디비하이텍 수퍼 정션 반도체 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043481A1 (en) * 2004-08-24 2006-03-02 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20120273875A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10346838A1 (de) * 2002-10-08 2004-05-13 International Rectifier Corp., El Segundo Superjunction-Bauteil
US7015104B1 (en) * 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
US9425306B2 (en) * 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
JP5235960B2 (ja) * 2010-09-10 2013-07-10 株式会社東芝 電力用半導体装置及びその製造方法
KR102017836B1 (ko) * 2011-04-27 2019-09-04 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
US8633095B2 (en) * 2011-06-30 2014-01-21 Infineon Technologies Austria Ag Semiconductor device with voltage compensation structure
US9431249B2 (en) * 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
TWI587503B (zh) * 2012-01-11 2017-06-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
US20130307058A1 (en) * 2012-05-18 2013-11-21 Infineon Technologies Austria Ag Semiconductor Devices Including Superjunction Structure and Method of Manufacturing
WO2014013888A1 (ja) * 2012-07-19 2014-01-23 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043481A1 (en) * 2004-08-24 2006-03-02 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20120273875A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture

Also Published As

Publication number Publication date
US20150372132A1 (en) 2015-12-24
WO2015199951A1 (en) 2015-12-30
US20170222022A1 (en) 2017-08-03
CN106463544A (zh) 2017-02-22
EP3158589A4 (en) 2018-01-24
EP3158589A1 (en) 2017-04-26

Similar Documents

Publication Publication Date Title
US10396158B2 (en) Termination structure for nanotube semiconductor devices
US7910486B2 (en) Method for forming nanotube semiconductor devices
JP5687700B2 (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス
JP5746699B2 (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造
TWI676288B (zh) Lv/mv超接面溝槽功率mosfet元件及其製備方法
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
US8716789B2 (en) Power semiconductor device
JP4185507B2 (ja) ディープ・トレンチ・スーパースイッチング装置
CN103137661B (zh) 横向双扩散金属氧化物半导体器件及其制造方法
KR102068842B1 (ko) 반도체 전력소자
KR20170030122A (ko) 전력용 반도체 소자
US20170222022A1 (en) Semiconductor device with composite trench and implant columns
CN107452789B (zh) 用于器件制造的改进布局
KR20130017054A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment