KR102017836B1 - 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들 - Google Patents

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조셉 에이. 예디낙
크리스토퍼 엘 렉서
마크 엘. 리네히메르
프라벤 뮤랄레드하란 쉐노이
이재길
함자 일마즈
윤종만
드웨인 에스. 라이클
제임스 판
로드니 에스. 리들리
해롤드 하이덴라이히
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Abstract

전력 소자는 차례대로 복수개의 제1 및 제2 도전형이 교번하며 정렬된 필러들을 포함하는 반도체 영역을 포함한다. 복수개의 제2 도전형의 필러들의 각각은, 제2 도전형의 필러들의 깊이를 따라 서로의 상부 상에 정렬된 복수개의 제2 도전형의 주입 영역들, 및 상기 복수개의 제2 도전형의 주입 영역들 직접 위로 제2 도전형의 반도체 물질로 충전된 트랜치 영역을 더 포함한다.

Description

전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들{Superjunction structures for power devices and methods of manufacture}
<관련 출원들>
본 출원은 2011년 4월 27일 출원된 "Superjunction structures for power devices and methods of manufacture"라는 명칭의 미국 비-임시 특허 출원번호 13/095,652호의 계속이며, 이에 대한 우선권과 그의 혜택을 주장하며, 그 전체로서 본 명세서에 참조로 통합된다.
또한, 본 출원은 2011년 4월 27일 출원된 "Superjunction structures for power devices and methods of manufacture"라는 명칭의 미국 비-임시 특허 출원번호 13/095,664호에 대한 우선권과 그의 혜택을 주장하며, 그 전체로서 본 명세서에 참조로 통합된다.
또한, 본 출원은 2011년 4월 27일 출원된 "Superjunction structures for power devices and methods of manufacture"라는 명칭의 미국 비-임시 특허 출원번호 13/095,670호에 대한 우선권과 그의 혜택을 주장하며, 그 전체로서 본 명세서에 참조로 통합된다.
또한, 본 출원은 2011년 4월 27일 출원된 "Superjunction structures for power devices and methods of manufacture"라는 명칭의 미국 비-임시 특허 출원번호 13/095,678호에 대한 우선권과 그의 혜택을 주장하며, 그 전체로서 본 명세서에 참조로 통합된다.
또한, 본 출원은 2011년 4월 27일 출원된 "Superjunction structures for power devices and methods of manufacture"라는 명칭의 미국 비-임시 특허 출원번호 13/095,690호에 대한 우선권과 그의 혜택을 주장하며, 그 전체로서 본 명세서에 참조로 통합된다.
본 출원은 2008년 09월 19일 출원된 "Superjunction structures for power devices and methods of manufacture"라는 명칭의 공통으로 양도된(commonly assigned) 미국 특허 출원번호 12/234,549호를, 본 문서에서 전부 언급한 것처럼, 모든 목적들을 위해 참조로서 통합한다.
본 발명은 일반적으로 반도체 기술에 관한 것이며, 보다 상세하게는 트랜지스터들 및 다이오드들과 같은 전력 반도체 소자들과 그들에 대한 제조방법에 관한 것이다.
전력 전자 응용들의 중심 요소는 반도체를 이용한(solid-state) 스위치이다. 자동차 응용들에서의 점화 제어로부터 배터리로 작동되는 소비자 전자 소자들까지 , 그리고 산업 응용들에서 전력 변환기들까지, 특정한 응용에 대한 요구들을 최적으로 충족시키는 전력 스위치에 대한 필요가 있다. 예를 들어, 전력 금속-산화물-반도체 전계 효과 트랜지스터(전력 MOSFET), 절연-게이트 바이폴라 트랜지스터(IGBT) 및 여러 가지 형태의 사이리스터들 및 정류기들을 포함하는 반도체를 이용한 스위치들이 이러한 요구를 충족시키기 위해 계속 발전해왔다. 전력 MOSFET의 경우에서는, 많은 다른 기술들 가운데 예를 들어, 측면 채널을 갖는 이중-확산 구조들(DMOS)(예를 들어, Blanchard 등에게 부여된 미국 특허 번호 제4,682,405호), 트랜치 게이트 구조들(예를 들어, Mo 등에게 부여된 미국 특허 번호 제6,429,481호), 및 트랜지스터 드리프트 영역에서의 전하 균형을 위한 여러 가지 기술들(예를 들어, Temple에게 부여된 미국 특허 번호 제4,941,026호, Chen에게 부여된 미국 특허 번호 제5,216,275호, 및 Neilson에게 부여된 미국 특허 번호 제6,081,009호)이 상이함과 흔히 경쟁력 있는 성능 요구사항들에 도달될 수 있도록 발전해왔다.
상기 전력 스위치에 대한 성능 특성들을 정의하는 일부는 그것의 온-저항, 항복 전압 및 스위칭 속도이다. 특정한 응용의 요구 사항들에 따라서, 이들 각각의 성능 기준에 대하여 상이한 주안점들이 주어진다. 예를 들어, 약 300-400 볼트 보다 큰 전력 응용들에 대하여는 상기 IGBT가 상기 전력 MOSFET과 비교하여 본질적으로 보다 낮은 온-저항을 나타내지만, 그것의 느린 턴-오프 특성에 기인하여 그것의 스위칭 속도는 더 낮다. 따라서, 낮은 온-저항을 요구하는 낮은 스위칭 주파수들을 갖는 400 볼드 보다 큰 응용들에 대하여는, 상기 IGBT가 바람직한 스위치이며, 반면에 상기 전력 MOSFET는 흔히 상대적으로 보다 높은 주파수 응용들을 위해 선택되는 소자이다. 만약 주어진 응용의 주파수 요건들이 사용되는 스위치의 형태를 좌우한다면, 전압 요건들은 상기 특정 스위치의 구조적인 구성을 결정한다. 예를 들어, 전력 MOSFET의 경우에서, 드레인 대 소오스 온 저항(Rds-on)과 항복 전압과의 사이의 비례 관계 때문에, 낮은 Rds-on을 유지하면서 트랜지스터의 전압 성능을 향상시키는 것은 하나의 도전을 제기한다. 트랜지스터 드리프트 영역에서 여러 가지 전하 균형 구조들이 성공도들을 달리하면서 이러한 도전을 다루기 위해 발전되어 왔다.
또한 소자 성능 파라미터들이 제조 공정에 의해 영향을 받는다. 여러 가지의 개선된 공정 기술들을 발전시킴으로써 이들 도전들의 일부를 다루기 위한 시도들이 이루어져 왔다.
통신 시스템들에서 초휴대성(ultra-portable) 소비자 전자 소자들이든 라우터들 및 허브들이든 간에 전력 스위치에 대한 여러 가지 응용들이 전자 산업의 확장과 함께 계속 성장되고 있다. 따라서, 전력 스위치는 높은 발전 잠재력을 갖는 반도체 소자를 유지하고 있다.
본 발명이 해결하려는 과제는 종래 기술을 감안하여 개선된 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들을 제공하는 것이다.
본 발명의 하나의 태양에 따라서, 전력 소자는 교번하며 배열된 복수개의 제1 및 제2 도전형의 필러들을 차례로 포함하는 반도체 영역을 포함한다. 상기 복수개의 제2 도전형의 필러들의 각각은, 제2 도전형의 필러들의 깊이를 따라서 서로의 상부 상에 배열된 복수개의 제2 도전형의 주입 영역들; 및 상기 복수개의 제2 도전형의 주입 영역들 직접 위로 제2 도전형의 반도체 물질로 충전된 트랜치 부분을 포함한다.
본 발명의 다른 태양에 따라서, 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역; 및 상기 활성 및 터미네이션 영역들의 각각에 교번하며 배열된 복수개의 제1 및 제2 도전형의 필러들을 포함하며, 상기 활성 및 터미네이션 영역들 내의 상기 복수개의 제2 도전형의 필러들의 각각은: 제2 도전형의 필러들의 깊이를 따라서 서로의 상부 상에 배열된 복수개의 제2 도전형의 주입 영역들; 및 상기 복수개의 제2 도전형의 주입 영역들 위로 직접 제2 도전형의 반도체 물질로 충전된 트랜치 부분을 포함한다.
본 발명의 다른 태양에 따라서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은, 기판 위로 복수개의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 복수개의 에피택셜층들 중의 미리 예정된 수의 각각에서 복수개의 제2 도전형의 주입 영역들을 형성하는 단계; 상기 복수개의 에피택셜층들 중의 가장 상측의 것으로 연장되는 트랜치들을 형성하는 단계; 및 제2 도전형의 반도체 물질로 상기 트랜치들을 충전하는 단계;를 포함하며, 상기 복수개의 에피택셜층들 중의 미리 예정된 수에서 상기 복수개의 제2 도전형의 주입 영역들과 함께 상기 트랜치들을 충전하는 반도체 물질이 복수개의 제2 도전형의 필러들을 형성하며, 상기 복수개의 제2 도전형의 필러들을 서로로부터 분리하는 상기 복수개의 에피택셜층들의 부분들이 복수개의 제1 도전형의 필러들을 형성하도록, 상기 복수개의 에피택셜층들 중의 미리 예정된 수에서 상기 복수개의 제2 도전형의 주입 영역들은 상기 트랜치들의 대응하는 것들과 수직적으로 정렬된다.
본 발명의 다른 태양에 따라서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은,기판 위로 제1 도전형의 제1 에피택셜층을 형성하는 단계;상기 제1 에피택셜층에 복수개의 ? 트랜치들의 하부 부분을 형성하는 단계;제2 도전형의 반도체 물질로 상기 복수개의 ? 트랜치들의 하부 부분을 충전하는 단계;상기 제1 에피택셜층 위로 제1 도전형의 제2 에피택셜층을 형성하는 단계; 상기 복수개의 ? 트랜치들의 각 하부 부분과 대응하는 상부 부분이 함께 상기 복수개의 ? 트랜치들 중의 하나를 형성하도록, 상기 복수개의 ? 트랜치들의 상기 하부 부분 직접 위로 상기 제2 에피택셜층에 상기 복수개의 ? 트랜치들의 상부 부분을 형성하는 단계; 및 제2 도전형의 반도체 물질로 상기 복수개의 ? 트랜치들의 상기 상부 부분을 충전하는 단계;를 포함하며, 상기 복수개의 ? 트랜치들의 상기 하부 및 상부 부분들을 충전하는 상기 반도체 물질이 복수개의 제2 도전형의 필러들을 형성하며, 상기 복수개의 제2 도전형의 필러들을 서로로부터 분리하는 상기 제1 및 제2 에피택셜층들의 부분들이 복수개의 제1 도전형의 필러들을 형성한다.
본 발명의 다른 태양에 따라서, 전력 전계 효과 트랜지스터를 형성하는 방법은, 기판 위로 N-형 에피택셜층을 형성하는 단계; 상기 N-형 에피택셜층 위로 하나 이상의 P-형 에피택셜층들을 형성하는 단계; 상기 하나 이상의 P-형 에피택셜층들을 통하여 연장되는 복수개의 트랜치들을 형성하는 단계; N-형 반도체 물질로 상기 복수개의 트랜치들을 충전하는 단계; 상기 하나 이상의 P-형 에피택셜층들 내에 P-형 바디 영역들을 형성하는 단계; 상기 P-형 바디 영역들 내에 N-형 소오스 영역들을 형성하는 단계; 및 상기 P-형 바디 영역들 및 상기 N-형 반도체 물질과 인접하지만 이들로부터 분리되며, 상기 N-형 소오스 영역들과 중첩되는 게이트 전극들을 형성하는 단계;를 포함하며, N-형 반도체 물질로 충전된 상기 복수개의 트랜치들은 N-필러들을 형성하며, 상기 N-필러들을 분리하는 상기 하나 이상의 P-형 에피택셜층들의 부분들은 P-필러들을 형성한다.
본 발명의 다른 태양에 따라서, 전력 전계 효과 트랜지스터(FET)는, 기판 위의 N-형 에피택셜층; 상기 N-형 에피택셜층 위의 하나 이상의 P-형 에피택셜층들; 상기 하나 이상의 P-형 에피택셜층들을 통하여 연장되며, N-형 반도체 물질로 충전되는 복수개의 트랜치들; 상기 하나 이상의 P-형 에피택셜층들 내의 P-형 바디 영역들; 상기 P-형 바디 영역들 내의 N-형 소오스 영역들; 및 상기 P-형 바디 영역들과 상기 N-형 반도체 물질에 인접하지만 이들로부터 분리되며, 상기 N-형 소오스 영역들과 중첩되는 게이트 전극들;을 포함하며, 상기 N-형 반도체 물질로 충전된 상기 복수개의 트랜치들을 N-필러들을 형성하며, 상기 N-필러들을 분리하는 상기 하나 이상의 P-형 에피택셜층들의 부분들은 P-필러들을 형성한다.
본 발명의 다른 태양에 따라서, 전력 전계 효과 트랜지스터를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들을 통하여 연장되는 복수개의 하부 트랜치들을 형성하는 단계; 제2 도전형의 반도체 물질로 상기 복수개의 하부 트랜치들을 충전하는 단계; 상기 하나 이상의 제1 도전형의 에피택셜층들 위에 하나 이상의 제2 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 제2 도전형의 에피택셜층들을 통하여 연장되는 복수개의 상부 트랜치들을 형성하는 단계; 제2 도전형의 반도체 물질로 상기 복수개의 상부 트랜치들을 충전하는 단계;를 포함하며, 상기 복수개의 상부 트랜치들과 상기 복수개의 하부 트랜치들은 측면 차원을 따라 서로로부터 옵셋(off-set)이다.
본 발명의 다른 태양에 따라서, 전력 전계 효과 트랜지스터(FET)는, 복수개의 교번하며 정렬된 제1 및 제2 도전형의 필러들을 포함하는 반도체 영역을 포함하며, 상기 제1 도전형의 필러들의 각각은 그것의 상부 및 하부 구역들 보다 넓은 중간 구역을 가지며, 상기 제2 도전형의 필러들의 각각은 그것의 상부 및 하부 구역들 보다 좁은 중간 구역을 갖는다.
본 발명의 다른 태양에 따라서, 전력 소자에서 슈퍼-정션 구조를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들로 연장되는 복수개의 트랜치들을 형성하는 단계; 제2 도전형의 에피택셜층으로 상기 트랜치들의 측벽들 및 바닥을 라이닝(lining)하는 단계; 상기 제2 도전형의 에피택셜층 위로 상기 복수개의 트랜치들 내에 유전체층을 형성하는 단계; 및 컨포말(conformal) 물질로 상기 복수개의 트랜치들을 충전하는 단계를 포함한다.
본 발명의 다른 태양에 따라서, 전력 소자에서 슈퍼-정션 구조를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들로 연장되는 복수개의 트랜치들을 형성하는 단계; 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분만 충전되지 않도록, 제2 도전형의 에피택셜층으로 각 트랜치를 충전하는 단계; 및 유전체 물질로 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분을 충전하는 단계를 포함한다.
본 발명의 다른 태양에 따라서, 전력 소자에서 슈퍼-정션 구조를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들로 연장되는 복수개의 트랜치들을 형성하는 단계; 제2 도전형의 제1 에피택셜층으로 상기 복수개의 트랜치들의 측벽들 및 바닥을 라이닝(lining)하는 단계; 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분만 충전되지 않고 남도록, 제2 도전형의 제2 에피택셜층으로 각 트랜치를 충전하는 단계; 및 유전체 물질로 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분을 충전하는 단계를 포함한다.
본 발명의 다른 태양에 따라서, 전력 소자는, 하나 이상의 제1 도전형의 에피택셜층들로 연장되는 복수개의 트랜치들을 포함하며, 상기 복수개의 트랜치들은 제2 도전형의 제1 에피택셜층, 제2 도전형의 제2 에피택셜층, 및 절연 물질층으로 충전되며, 상기 제1 에피택셜층은 상기 트랜치 측벽들 및 바닥에 라이닝되며, 상기 제2 에피택셜층은 상기 제1 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 상기 절연 물질층은 상기 제2 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 각 트랜치에서 상기 제1 에피택셜층, 상기 제2 에피택셜층 및 상기 제3 절연 물질층은 제2 도전형의 필러를 형성하며, 상기 제2 도전형의 필러들을 분리하는 상기 하나 이상의 에피택셜층들의 부분들은 제1 도전형의 필러들을 형성함으로써, 상기 제1 및 제2 도전형의 필러들은 교번하는 도전형의 필러들을 형성한다.
본 발명의 다른 태양에 따라서, 전력 소자는, 기판 위로 연장되는 적어도 제1 및 제2 N-형 에피택셜층들; 및 상기 제2 N-형 에피택셜층으로 연장되는 복수개의 트랜치들;을 포함하며, 상기 복수개의 트랜치들은 제1 에피택셜층, 제2 P-형 에피택셜층, 및 제3 도전 물질층으로 충전되며, 상기 제1 에피택셜층은 상기 트랜치 측벽들 및 바닥에 라이닝되며, 상기 제2 P-형 에피택셜층은 상기 제1 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 상기 제3 도전 물질층은 상기 제2 P-형 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 각 트랜치에서 상기 제1 에피택셜층, 상기 제2 P-형 에피택셜층 및 상기 제3 도전 물질층은 P-필러를 형성하며, 상기 P-필러들을 분리하는 상기 적어도 제1 및 제2 에피택셜층들의 부분들은 N-필러들을 형성함으로써, 상기 P-필러들 및 N-필러들은 교번하는 도전형의 필러들을 형성한다.
본 발명의 다른 태양에 따라서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은, 기판 위로 연장되는 적어도 제1 및 제2 N-형 에피택셜층들을 형성하는 단계; 상기 제2 에피택셜층으로 연장되는 복수개의 트랜치들을 형성하는 단계; 및 상기 복수개의 트랜치들은 제1 에피택셜층, 제2 P-형 에피택셜층, 및 제3 도전 물질층으로 충전하는 단계;를 포함하며, 상기 제1 에피택셜층은 상기 트랜치 측벽들 및 바닥에 라이닝되며, 상기 제2 P-형 에피택셜층은 상기 제1 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 상기 제3 도전 물질층은 상기 제2 P-형 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 각 트랜치에서 상기 제1 에피택셜층, 상기 제2 P-형 에피택셜층 및 상기 제3 도전 물질층은 P-필러를 형성하며, 상기 P-필러들을 분리하는 상기 적어도 제1 및 제2 N-형 에피택셜층들의 부분들은 N-필러들을 형성함으로써, 상기 P-필러들 및 N-필러들은 교번하는 도전형의 필러들을 형성한다.
본 발명의 다른 태양에 따라서, 전력 소자는, 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 및 상기 하나 이상의 N-형 에피택셜층 속으로 연장되는 복수개의 트랜치들; 및 활성 영역 및 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내의 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층의 부분들은 N-필러들을 형성함으로써, 상기 N-필러들 및 P-필러들은 교번하는 P-N- 필러들을 형성하며, 상기 교번하는 P-N-필러들은 상기 활성 영역 및 상기 터미네이션 영역 모두에 배치되며, 상기 터미네이션 영역은 미리 예정된 수의 플로팅 P-필러들을 포함하며, 상기 미리 예정된 수의 플로팅 P-필러들 중의 두개의 인접한 것들 사이에 위치하는 각 N-필러는 그것의 상부 표면을 따라 N-형 표면 영역을 포함하며, 상기 N-형 표면 영역은 그것이 형성되어 있는 상기 N-필러의 나머지 보다 작은 도핑 농도를 갖는다.
본 발명의 다른 태양에 따라서, 전력 소자는, 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 및 상기 하나 이상의 N-형 에피택셜층 속으로 연장되는 복수개의 트랜치들; 활성 영역 및 상기 활성 영역을 둘러싸는 터미네이션 영역; 상기 터미네이션 영역에서 상기 하나 이상의 N-형 에피택셜층들 위에 배치되지만 상기 하나 이상의 N-형 에피택셜층으로부터 분리된 복수개의 필드 플레이트들; 및 복수개의 접촉들의 각각이 상기 복수개의 필드 플레이트들 중의 하나와 하나 이상의 P-형 링들 사이에 접촉을 만들도록 구성된 복수개의 접촉들;을 포함하며, 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내의 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층의 부분들은 N-필러들을 형성함으로써, 상기 N-필러들 및 P-필러들은 교번하는 P-N- 필러들을 형성하며, 상기 교번하는 P-N-필러들은 상기 활성 영역 및 상기 터미네이션 영역 모두에 배치되며, 상기 터미네이션 영역에서 상기 교번하는 P-N-필러들은 동심원 방식으로 상기 활성 영역을 둘러싸며 그리고 미리 예정된 수의 플로팅 P-필러들을 포함하며, 각 플로팅 P-필러는 그것의 상부를 따라 P-형 링을 포함하며, 상기 복수개의 필드 플레이트들은 동심원 방식으로 상기 활성 영역을 둘러싸며, 상기 복수개의 접촉들은 상기 미리 예정된 수의 플로팅 P-필러들의 대응하는 것 위에 직접 배치된다.
본 발명의 다른 태양에 따라서, 전력 소자는, 터미네이션 영역에 의해 둘러싸인 활성 영역; 하나 이상의 제1 도전형의 에피택셜층 속으로 연장되는 복수개의 트랜치들;을 포함하며, 상기 복수개의 트랜치들은 제2 도전형의 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내의 상기 제2 도전형의 실리콘 물질은 상기 하나 이상의 에피택셜층들의 부분들과 함께 상기 복수개의 트랜치들을 서로로부터 분리시키며, 상기 활성 영역 및 상기 터미네이션 영역을 통하여 연장되는 복수개의 교번하는 도전형의 동심원 8각형 형상의 필러들을 형성하며, 상기 복수개의 동심원 8각형 형상의 필러들의 각각의 8개 다리들 중에 4개는 다른 4개의 다리들과 다른 길이를 가지며, 상기 복수개의 동심원 8각형 형상의 필러들의 8개 다리들의 모두를 따라서 상기 복수개의 트랜치들의 측벽들은 동일한 면 방향을 갖는다.
본 발명의 다른 태양에 따라서, 터미네이션 영역에 의해 둘러싸인 활성 영역을 갖는 전력 소자를 형성하는 방법은, 하나 이상의 제1 도전형의 에피택셜층들 속으로 복수개의 트랜치들을 형성하는 단계; 및 상기 복수개의 트랜치들을 제2 도전형의 실리콘 물질로 충전하는 단계;를 포함하며, 상기 복수개의 트랜치들 내의 상기 제2 도전형의 실리콘 물질은 상기 하나 이상의 에피택셜층들의 부분들과 함께 상기 복수개의 트랜치들을 서로로부터 분리시키며, 상기 활성 영역 및 상기 터미네이션 영역을 통하여 연장되는 복수개의 교번하는 도전형의 동심원 8각형 형상의 필러들을 형성하며, 상기 복수개의 동심원 8각형 형상의 필러들의 각각의 8개 다리들 중에 4개는 다른 4개의 다리들과 다른 길이를 가지며, 상기 복수개의 동심원 8각형 형상의 필러들의 8개 다리들의 모두를 따라서 상기 복수개의 트랜치들의 측벽들은 동일한 면 방향을 갖는다.
본 발명의 다른 태양에 따라서, 전력 소자는, 터미네이션 영역에 의해 둘러싸인 활성 영역; 상기 활성 영역을 통하여 연장되는 복수개의 교번하는 도전형의 줄무늬 형상의 필러들; 및 상기 활성 영역을 둘러싸며, 동심원 방식으로 상기 터미네이션 영역을 통하여 연장되는 복수개의 교번하는 도전형의 8각형 형상의 필러들을 포함한다.
본 발명의 다른 태양에 따라서, 전력 소자는, 터미네이션 영역에 의해 둘러싸인 활성 영역; 상기 활성 및 터미네이션 영역들 내에서 동심원 방식으로 배열된 복수개의 교번하는 도전형의 필러들; 상기 활성 영역 내에서 동심원 방식으로 배열된 복수개의 폴리실리콘 게이트들; 동심원 방식으로 상기 터미네이션 영역의 외부 주변을 따라 연장되며, 게이트 패드에 연결되는 외부 금속 게이트 런너; 및 상기 외부 금속 게이트 런너에 직접 연결되며, 상기 외부 금속 게이트 런너로부터 상기 활성 영역의 중심을 향하여 연장되지만 상기 활성 영역의 중심에 도달하기 전에 종료하는 복수개의 보강 금속 게이트 런너들;을 포함하며, 상기 복수개의 폴리실리콘 게이트들 중의 제1 그룹은 상기 복수개의 보강 금속 게이트 런너들의 모두에 직접 연결되며, 상기 복수개의 폴리실리콘 게이트들 중의 제2 그룹은 상기 복수개의 보강 금속 게이트 런너들 중의 단지 두개와 직접 접촉한다.
본 발명의 다른 태양에 따라서, 전력 소자는, 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역; 상기 활성 및 터미네이션 영역들 모두에서 동심원 방식으로 배열된 복수개의 교번하는 도전형의 필러들; 상기 활성 및 터미네이션 영역들을 통하여 연장되는 복수개의 폴리실리콘 게이트 줄무늬들; 및 상기 터미네이션 영역의 외부 주변을 따라 연장되는 게이트 런너 금속;을 포함하며, 상기 복수개의 폴리실리콘 줄무늬들은 그들의 반대쪽 단부들을 따라 상기 게이트 런너 금속과 연결된다.
본 발명의 다른 태양에 따라서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은, 기판 위로 하나 이상의 N-형 에피택셜층들을 형성하는 단계; 상기 하나 이상의 N-형 에피택셜층들 내에 P-형 바디 영역들을 형성하는 단계; 게이트 유전체에 의해 상기 하나 이상의 N-형 에피택셜층들에 인접하여 연장되지만 이들로부터 절연되어 있는 게이트 전극들을 형성하는 단계; 상기 P-형 바디 영역들과 상기 게이트 전극들을 형성한 후에, 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 복수개의 ? 트랜치들을 형성하는 단계; 및 복수개의 P-필러들을 형성하기 위해 P-형 실리콘으로 상기 복수개의 ? 트랜치들을 충전하는 단계;를 포함하며, 상기 복수개의 P-형 필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층들의 부분들이 N-필러들을 형성하여, 상기 P-필러들과 상기 N-필러들이 교번하는 도전형의 필러들을 형성한다.
본 발명의 다른 태양에 따라서, 고전압 소자는, 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 복수개의 트랜치들로서, 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내에서 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층들의 부분들은 N-형 필러들을 형성함으로써, 상기 N-필러들과 상기 P-필러들이 교번하는 P-N-필러들을 형성하는, 상기 복수개의 트랜치들; 상기 P-필러들 중의 하나의 상부 부분에 각기 형성된 복수개의 P-웰들; 및 그들 사이에 쇼트키 접촉을 형성하기 위해 상기 N-필러들의 상부 표면에 직접 접촉하는 쇼트키 장벽 금속을 포함하는 애노드 단자로서, 상기 쇼트키 장벽 금속은 상기 P-웰들에 직접 접촉하는, 상기 복수개의 애노드 단자를 포함한다.
본 발명의 다른 태양에 따라서, 고전압 소자는, 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 복수개의 트랜치들로서, 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내에서 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층들의 부분들은 N-형 필러들을 형성함으로써, 상기 N-필러들과 상기 P-필러들이 교번하는 P-N-필러들을 형성하는, 상기 복수개의 트랜치들; 상기 교번하는 P-N-필러들 위로 연장되는 N-형 에피택셜층; 및 그들 사이에 쇼트키 접촉을 형성하기 위해 상기 N-에피택셜층의 상부 표면에 직접 접촉하는 쇼트키 장벽 금속을 포함하는 애노드 단자로서, 상기 N-형 에피택셜층은 상기 P-필러들이 부유하도록 상기 P-필러들로부터 상기 쇼트키 장벽 금속을 분리시키는, 상기 복수개의 애노드 단자를 포함한다.
본 발명에 의하면, 개선된 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들을 얻을 수 있다.
도1a-도1c는 슈퍼정션 전력 소자들에 대한 3개의 다른 레이아웃 배치들을 보여준다.
도2는 슈퍼정션 FET의 단순화된 단면도를 보여준다.
도3은 본 발명의 실시예에 따라, 활성 영역이 과도 영역을 통하여 터미네이션 영역으로 이행하는 다이의 일부를 따라 단순화된 단면도을 보여준다.
도4a-도4h는 도3에서 보여진 필러 구조를 형성하기 위한 예시적 공정에서 여러 가지 단계들을 묘사하는 단순화된 단면도들을 보여준다.
도5a-도5g는 성능 개선들을 획득하기 위해 다중 에피(multiple Epi)를 갖는 트랜치-필(trench-fill) 공정과 주입 공정을 조합함으로써 제공되는 유연성이 유리하게 이용되는 여러 가지 실시예들을 보여주는 단순화된 단면도들이다.
도6a-도6b는 2-단계 필러 공정을 사용하여 P-필러들을 형성하기 위한 공정을 보여주는 단순화된 단면도들이다.
도7a-도7d, 도8a-도8d, 도9a-도9b, 도10a-도10b는 트랜치 깊이를 따라 전계 농도의 정도에 대한 여러 가지 공정 파라미터들의 영향을 보여주는 시뮬레이션 결과들이다.
도11a 및 도11b는 각기, 국부적 전하 불균형을 창출하기 위해 N-풍부(enrichment) 영역들이 N-충전(filled) 트랜치들의 바닥에 형성된 곳의 단순화된 단면도와 대응하는 전계 커브를 보여준다.
도12a 및 도12b는 각기, 국부적 전하 불균형을 창출하기 위해 N-풍부(enrichment) 영역들이 N-필라들(pillars)의 바닥에 형성된 곳의 단순화된 단면도와 대응하는 전계 커브를 보여준다.
도13a-도13b는 보이드들이 없는 슈퍼정션 소자를 형성하는데 사용된 3 단계 트랜치 충전 공정을 보여주는 단순화된 단면도들이다.
도14 및 도15는 트랜치 충전 공정에서 보이드들의 형성을 최소화하는 슈퍼정션 전력 소자들의 단순화된 단면도들이다.
도16a-도16c, 도17 및 도18은 교대하는 도전형의 필러들을 갖는 슈퍼-정션 소자들의 여러 가지 실시예들을 보여주는 단순화된 단면도들이다.
도19a-도19l은 슈퍼-정션 트랜치-게이트 MOSFET를 형성하는 공정의 여러 가지 단계들을 보여주는 단순화된 단면도들이다.
도20은 도19a-도19l에서 트랜치-게이트 MOSFET의 플래나-게이트 변형을 형성하는 공정을 보여주기 위해 사용된 단순화된 공정 단면도이다.
도21 및 도22는 활성 영역이 터미네이션 영역으로 이행하는 다이의 일부를 따라 단순화된 단면도들이다.
도23은 필드 플레이트들들이 그들의 대응하는 플로팅하는(floating) P-필러들에 전기적으로 연결된 슈퍼정션 전력 소자의 단순화된 단면도이다.
도24a는 슈퍼-정션 전력 소자의 코너 영역의 상부 레이아웃도이다.
도24b는 도24a의 상부 레이아웃도의 터미네이션 영역의 코너의 확대도이다.
도25a-도25d는 슈퍼-정션 고전압 병합된 PiN 쇼트키 정류기들의 여러 가지 실시예들을 보여주는 단순화된 단면도들이다.
도26a-도26b는 슈퍼-정션 고전압 쇼트키 정류기들의 두가지 부가적인 실시예들을 보여주는 단순화된 단면도들이다.
도27a 및 도27b는 각각 다이 레이아웃 다이아그램의 상면도 및 웨이퍼 플랫(flat)이 도27a에서 측면으로 연장되는 필러들에 대하여 평행하게 연장하는 웨이퍼의 상면도이다.
도28은 수평 방향에서의 변형에 기인한 비균일 에피 충전을 제거하기 위한 목적으로 다이의 회전을 묘사하는 다이 레이아웃도의 상면도이다.
도29는 동심원상의 터미네이션 P-필러들에 의해 둘러싸인 줄무늬 활성 P-필러들을 갖는 슈퍼-정션 전력 MOSFET의 코너의 상면 레이아웃도이다.
도30은 동심원상의 폴리실리콘 게이트들에 대한 금속 연결을 제공하기 위해 보강 금속 게이트 런너가 다이의 중심부를 통해 버스된(bussed) 곳의 완전 동심원 레이아웃 디자인의 상면도이다.
도31a는 다이를 관통하여 보다 균형된 게이트 전달 지연을 제공하는 게이트 런너 디자인을 갖는 완전 동심원 디자인의 상부 레이아웃도이다.
도31b는 도31a에서 상면도의 내부 부분의 확대도이다.
도31c는 도31a에서 보여진 다이의 상부 우측 사분면의 확대도이다.
도32는 줄무늬 폴리실리콘 게이트들을 갖는 완전 동심원 필러 디자인의 상부 레이아웃도이다.
전력 스위치는 전력 MOSFET, IGBT, 여러 가지 형태의 사이리스터들 및 정류기들, 및 이들과 유사한 것의 어느 하나에 의해 구현될 수 있다. 여기에서 제시한 신규한 기술들의 많은 것들이 실례가 되는 목적들을 위한 전력 MOSFET 및 쇼트키 정류기들의 전후 맥락 속에서 설명된다. 그러나 여기에 기술된 본 발명의 여러 가지 실시예들은 상기 전력 MOSFET 및 쇼트키 정류기들로 제한되지 않으며, 예를 들어 IGBT들 및 여러 가지 형태의 바이콜라 스위치들 및 여러 가지 형태의 사이리스터들 및 정류기들을 비제한적으로 포함하는 많은 다른 형태들의 전력 스위치 기술들에도 적용될 수 있다는 것으로 이해되어야 한다. 나아가, 예시적 목적들을 위햐, 본 발명의 여러 가지 실시예들이 특정 P형 및 N형 영역들(예를 들어, n-채널 MOSFET를 위해)을 포함하도록 보여진다. 당 업계의 통상의 기술자들에 의하면, 본 명세서에서의 가르침은 여러 영역들의 도전성이 반대인 소자들에 대하여 동일하게 적용될 수 있다는 것은 이해될 수 있을 것이다.
슈퍼-정션 기술에서, 활성 및 터미네이션 영역들에서 교번하는 P/N 필러들이 여러 상이한 레이아웃 구성들에서 배치될 수 있다. 도1a-도1c는 이러한 3개의 레이아웃 구성들을 보여준다. 도1a에서, 활성 영역(108) 및 터미네이션 영역(106)의 양쪽 모두에서 P/N 필러들(102 및 104)이 동심원 구성(이후 "완전 동심원(full concentric)" 구성으로 언급함)으로 배열되며, 도1b에서, 활성 영역(118) 및 터미네이션 영역(116)의 양쪽 모두에서 P/N 필러들(112 및 114)이 평행(또는 줄무늬) 구성(이후 "완전 평행(full parallel)" 구성으로 언급함)으로 배열되며, 도1c에서, 활성 영역(128) 내의 P/N 필러들(122 및 124)은 팽행(또는 줄무늬) 구성이며, 터미네이션 영역(126) 내의 P/N 필러들(122 및 124)은 동심원 구성(이후 "평행-동심원(parallel-concentric)" 구성으로 언급함)으로 배열된다. 이들 레이아웃 구성들의 각각은 자신의 장점들 및 결점들을 갖는다. 본 명세서에 기술된 발명들 및 실시예들의 일부는 이들 레이아웃 구성들의 여러 가지 결점들에 직면한다.
도1a의 완전 동심원 구성은 활성 영역(108) 및 터미네이션 영역(106) 전역에 걸쳐서 균일한 전하 균형을 향유하지만, 상기 게이트 피드들(feeds)이 상기 동심원 활성 폴리실리콘 게이트들에 전달되도록 활성 영역(108)의 내측으로 연장되어야 하기 때문에 활성 채널 구역이 감소될 수 있다. 상기 채널은, 낮은 문턱 전압 구역들을 제거하고, 기생 NPN 턴온을 방지하기 위해 코너에서 제거될 필요가 있다. 따라서, 다이 크기가 감소됨에 따라, 상기 활성 영역 내에서 이들 코너들에 부여된 온-저항(Rds-on)에서의 불이익은 점점 커질 것이다.
도1b의 완전 평행 구성도 또한 활성 영역들 및 터미네이션 영역들 전역에 걸쳐서 균일한 전하 균형을 향유하지만, 상기 완전 동심원 구성의 온-저항(Rds-on)의 불이익은 없다. 그러나 상기 완전 평행 구성에서 P/N 필러 디자인은, 활성 영역(118)으로부터 터미네이션 영역(116)으로 확장해나가는 P-필러들이 그들의 길이를 따라 어디에선가 완전하게 공핍되는 것을 보장하기 위해 N-리치 균형 조건으로 제한될 수도 있다. 도1c에서처럼, 상기 터미네이션에 대하여 동심원 필러들을 사용함으로써, 완전 필러 공핍없이 상기 터미네이션을 가로질러 전계가 분포될 수 있다.
필러들(예를 들어, P-필러들)이 트랜치 식각 및 충전 공정을 사용하여 형성되는 디자인에서, 상기 동심원 필러들의 코너들은 식각 및 충전하기가 어려울 수 있어서, 전하 불균형을 야기하는 에피 충전(epi fill)에서 보이드들을 초래할 수 있다. 따라서 이들 코너들은 전계 스트레스가 높은 영역들이 될 수 있다. 만약 그것들이 소오스 포텐셜(source potential)로 축소된다면, 도1a 및 도1c 레이아웃 구성들 중의 어느 한쪽은 이들 코너들에서 보다 낮은 항복 전압을 가질 수 있다. 도1c에서 보여지는 평행-동심원 구성에서는, 이들 구석들은 부유될 수 있으며, 따라서 소오스 포텐셜에 고정되지 않는 활성 영역(128)의 외측으로 이동될 수 있어서, 국부화된 보다 낮아진 항복 전압의 소오스로서 이들을 최소화하거나 제거할 수 있다. 또한, 활성 채널 영역은 최대화될 수 있으며, 활성 폴리실리콘 게이트들에 대한 연결을 만들어 주는 주변 게이트 런너를 단지 요구하는 보다 일반적인 게이트 피드들이 사용될 수 있다.
좋은 UIS(Unclamped Inductive Switching) 특성을 얻기 위해, 터미네이션 영역을 포함하는 소자의 어떤 다른 영역과는 대조적으로 활성 영역에서 항복이 처음으로 발생하도록 소자를 디자인하는 것이 바람직하다. 이것을 달성하는 하나의 방식은, 소자의 모든 영역들이 이들 영역들에서 전하 균형을 국부적으로 수정함으로써 활성 영역보다도 충분히 높은 항복 전압을 갖는다는 것을 확실히 하는 것이다. 도2는 이것이 달성된 실시예를 보여준다. 도2에서 활성 영역(204) 및 터미네이션 영역(202)의 양쪽 모두에서 P-필러들(230,236)은 동일한 폭(W3)과 유사한 도핑 프로파일들을 가질 수 있다. 활성 영역(204) 및 터미네이션 영역(202)에서 N-형 메사 영역들(232,234, 본 개시물에서는 대안적으로 N-필러들로서 언급됨)이 동일한 에피택셜 층 또는 층들로 성장될 수 있다.
공지된 기술들을 사용하여, 전하 균형 조건을 달성하여 활성 영역(204) 보다 높은 항복 전압을 갖는 터미네이션 영역(202)이 초래되도록, P-필러들(230,236) 및 N-형 메사들(232,234) 내에서의 도핑 프로파일들 뿐만 아니라 메사 폭(W1)과 P-필러 폭(W3)이 디자인될 수 있다. 그에 반해서, 활성 영역(204)에서의 메사 폭(W2)은, 터미네이션 영역(202)을 포함하는 상기 소자의 다른 영역들보다도 낮은 항복 전압을 야기하는 상이한 전하 균형 조건을 얻기 위해 조정될 수 있다. 하나의 실시예에서, 활성 영역(204)이 보다 P-리치가 되도록 활성 영역(204)에서의 메사 폭(W2)은 터미네이션 영역(202)에서의 메사 폭(W1)보다 작게 만들어 질 수 있다. 다른 실시예에서, 활성 영역(204)이 보다 N-리치가 되도록 활성 영역(204)에서의 메사 폭(W2)은 터미네이션 영역(202)에서의 메사 폭(W1) 보다 크게 만들어질 수 있다. 이러한 기술들은 항복이 활성 영역(204)에서 처음 발생함으로써 UIS 이벤트 동안에 보다 안정된 항복 특성과 보다 균일하게 분포된 전류 흐름을 야기시킬 수 있도록 보장한다. 따라서, 소자의 항복 및 UIS 특성의 양쪽 모두가 향상된다. N-리치 활성 영역은 UIS 성능의 희생으로 향상된(보다 낮은) Rds-on을 얻을 수 있으며, P-리치 활성 영역은 Rds-on의 희생으로 보다 나은 UIS 성능을 제공할 수 있다는 것을 알아야 한다. 디자인 목표들에 따라서, 하나의 접근은 다른 것보다 바람직할 수 있다. 여러 가지 성능 향상들을 획득하기 위한 다수의 기술들이 다음에 기술된다.
도3은 활성 영역(301)이 과도 영역(304)을 거쳐서 터미네이션 영역(302)으로 이행하는 다이의 일부를 따른 단면도이다. 본 예시적 실시예에서, 과도 P-필러들(329A)은 PIso로 표시된 확산 영역(342)을 통하여 활성 영역(301) 내의 제1 접촉된 P-필러(329B)에 브릿지된다. 본 브릿지 확산은 N-형 메사 영역들(333A) 위로 연장될 수 있다. 본 명세서에 기술된 본 및 다른 실시예들에서, P-필러들과 분리된 상기 N-형 메사 영역들은 또한 "N-필러들"로서 언급될 수 있다. 과도 영역(304)에서 N-형 메사 영역들(333A)은 활성 N-필러들(333B) 보다 작거나 동일한 폭을 가지며, 과도 영역(304)에서 P 전하의 증가가 발생한다. P 전하에서의 이러한 증가는 활성 영역(301)의 항복 전압 아래의 항복 전압으로 감소될 수 있다. P 전하에서의 이러한 증가를 보상하기 위해, 과도 영역(304)에서 N-필러들(333A)의 폭이 활성 영역에서의 N-필러들(333B)의 폭 보다 크게 만들어질 수 있다. 이것은 과도 영역(304)에서의 항복 전압이 활성 영역(301)에서 보다 크게 유지되는 것을 보장한다. 도3에서 보여지는 실시예에서, 과도 영역(304)은 상기 브릿지 확산(342)의 폭에 의해 정의된다.
도2의 실시예처럼, 모든 영역들(터미네이션, 과도 및 활성 영역들)에서 모든 P-필러들(329A,329B,329C)의 폭은 본질적으로 동일할 수 있으며, 터미네이션 메사 영역들(333C)의 폭은 활성 메사 영역들(333B)의 폭 보다 클 수 있다. 그러나, 터미네이션 메사 영역들(333C)의 폭은 과도 메사 영역들(333A)의 폭 보다 크거나, 동일하거나, 또는 작을 수 있다. 하나의 실시예에서, 활성 영역(301)에서 P-필러들(329B)는 동일한 폭을 가질 수 있으며, 동일한 거리만큼 서로로부터 떨어질 수 있다. 그러나, 다른 실시예에서, 활성 영역(301)에서 P-필러들(329B)의 폭은 그들 사이의 공간보다 작을 수 있으며, 따라서 활성 영역에서 N-리치 조건을 제공해줄 수 있다. 하나의 실시예에서, 상기 활성 및 과도 영역의 N-필러들 및 P-필러들은 도1c에서 보여지는 레이아웃 구성과 유사한 동심원 형태로 상기 활성 및 과도 영역들을 둘러싸는 터미네이션 N-필러들 및 P-필러들을 갖는, 줄무늬 형상일 수 있다. 또다른 실시예에서, 상기 활성, 과도 및 터미네이션 N-필러들은 도1a에서 보여지는 레이아웃 구성과 유사한 동심원일 수 있다.
예를 들어 고전압 슈퍼-정션들의 디자인들과 같이, 필러들(예를 들어, P-필러들)이 ? 트랜치들을 식각하고 실리콘으로 그들을 충전함으로써 형성되는 디자인들에서, 공정 신뢰성은 트랜치 폭에 대한 깊이의 비(즉, 트랜치 어스펙트비)에 직접적으로 관련될 수 있다. 보다 높은 트랜치 어스펙트비들에 대하여, 트랜치들의 에피 충전은 보다 더 어려워진다. 도3은 드리프트 영역 속으로 깊게 연장되는 P-필러들이 ? 트랜치들에 대한 요구없이 형성되는 기술을 보여준다.
도3에서, 모든 P-필러들(329A,329B,329C)을 형성하기 위해 다중의 정렬된 주입을 갖는 다중-에피 공정이 트랜치 공정과 조합된다. 보여지는 바와 같이, 각 P-필러는 상기 P-필러의 상부 부분을 따라 트랜치-충전부(337) 뿐만 아니라 서로의 상부 상에 적층된 3개의 P-주입 영역들(335A,335B,335C)을 포함한다. 각 P-필러를 따라, 3개의 P-주입 영역들(335A,335B,335C) 및 상부 트랜치-충전부(337)는 분리된 N-에피층들에 상응한다. 즉, 도3에서 보여지는 예시적 실시예에서, 4개의 N-에피층들이 상기 P-필러들을 형성하기 위해 사용된다. 디자인 목표들에 따라서 4개보다 많거나 적은 에피층들이 사용될 수 있다.
도3의 실시예에 의해 예시화된 기술은 많은 장점들을 제공한다. 첫째로, 트랜치 식각 깊이가 본질적으로 감소됨으로써 감소된 트랜치 CD 및 보다 용이한 트랜치 충전을 허용한다. 또한, 셀 피치가 트랜치 식각 각도에 기인하여 감소될 수 있다. 즉, 상기 트랜치들은 바닥으로부터 상부까지 테이퍼를 식각됨으로써 상부에서 보다 넓어진 트랜치 폭을 야기한다. 이것은 필러에서 보이드들을 불러일으키는 상부에서 핀치 오프의 위험성 없이 완전히 충전될 수 있게 해준다. 보다 얕아진 트랜치 식각을 하는 것은 식각 각도의 탄젠트(tangent) 함수인 상부에서의 트랜치의 폭을 감소시킨다. 결론적으로, 상부에서의 필러의 폭은 보다 작아지며, 보다 얕아진 트랜치들은 충전하기가 더욱 용이하기 때문에 보다 작은 식각 CD를 갖도록 만들어질 수 있다. 따라서 보다 작아진 셀 피치 및 보다 낮아진 Rds-on이 얻어질 수 있다. 나아가, 아래의 도5a 내지 도5g와 관련하여 보다 충분히 기술된 바와 같이, 본 기술은 유리하게도: (1) 활성 영역에서 항복이 처음으로 발생되는 것을 보장하기 위해 활성 및 터미네이션 P-필러들에 대한 상이한 P 주입 CD들의 사용을 허용하며, 그리고 (2) P-형 바디 영역들과 N-형 드리프트 영역에 의해 형성된 접합 아래에서 애벌런치 항복(avalanche breakdown)이 잘 발생되는 것을 보장하기 위해 활성 영역에서 상기 P 주입 CD들을 조정하는 것이 허용된다.
도5a 내지 도5g로 가기 전에, 도3에서 보여진 필러 구조를 형성하기 위한 예시적 공정이 도4a 내지 도4h를 참조하여 기술될 것이다. 도4a는 N+ 출발 기판(404)을 보여준다. 도4b에서, 제1 N-에피층(407A)이 전형적인 기술들을 사용하여 성장될 수 있다. 도4c에서, P-주입 영역들(401A)을 형성하기 위해 P-주입이 수행될 수 있다. 전형적인 마스크 및 주입 공정이 P-주입 영역들(401A)을 형성하기 위해 사용될 수 있다. 도4d에서, 도4c에 대응하는 단계들이 제2 및 제3 N-에피층들(407B,407C)과 대응하는 P-주입 영역들(401B,401C)을 형성하기 위해 2회 이상 반복되며, 보다두꺼운 제4 N-에피층(407D)의 형성이 뒤따른다. 상기 제2 내지 제4 N-에피층들은 전형적인 기술들을 사용하여 형성될 수도 있다. 상기 제2 내지 제4 N-에피층들은 균일하며, 단차진, 또는 등급지어진 도핑 농도를 갖도록 형성될 수 있다. 아래에서 더욱 논의되는 것처럼, 상기 필러 길이 및/또는 깊이를 따라 소망하는 전하 불균형 조건을 얻기 위하여 각 P-주입 영역(401A,401B,401C)를 형성함에 있어서 상이한 주입 도핑 농도 및/또는 에너지가 선택될 수 있다.
도4e에서, 상기 최상부의 P-주입 영역들(401C)에 도달하기게 충분히 깊게 트랜치들(403)이 패턴되고 식각될 수 있다. 후면 정렬 기술들이 P-주입 영역들(401C)과 트랜치들(403)의 정렬을 보장하기 위해 사용될 수 있다. 도4f에서, 트랜치들(403)이 공지의 기술들을 사용하여 P-에피(405)로 충전될 수 있다. 도4g에서, P-에피(405)가 예를 들어, 전형적인 화학기계적 연마(CMP)공정을 사용하여 평탄화될 수 있다. 도4h에서, P-형 바디 영역(438), N+ 소오스 영역들(418), P+ 고농도 바디 영역들 뿐만 아니라가 게이트 구조 및 그것의 위에 놓이는 층들이 공지 기술들을 사용하여 형성될 수 있다. 도4a 내지 도4g에 의해 묘사된 공정에서, 분리된 N-형 버퍼층이 상기 기판과 상기 제1 N-에피층(407A) 사이에 결합되지 않는 반면에(도3에서 이루어진 것처럼), 이러한 버퍼층은 도4c에서 N-에피층(407A)를 형성하기 전에 적절한 N-에피층을 형성함으로써 결합될 수 있다. 대안적으로, N-에피층(407A)은 상기 버퍼층에 대한 이유로 보다 두껍게 만들어질 수 있다.
보여질 수 있는 바와 같이, 본 공정은 다중 P-주입 영역들(401A,401B,401C) 및 상대적으로 쉘로우 트랜치-충전부(403)의 조합으로부터 형성되는 P-필러들을 갖는 슈퍼-정션 소자를 생산한다. 따라서, 트랜치 식각 깊이가 본질적으로 감소됨으로써, 감소된 트랜치 CD 및 보다 용이해진 트랜치 충전을 허용한다. 또한 본 기술은 전형적인 기술들을 넘는 다수의 다른 장점들ㅇ르 제공하며, 그것의 일부가 도5a 내지 도5g에서 보여지는 실시예들을 참조하여 논의될 것이다.
도5a 내지 도5g는 트랜치-충전 공정과 다중 에피 및 주입 공정과의 조합에 의해 제공된 유연성이 성능 향상들을 얻기 위해 활용되는 여러 가지 실시예들을 보여준다. 도5a는 과도 P-필러들(529A) 및 터미네이션 P-필러들(529C)의 최하부 바닥 P-주입 영역들의 형성에 사용된 것 보다 큰 P-주입 CD가 활성 P-필러들(529B)의 최하부 바닥 P-주입 영역(535A)의 형성에 사용된다는 것을 제외하고, 도3과 유사한 단면도이다. 본 방식에서는, 활성 P-필러들의 바닥에서의 전하 불균형이 터미네이션 및 과도 P-필러들의 바닥에서의 전하 불균형 보다 크게 만들어지며, 따라서 항복이 활성 영역에서 처음으로 발생한다는 것을 보장해준다.
도5b는 활성, 과도 및 터미네이션 영역들에서 P-필러들을 따라 P-주입 영역들(555A,555B)이 플로팅(즉, P-주입 영역들(555A,555B)이 병합하지 않음) 도3 실시예의 변형을 보여준다. 이것은 도4c 및 도4d에 대응하는 공정 단계들에서 P-주입 도즈(dose) 및 에너지를 주의깊게 제어함으로써 달성될 수 있다. 상기 필러 영역들을 부유시키는 것은, 이들 영역들이 터미네이션에서 상기 플로팅 필러 영역들과 유사한 포텐셜을 추정할 수 있기 때문에 감소된 전하 균형 민감도를 허용해준다. 도5c는 과도 및 터미네이션 P-필러들에서 바닥 최하부 P-주입 영역들(555A)을 형성하는 데 사용한 것과 비교하여 보다 큰 P-주입 CD가 활성 P-필러들에서 바닥 최하부 P-주입 영역들(555A)를 형성하는 데 사용된다는 점을 제외하고, 도5b의 것과 유사한 다른 실시예를 보여준다. 도5a의 실시예와 유사하게, 보다 큰 P-주입 영역들(502)에 기인하여 활성 영역에서 보다 큰 전하 불균형이 항복이 활성 영역에서 발생되도록 해준다.
도5a 및 도5c의 실시예들에서, 보다 큰 P-주입 영역들이 모든 활성 P-필러들과는 대조적으로 모든 다른 활성 P-필러들을 위해 형성될 수 있다. 본 기술은 전류 흐름 상에서 보다 큰 P-주입 영역들의 영향(예를 들어, P-필러들의 바닥에서 전류 경로를 핀치 오프하는 것)이 감소됨으로써 Rds-on을 향상시킨다는 점에서 바람직하다. 또한 보다 큰 P-주입 영역들이, 항복이 활성 영역에서 균일한 방식으로 발생되는 한, 애벌런치 전류에 의존하여 모든 제3 활성 P-필러 또는 모든 제4 활성 P-필러 또는 어떤 다른 패턴의 바닥에서 형성될 수 있다.
도5d는 다중 N-주입 영역들(572A,572B,572C)이 P-주입 영역들(535A,535B,535C) 사이에서 형성된다는 것을 제외하고, 도3에서 보여지는 것과 유사한 또다른 실시예의 단면도를 보여준다. 이들 N-주입 영역들은 전하 균형 및 불균형에 대한 제어를 보다 잘 할 수 있게 해 줄 뿐만 아니라 상기 필러들을 바닥에서 N-리치하게 만들어 준다. 바닥에서 N-리치 불균형을 갖는다는 것은 필러 핀치 오프의 결과로서 Rds-on을 불리하게 하지 않고, 상기 애벌런치 위치를 실리콘에서 보다 깊이 이동시키는 다른 방법이다. 도4c 및 도4d를 참조하면, N-주입 영역들(572A,572B,및 572C)이 공지 기술들을 사용하여 대응하는 P-주입 영역들을 형성하기 전에 바로 또는 형성한 후 바로 형성될 수 있다. 되돌아가 도5d를 참조하면, 상기 N-주입 영역들(572A, 572B,572C) 및 상기 P-주입 영역들(535A,535B,535C)이 활성, 과도 및 터미네이션 영역들에서 유사한 전하 균형 특성을 제공하는 방식으로 형성되는 동안에, 도5e에서 보여지는 실시예에서는, 과도 및 터미네이션 영역들에서 최하부 N-주입 영역들(572A)과 비교하여 활성 영역에서 최하부 N-주입 영역들(572A)를 형성하는 데 보다 작은 N-주입 CD가 사용되며, 그리하여 활성 영역에서 항복을 일으키게 한다. 활성 영역에서 보다 작은 N-주입 영역들(572A)은 대안적으로 모든 다른 활성 N-필러(도5e에서 보여지는 바와 같이 각각 그리고 모든 활성 N-필러 대신에)의 바닥에서 형성될 수도 있다. 도5f에서 보여지는 또 다른 실시예에서는, 바닥 최하부 N-주입 영역이 단지 상기 활성 영역에서 N-주입을 막아줌으로써 활성 영역에서 함께 제거될 수도 있다. 대안적으로, 바닥 최하부 N-주입 영역이 모든 다른 활성 N-필러로부터 제거될 수도 있다.
도5g는 터미네이션 및 과도 영역들에서 사용된 것 보다 큰 P-주입 CD가 할성 P-필러들에서 최하부 P-주입 영역들(535A)을 위해 사용되며, 최하부 N-주입 영역들이 단지 활성 영역에서 제거되는 또 다른 실시예를 보여준다. 여러 가지 실시예들 중에서, 본 실시예는 활성 P-필러들의 바닥에서 최대 P-리치 조건을 제공한다. 다른 치환들이 본 명세서에 개시된 여러 가지 실시예들의 견지에서 상상될 수 있다. 예를 들어, 도5g에서 보다 큰 P-주입 영역들이 보다 좋은 Rds-on을 얻기 위해 모든 다른 P-필러들의 바닥에 형성될 수 있으며, 또는 도5g에서, 바닥 최하부 N-주입 영역을 완전히 제거하는 대신에 보다 작은 N-주입 영역들(도5e에서 영역들(572A)과 같은)이 Rds-on을 향상시키기 위해 사용될 수 있다. 나아가, 여러 가지 실시예들에서 보여진, P-주입 영역들 및/또는 N-주입 영역들, 또는 그들의 선택 그룹들이 상기 P-필러의 전체 길이를 따라 연장되지 않도록(예를 들어, 페이지 속으로) 형성될 수도 있다. 또한, 도3 및 도5a 내지 도5g의 단면도들이 상기 활성 영역에서의 메사 폭들과 상기 과도 및 터미네이션 영역들에서의 메사 폭들이 상이한 것을 보여주는 동안에, 하나의 실시예에서는 활성, 과도 및 터미네이션 영역들에서 모든 메사 폭들이 동일하며, 그리고 상기 활성 영역에서 바닥 최하부 P-주입 영역들 및/또는 상기 활성 영역에서 바닥 최하부 N-주입 영역들이 위에 기술된 여러 가지 실시예들에서 개괄된 바와 같이, 활성 영역이 터미네이션 영역 보다 낮은 항복 전압을 갖는 것을 보장하기 위해 조정된다. 또한 위에서 기술된 여러 가지 실시예들이 도1a 내지 도1c에서 보여지는 3가지 레이아웃 구성들의 어느 하나를 사용하여 구현될 수 있다는 것을 알 수 있다.
도3, 도4a 내지 도4h 및 도5a 내지 도5g를 참조하여 기술된 실시예들이 상기 트랜치 식각 깊이가 본질적으로 감소됨으로써 보다 용이한 트랜치 충전을 허용하는 기술들을 개시하는 동안에, 동일한 것을 달성하기 위한 다른 기술이 도6a 내지 도6b에 보여진다.
도6a 내지 도6b는 2-단계 필러 공정을 사용하여 P-필러들을 형성하는 공정을 보여주는 단면도들이다. 도6a에서, 제1 N-에피층(604)이 공지의 기술들을 사용하여 고농도로 도핑된 기판(602) 위로 성장된다. ? 트랜치(606)의 바닥 부분(606A)이 제1 에피층(604) 내에 형성되며, 이어서 전형적인 방법들을 사용하여 P-형 실리콘 물질(608A)로 충전된다. 평탄화 공정(예를 들어, 화학기계적 연마)이 제2 N-에피층(609)을 형성하는 다음 공정 단계가 수행되기 전에 실리콘의 상부 표면을 평탄화하기 위해 수행될 수 있다. 제2 에피층(609)이 전형적인 기술들을 사용하여 제1 에피택셜층(604) 위로 형성된다. 이어서 ? 트랜치(606)의 상부 부분(606B)이 제2 에피층(609) 내에 형성되며, 이어서 전형적인 방법들을 사용하여 P-형 실리콘 물질(608B)로 충전된다. 후면 정렬 기술들이 상부 및 바닥 트랜치들(606A, 606B)이 적절히 정렬되는 것을 보장하기 위해 사용될 수 있다.
다음으로, 평탄화 공정이 후속 단계들 전에 상기 실리콘의 상부 표면을 평탄화하기 위해 수행될 수 있다. 포스트 베이크(예를 들어, 1200℃의 온도에서 60분)가 두개의 에피층들 내의 결함들을 어닐링하여 제거되도록(anneal out) 수행될 수 있다. 추가 공정이 표면 구조들을 형성하기 위해 다음에 수행될 수도 있다. 예를 들어, MOSFET의 경우, 도6b에서 보여지듯이, P-형 바디 영역(610), N+ 소오스 영역들(614), P+ 고농도 바디 영역들(612) 뿐만 아니라 게이트 구조 및 그것의 위에 놓이는 층들이 공지 기술들을 사용하여 형성될 수 있다. 도6a 내지 도6b에 의해 묘사된 2-단계 필러 공정이, 예를 들어 트랜치되어 형성된 필러들이 훨씬 깊게 연장되는 보다 고전압의 소자들을 위해, 부가적인 에피, 트랜치 식각 및 트랜치 충전 단계들을 포함하도록 확장될 수도 있다.
본 기술은 다수의 장점들을 제공한다. 다중의 단계들로 ? 트랜치를 형성하고 충전함으로써, ? 트랜치를 충전하는 것이 보다 용이하게 이루어진다. 또한 본 기술은 보다 고전압의 소자들을 수용하기 위해 용이하게 크기가 조정될 수 있다. 즉, 목표 항복 전압 및 그에 대응하는 깊이에 의존하여, 에피층들의 수와 그에 대응하는 트랜치 식각 및 충전 단계들이 증가될 수 있다. 부가적으로, 본 기술은 2개의 N-에피층들을 위한 두께들 및 도핑 프로파일들에 대한 독립적인 선택 뿐만 아니라 두개의 트랜치 충전들을 위한 도핑 프로파일들에 대한 독립적인 선택을 허용함으로써 현저한 유연성을 제공한다. 본 유연성은 ? 트랜치들(600)을 따라서 전계 특성들에 대한 보다 정밀한 제어를 가능하게 해준다. 예를 들어, 필드 농도의 정도, 뿐만 아니라 전계 프로파일(예를 들어, 평탄함 또는 이중 피크)과 피크 전계의 위치가, 상기 에피층들의 두께 및 상기 에피층들의 도핑 프로파일들 및 상기 트랜치 충전 물질을 조정함으로써 제어될 수 있다.
예를 들어, 도7a 내지 도7d에서의 시뮬레이션 결과들은 트랜치 깊이를 따라서 전계 농도의 정도에 대한 트랜치 충전들의 도핑 농도의 영향을 보여준다(이들 시뮬레이션들에서는, 두개의 N-에피층들의 두께들과 도핑 농도는 변하지 않는다). 이들 도면들에서, t1 및 t2는 각기 바닥 에피(604)(도6a)와 상부 에피(609)(도6)의 두께를 나타내며, N1 및 N2는 각기 바닥 에피(604)와 상부 에피(609)의 도핑 농도를 나타내며, P1 및 P2는 각기 ? 트랜치(606)의 바닥 부분(606A)에서의 P-형 실리콘 물질(608A)과 ? 트랜치(606)의 상부 부분(606B)에서의 P-형 실리콘 물질(608)의 도핑 농도를 나타낸다. 다른 예로서, 도8a 내지 도8d에서의 시뮬레이션 결과들은 피크 전계의 위치에 대한 트랜치 충전들의 도핑 농도의 영향을 보여준다(이들 시뮬레이션들에서는, 도7a 내지 도7d와 유사하게, 두개의 N-에피층들의 두께들과 도핑 농도는 변하지 않는다). 도9a 및 도9b에서의 시뮬레이션 결과들은, 전계에서 이중 피크를 생성하기 위해 여러 가지 파라미터들 및 물리적 치수들이 조정됨으로써 항복 전압을 증가시키는 또다른 예를 나타낸다. 도10a 및 도10b에서의 시뮬레이션 결과들은 에피층들에 대한 적절한 두께들 및 트랜치 충전 물질에 대한 적절한 도핑 농도를 사용함으로써 훨씬 높은 항복 전압이 얻어질 수 있는 또다른 예를 보여준다(본 특별한 시뮬레이션 결과는, 표준 900V MOSFET들과 비교하여, 도10b의 테이블에서 확인되는 파라미터들 및 치수들이 동일한 항복 전압을 위해 본질적으로 보다 낮은 Rds-on --10의 지수--를 산출한다는 것을 보여준다는 것을 알 수 있다). 따라서, 필러의 깊이를 따라 피크 충격 이온화의 위치 및 애벌런치 지점이 상기 바디 접합 아래가 되도록 제어될 수 있다.
[0089] 위에서 논의된 바와 같이, 바디-드리프트 접합으로부터 벗어나 상기 필러들의 하반부를 따라 애벌런치 항복의 시작을 유도하는 것이 유리하다. 도11a는 본 발명의 예시적 실시예에 따른 단면도를 보여주며, 여기서 N-풍부 영역들(1105)이 국부적인 전하 불균형을 생성하도록 N-충전 트랜치들(1107)의 바닥에 형성될 수 있으며, 그리하여 상기 필러 바닥들에서 애벌런치 항복의 시작을 유발할 수 있다. 도11a 구조의 이러한 특성은 도11b에서 보여지는 전계 커브로부터 보여질 수 있다. 상기 전계 커브는 도11a에서 단면도의 깊이를 따라 전계 프로파일을 보여준다. 보여지는 바와 같이, N-풍부 영역들(1105)은 상기 전계 피크가 상기 필러들의 바닥 근처에서 발생하도록 해준다. 바람직하게는 N-풍부 영역들(1105)은 전하 불균형을 발생시키기 위해 N-필러들(1108) 보다 높은 도핑 농도를 갖는다. 상기 전계 프로파일 및 그러므로 상기 항복 전압은 양쪽 필러들에서 전체 N-형 및 P-형 전하의 함수이기 때문에, 상기 N-필러들이 보다 고농도로 도핑되어 있으며, 좁게 이루어져서 피치를 감소시킨다. 이러한 이점은, 상기 P-필러 도핑으로부터 상기 N-필러로의 측면 확산 보상의 영향이 최소화되기 때문에 실현된다.
도11a의 구조는 다음과 같이 형성될 수 있다. N-에피층(1104)이 통상의 기술들을 사용하여 N+ 기판(1102) 위로 성장될 수 있다. N-풍부 주입이, N-필러들(1108)의 바닥들이 종료되는 N-풍부 영역들(1105)을 형성하기 위해 수행될 수 있다. 통상의 마스킹 및 주입 공정이 N-풍부 영역들(1105)을 형성하기 위해 사용될 수 있다. 주입 도핑 농도 및 에너지는 필러 바닥들에서 목표 전하 불균형 조절에 따라 설정될 수 있다. N-풍부 영역들(1105)을 형성하기 위한 대안적인 방법은 N-에피층을 성장시키고, 필러 트랜치들을 식각하고, 이어서 N-풍부 도펀트들로 상기 트랜치들의 바닥에 주입하는 것이다.
하나 또는 그 이상의 P-에피층들(1106)이 통상의 기술들을 사용하여 N-에피층(1104) 위로 성장될 수 있다. 상기 하나 또는 그 이상의 P-에피층들(1106)은 균일한, 단차진(stepped), 또는 등급지어진(graded) 도핑 농도를 갖고 형성될 수 있다. 트랜치들(1107)이 N-풍부 영역들(1105)에 도달하기에 충분하도록 깊게 패턴되고 식각될 수 있다. 후면 정렬 기술들이 N-풍부 영역들(1105)과 트랜치들(1107)의 정렬을 보증하기 위해 사용될 수 있다. 트랜치들(1107)은 공지의 기술들을 사용하여 N-에피로 충전될 수 있다. 상기 트랜치들을 충전하기 위해 사용된 상기 N-에피는, 상기 P-에피(1106) 위로 잔류하는 N-에피의 어떤 일부들이 전력 소자의 상부 구조를 형성하는 데 사용될 수 있기 때문에 완전히 평탄화될 필요는 없다. 대안적으로, 상기 트랜치들을 충전하기 위해 사용된 상기 N-에피는 예를 들어, 통상의 화학기계적 연마(CMP) 공정을 사용하여 평탄화될 수 있다. P-바디 영역들(1110), N+ 소오스 영역들(1114), P+ 고농도 바디 영역들(1112) 뿐만 아니라 게이트 구조(1116)과 그 위에 놓이는 층들(도시 안됨)이 공지의 기술들을 사용하여 형성될 수 있다. 하나의 실현으로서, P-바디 영역들(1110), 소오스 영역들(1114) 및 고농도 바디 영역들(1112)이 게이트 구조(1116)가 형성된 후 모두 형성된다.
도12a에서 보여지는 다른 실시예에서, 하나 이상의 P-에피층들(1206a)이 통상의 기술들을 사용하여 N-에피층(1204) 위로 형성될 수 있다. 상기 하나 이상의 P-에피층들(1206a)은 균일한, 단차진 또는 등급지어진 도핑 농도를 가질 수 있다. 보다 하부의 트랜치들(1207)이 N-풍부 영역들(1205)에 도달하기에 충분히 깊게 패턴되고 식각될 수 있다. 보다 하부의 트랜치들(1207)은 공지 기술들을 사용하여 N-에피(1208a)로 충전될 수 있다. 이어서 하나 이상의 N-에피층들(1208b)이 통상의 기술들을 사용하여 상기 하나 이상의 P-에피층들(1206a) 및 상기 N-에피 충전된 보다 하부의 트랜치들(1207) 위로 성장된다. 상기 하나 이상의 N-에피층들(1208b)은 균일한, 단차진 또는 등급지어진 도핑 농도를 가질 수 있다. 보다 상부의 트랜치들(1209)이 상기 하나 이상의 P-에피층들(1206a)에 도달하기에 충분히 깊게 패턴되고 식각될 수 있다. 보다 상부의 트랜치들(1209)은 공지 기술들을 사용하여 P-에피(1206b)로 충전될 수 있다. 상기 보다 상부(upper)의 트랜치들은 후면 정렬 기술들을 사용하여 상기 보다 하부(lower)의 트랜치들에 정렬될 수 있으며, 또는 상기 보다 하부의 트랜치들에 직각으로 달릴 수 있다.
보여질 수 있는 바와 같이, N-필러들(1208)은 그들의 상반부를 따라 역 테이퍼를 가진다. 상부 트랜치들(1209)를 충전하기 위해 사용된 P-에피(1206b)는 예를 들어 통상의 CMP 공정을 사용하여 평탄화될 수 있다. P-바디 영역들(1210), N+ 소오스 영역들(1214), P+ 고농도 바디 영역들(1212) 뿐만 아니라 게이트 구조(1216)와 그 위에 놓이는(overlying) 층들(도시 안됨)이 공지 기술들을 사용하여 형성될 수 있다. 하나의 실시예에서, P-바디 영역들(1210), 소오스 영역들(1214), 고농도 바디 영역들(1212)은 모두 게이트 구조(1216)이 형성된 후 형성된다. 본 구조의 장점은, 표면에서 더 넓어진 P-필러가 애벌런치 지점을 밀어 내림으로써 애벌런치가 표면 P-바디 영역 아래에서 발생하며, 상기 N-풍부에 기인하여 바닥에서 증가된 전계가 상기 피크 전계를 바닥에서 발생토록 하게 해준다는 것이다. 도12a 구조의 이러한 특성은 도12b에서 보여지는 전계 커브로부터 보여질 수 있다. 상기 전계 커브는 도12a의 단면도의 깊이를 따른 전계 프로파일을 보여준다. 바닥에서 상기 N-풍부와 함께 더 넓어진 N-필러는, JFET 효과에 기인하여 핀치-오프가 발생되며 Rds-on을 낮추는 피크 전류를 증가시킨다.
상기 N-풍부 영역들(도11a에서의 1105 및 도12a에서의 1205)은 유리하게도 애벌런치 항복을 필러들의 바닥에서 유도하며, 따라서 향상된 UIS 능력을 갖는 소자를 가능하게 한다. 상기 N-풍부 영역들은 또한 다른 유리한 방식으로 사용될 수 있다.
위에서 논의된 바와 같이, 터미네이션 영역들, 게이트 런너 영역들 및 전하 불균형의 잠재적인 원천이 될 것 같은 다른 영역들 보다 본질적으로 낮은 항복 전압을 가지며, 활성 영역에서 항복이 개시됨으로써, 트랜치 충전 전하 균형 소자들에서 소자 거칠기가 향상될 수 있다. 하나의 실시예에서, N-풍부 영역들이 모든 다른 활성 N-필러의 바닥에서 형성될 수 있다. 다른 실시예들에서, N-풍부 영역들이 활성 N-필러들 보다 넓거나 좁을 수 있거나, 또는 균일 또는 비균일한 패턴으로 N-필러의 길이를 따라 분포될 수 있다. 또 다른 변형에서, N-풍부 영역의 분포는 모든 P-필러를 위해 동일해질 필요는 없을 것이다. 또 다른 실시예에서, 상기 N-풍부 영역들은 활성 영역에서 블랭킷 방식(즉, 인접한 N-풍부 영역들이 함께 병합한다)으로 형성될 수도 있다. 대아적으로, 상기 N-풍부 영역들은 상기 활성 및 터미네이션 영역들 무두를 가로질러 블랭킷 방식으로 형성될 수도 있다.
도11a 및 도12a 기술의 다른 변형들에 따라서, 애벌런치가 국부화된 영역에서 개시되도록 전하 균형을 방해하고 그럼으로써 보다 낮은 항복 전압의 위치를 생성하기 위해 P-필러들의 바닥 또는 N-필러들의 바닥에 P-풍부 영역들(도시 안됨)이 형성될 수 있다. 상기 P-풍부 영역들은 상기 활성 및 터미네이션 영역들 모두에서 실현될 수 있으며, 따라서 항복이 필러들의 바닥 근처 및 실리콘 표면으로부터 먼 곳에서 발생되는 것을 보장해준다. 대안적으로, P-풍부 영역들이 단지 활성 영역에서만 실현될 수 있으며, 따라서 항복이 상기 활성 영역 내에서 일어나게 하도록 전하 균형이 상기 활성 영역에서 방해받는다. 상기 P-풍부 영역들은 P-필러들 보다 넓거나 좁을 수 있으며, 균일한 또는 비균일한 패턴으로 P-필러의 길이를 따라 분포될 수 있다. 다른 변형에서는, 상기 P-풍부 영역들이 상기 활성 영역에서 모든 다른 P-필러의 바닥에 형성될 수도 있다. 또 다른 변형에서, P-풍부 영역의 분포가 모든 P-필러에 대하여 동일할 필요는 없을 것이다.
도11a, 도12a 및 위에서 기술된 이것의 여러 가지 실시예들에서 묘사된 기술은 도1a 내지 도1c에서 보여지는 3개의 레이아웃 구성들의 어느 하나를 사용하여 실현될 수 있다.
P-필러들이 ? 트랜치들을 사용하여 형성되는 슈퍼-정션 접근법에서는, 상기 ? 트랜치들을 충전하기 위해 전형적으로 사용되는 에피 물질에서 보이드들의 형성을 방지하는 것이 어렵다. 이러한 보이드들은 신뢰성 및 누설 문제들을 유도할 수 있기 때문에 원하지 않는 것이다. 도13a 및 도13b는 보이드들이 없는 슈퍼-정션 소자를 형성하는 데 사용된 3 단계 트랜치 충전 공정을 보여주는 단면도들이다.
도13a에서, N 에피(1302)로서 도면에 표시된 하나 이상의 N-형 에피택셜층들이 적절한 기판(도시 안됨) 위로 형성될 수 있다. N 에피(1302)에서 공지된 기술들을 사용하여 트랜치들(1304)이 식각된다. 상기 트랜치 측벽들 및 바닥에 형성되는(lining) P-형 에피택셜층(1306)이 통상의 방법들을 사용하여 형성된다. 다음에, 유전체층(1308)(예를 들어, 성장된 또는 퇴적된 산화물)이 공지의 방법들을 사용하여 트랜치들(1304) 내의 P-에피층(1306) 위로 형성된다. 마지막으로, 트랜치들(1304)의 중심부의 나머지 부분이, 공지의 방법들을 사용하여 도핑되거나 도핑되지 않은 비정질 실리콘 또는 폴리실리콘과 같은 컨포말(conformal) 물질로 충전된다. 에피가 상기 트랜치를 단지 부분적으로 충전하기 위해 사용되고, 폴리실리콘과 같은 컨포말 물질이 충전하기가 어려운 ? 트랜치들의 중심 부분을 충전하기 위해 사용되기 때문에 본 기술은 보이드들의 형성을 제거해준다. P-필러(1306)를 경유하여 전하 균형 목적들을 위해 상기 P-전하를 주의깊게 설정하는 능력을 보존하면서 보이드가 없는 ? 트랜치들의 충전이 달성된다. 즉, 트랜치들의 중심 부분을 충전하기 위해 콘포말 물질(1310)을 사용하는 것은, P 에피 라이너(1306)가 P-전하의 정밀한 제어를 가능하게 하면서 보이드들의 형성을 제거해준다. 유리하게도,이번에는 유전체층(1308)이 P-에피 라이너(1306)로부터 폴리 충전(1310)로의 P-도펀트들의 외부 확산을 방지해주는 캡층(cap layer)으로서 역할을 한다. 따라서 전하 균형은 트랜치 폭에 독립적으로 된다.
도13b에서, 소자의 표면 구조가, 본 경우에는 플래너 게이트 MOSFET, 형성된다. 다른 MOSFET 구조들(예를 들어, 트랜치 게이트 변형) 또는 슈퍼-정션 소자들의 다른 형태들(예를 들어, 플래너 게이트 또는 트랜치 게이트 IGBT들)에서 상기 3 단계 트랜치 충전 공정을 결합하는 것은 본 개시물의 견지에서 자명할 것이다. 도13b에서, P형 바디 영역들(1312), N+ 소오스 영역들(1314) 및 P+ 고농도 바디 영역들(1316)이 통상의 기술을 사용하여 N 에피(1302) 내에 형성된다. 게이트 유전체(1318) 및 게이트 전극들(1320)을 포함하는 게이트 구조가 공지된 공정들을 사용하여 형성된다. 소오스 금속(1322), 접촉 소오스 영역들(1314), 고농도 바디 영역들(1316) 및 폴리 충전(1310)이 공지된 기술들을 사용하여 형성된다. 상기 기판(도시 안됨)과 접촉하는 후면 드레인 금속(도시 안됨)이 통상의 방법들에 따라 형성된다.
보다 앞서서 언급된 바와 같이, 보이드들의 형성없이 에피로 ? 트랜치들을 충전하는것은 어렵다. 보이드들은 신뢰성 및 누설 이슈를 유도할 수 있으며, 따라서 원하지 않는 것이다. 도14는 트랜치 충전 공정에서 보이드들의 형성을 최소화하는 슈퍼정션 전력 소자의 단순화된 단면도를 보여준다. 트랜치들(1408)(그것의 하나가 도14에 도시된다)이 하나 이상의 N-에피층들(1402) 내에 형성된다. 인접한 트랜치들(1408)을 서로로부터 분리시키는 상기 하나 이상의 N-에피 층들(1402)의 부분들이 N-필러들을 형성한다. 두꺼운 P-에피 라이너(1404)가 트랜치들(1408) 내에서 성장된다. P-에피 라이너(1404)는 상기 P-필러들을 위해 P 전하를 설정한다. 트랜치(1408)의 대부분이 P-에피 라이너(1404)에 의해 충전되며, 그것의 두께는 트랜치들(1408)의 상부가 에피 성장 공정 후에 개방되어 유지되도록 선택된다. 이어서 유전체 물질(1406)이 트랜치의 나머지를 충전하기 위해 사용된다. 하나의 실시예에서, 유전체 물질(1406)을 고품질의 열 산화물을 포함한다. 상기 열 산화물의 충전은 신뢰성을 향상시켜준다. 또한, 상기 P 전하는 P-에피 라이너(1404)에 의해 용이하게 제어될 수 있다. 전력 소자의 나머지 구조적인 상세한 것들(도시 안됨) 및 그들을 형성하는 방식은 도13b에서 보여지는 것들과 유사할 것이다.
? 트랜치들에서 보이드들의 형성을 제거하고자 하는 다른 실시예가 도15에서 보여진다. 본 실시예는 상기 충전 공정이 트랜치들 내에서 부가적인 에피층을 형성하는 것을 포함한다는 것을 제외하고는 도14의 실시예와 유사하다. 도15에서, 트랜치들(1508)(그것의 하나가 도15에 도시된다)이 하나 이상의 N-에피층들(1502) 내에 형성된다. 인접한 트랜치들(1508)을 서로로부터 분리시키는 상기 하나 이상의 N-에피 층들(1502)의 부분들이 N-필러들을 형성한다. 상기 트랜치 측벽들 및 바닥을 라이닝(lining)하는 제1 P-에피 라이너(1510)가 트랜치들(1508) 내에 형성된다. 이어서 트랜치들(1508)은 다른 저농도로 도핑된 P-에피층(1504)로 거의 충전된다. P-에피층들(1510 및 1504)의 두께는 트랜치들(1508)의 상부가 에피 성장 공정 후에 개방되어 유지되도록 선택된다. 이어서 유전체 물질(1506)이 트랜치의 나머지를 충전하기 위해 사용된다. 하나의 실시예에서, 유전체 물질(1506)을 고품질의 열 산화물을 포함한다. 전력 소자의 나머지 구조적인 상세한 것들(도시 안됨) 및 그들을 형성하는 방식은 도13b에서 보여지는 것들과 유사할 것이다.
도16a는 교번하는 도전형의 필러들을 갖는ㅈ 또 다른 슈퍼-정션 소자의 단면도를 보여준다. 본 실시예에서, 상기 P-필러들은 2개의 상이하게 도핑된 P 에피층들: 외부 P-에피층(1610A) 및 중심 P 에피층(1610C)을 포함한다. 이들 두 에피층들은 증가하는 도핑 농도의 P 에피층들로 상기 트랜치를 연속적으로 충전함으로써 형성될 수 있다. 이러한 P-필러 구조의 장점은, 상기 외부 P-에피층(1610A)이 저농도로 도핑됨으로써 인접한 N-필러들 속으로의 P형 도펀트의 측면 확산이 최소한으로 되거나 N-필러 저항의 증가에 영향을 주지 않기 때문에 상기 N-필러들의 폭이 온전하게 유지된다는 것이다. N-필러들의 폭과 저항을 온전하게 유지한다는 것은 Rds-on을 향상시킨다.
도16a 구조는 역행하는(retro-graded) N-필러를 더 포함한다. 보여지는 바와 같이, 상기 N-필러는 바닥부터 상부에 이르기까지 N+ 영역(1618), N 에피층(1606) 및 N- 에피층(1608)을 포함한다. 이러한 역행하는 N-필러는 유리하게도 상기 P-바디 및 N-드리프트 영역들에 의해 형성된 P-N 접합에서 피크 전기를 감소시키며, Rds-on을 저하시킨다. 상기 N-필러의 N+ 영역(1618)은 다음과 같이 형성될 수 있다. 기판(1602) 위로 N-에피층(1604)을 형성하기 전에 고농도의 아세닉 도즈가 마스크를 사용하여 기판(1602)의 영역(1604) 속으로 주입된다. 후속하는 열 사이클들 동안에, 고농도로 주입된 영역(1604)의 아세닉이 N- 에피층(1604) 속으로 상향 확산되어 N+ 영역(1618)을 형성한다.
도16a 구조의 나머지 부분들은 다음과 같이 형성될 수 있다. N 에피층(1606) 및 N- 에피층(1608)이 통상의 기술들을 사용하여 N- 에피층(1604) 위로 형성된다. N- 에피층(1608) 및 N 에피층(1606) 속으로 확장되는 ? 트랜치들이 공지된 방법들을 사용하여 형성된다. 상기 ? 트랜치들은 N- 에피층(1604)에서 또는 N- 에피층(1604)에 도달하기 전에 종료한다. 이어서 ? 트랜치들이 통상의 에피 공정들을 사용하여 P 에피층들(1610A 및 1610C)로 충전된다. 상기 슈퍼-정션 소자의, 본 경우에는 트랜치 게이트 MOSFET의 나머지 표면 구조들이 공지된 기술들을 사용하여 형성된다. 게이트 전극들(1612)을 수용하는 게이트 트랜치들이 N- 에피(1608)에 형성되며, 상기 트랜치 바닥을 따라서 두꺼운 바닥 산화물을 형성하는 것이 뒤따른다. 게이트 유전체(1616)가 상기 트랜치 측벽들을 따라 형성되며, 게이트 트랜치들 내에 리세스된(recessed) 게이트 전극들(1612)을 형성하는 것이 뒤따른다. 소오스 영역들(1614)이 상기 게이트 트랜치들에 인접하여 형성되며, 소오스 영역들(1614) 및 P 에피층들(1610A 및 1610C)과 접촉하는 소오스 금속이 상기 구조의 상부 표면을 따라 형성된다. 기판(1602)과 접촉하는 드레인 금속(도시 안됨)이 후면을 따라 형성된다.
도16b는 교번하는 도전형의 필러들을 갖는 다른 슈퍼-정션 소자의 단면도를 보여준다. 본 실시예에서, 상기 P- 필러들은 두개의 상이하게 도핑된 에피층들: 외부 P+ 에피층(1611A)과 중심 P- 에피층(1611C)을 포함한다. 이러한 P- 필러 구조의 장점은, P- 필러 전하가 상기 트랜치 안쪽에 형성되는 상기 외부 P+ 에피층(1611A)에 의해 설정된다는 것이다. 따라서, 상부 및 바닥에서 상기 P- 필러의 전하 변형의 효과는 일정하게 유지되며, 상부에서 더 넓어지는 트랜치를 만드는 트랜치 각도에 독립적이다. 상기 트랜치의 상부로부터 바닥에 이르기까지 상기 P- 전하를 동일하게 유지한다는 것은 상기 트랜치 각도로부터 야기되는 전하 불균형에서의 변형을 줄여주며, 이어서 항복 전압의 보다 적은 변형을 초래한다.
도16c는 교번하는 도전형의 필러들을 갖는 또 다른 슈퍼-정션 소자의 단면도를 보여준다. 본 실시예에서, 상기 P- 필러들은 3개의 상이하게 도핑된 P 에피층들: 외부 P- 에피층(1613A), 중심 P- 에피층(1613C) 및 상기 외부 P- 에피층(1613A)과 상기 중심 P- 에피층(1613C)에 의해 샌드위치된 중간 P 에피층(1613B)을 포함한다. 이들 3개의 에피층들은 상이한 도핑 농도들의 P 에피층들로 상기 트랜치를 연속적으로 충전함으로써 형성될 수 있다. 이러한 P- 필러 구조는 도16a와 도16b 사이의 절충을 제공한다. 본 구조는 도16a의 장점, 즉 상기 N- 필러들 속으로 P형 도펀트들의 측면 확산이 본질적으로 감소됨으로써 N-필러 저항에 대한 영향을 최소화하거나 제거한다는 것을 제공한다. 도16c 구조는, 상부 및 바닥에서 P-필러의 전하 변형의 효과가 일정하게 유지되고, 상기 P-필러 전하가 상기 중간 P+ 에피층(1613B)에 의해 설정되기 때문에 트랜치 각도에 독립적이라는 점에서 상기 도16b의 장점을 또한 제공한다. 따라서 도16c 구조는 감소된 항복 전압 변형 및 감소된 Rds-on의 장점을 갖는다.
도17은 교번하는 도전형의 필러들을 갖는 또 다른 슈퍼-정션 소자의 단면도를 보여준다. 본 실시예에서, 상기 P- 필러들은 3개의 상이하게 도핑된 P 에피층들: 외부 P- 에피층(1710A), 중심 P+ 에피층(1710C) 및 상기 외부 P- 에피층(1710A)과 상기 중심 P+ 에피층(1710C)에 의해 샌드위치된 중간 P 에피층(1710B)을 포함한다. 이들 3개의 에피층들은 증가하는 도핑 농도의 P 에피층들로 상기 트랜치를 연속적으로 충전함으로써 형성될 수 있다. 이러한 P-필러 구조의 장점은, 상기 외부 P- 에피층(1710A)이 저농도로 도핑됨으로써 외부-확산이 최소로 되기 때문에 상기 N-필러들의 폭이 온전하게 유지된다는 것이다. N-필러들의 폭과 저항을 온전하게 유지한다는 것은 Rds-on을 향상시킨다.
도18에서 보여지는 다른 실시예에서, P-풍부 영역(1822)이 도11에서 N-풍부 영역들(1105)을 형성하기 위해 위에 기술된 것들과 유사한 기술들을 사용하여 각 P-필러의 바닥에서 형성된다. 이러한 P-풍부 영역들은 유리하게도 N- 에피층(1604)으로부터 도펀트들의 상향 확산을 보상한다. 도11에서 N-풍부 영역들(1105)과 관련하여 위에서 논의된 동일한 변형들 중의 많은 것이 도18의 실시예에 적용될 수 있다. 또한 풍부 영역(1822)은 도16a 내지 도16c 및 도17에서 보여지는 실시예들에서 P 필러들의 바닥을 따라 형성될 수 있다.
비록 도16a에서의 에피층(1610A), 도16b에서의 에피층(1611C), 도16c에서의 에피층들(1613A,1613C), 도17에서의 에피층(1710A) 및 도18에서의 에피층들(1810A,1810C)은 모두 P- 에피로서 보여지지만, 그들은 저농도로 도핑된 N- 또는 인트린식(intrinsic) 에피 실리콘일 수 있다. 나아가, 도16b에서의 중심층(1611C), 도16c에서의 중심층(1613C), 및 도18에서의 중심층(1810C)은 에피일 필요는 없고, 대신에 폴리실리콘과 같은 다른 물질일 수도 있다.
도19a 내지 도19l은 슈퍼-정션 트랜치-게이트 MOSFET를 형성하기 위한 공정의 여러 단계들을 보여주는 단면도들이다. 이들 도면들은 활성 영역(1903)이 터미네이션 영역(1905)으로 이행되는 다이의 일부를 보여준다. 도19a 에서, N- 에피1902)가 통상의 기술들을 사용하여 적절한 기판(도시 안됨) 위로 형성된다. N- 에피(1902)는 상이한 도핑 농도들을 갖는 다중 에피층들을 포함하거나, 또는 등급지어진(graded) 또는 균일한 도핑 농도를 갖는 단일 에피층일 수 있다. 마스킹층(1904)(예를 들어, 포토레지스트를 포함하는)을 사용하여, 보론 주입 공정(1906)이 이어서 수행되어 N- 에피층(1902) 내에 P- Iso 영역(1908)을 형성한다. P- Iso 영역(1908)은 과도 및 터미네이션 영역들로 연장되며, 도3과 관련하여 위에서 언급한 이유들을 위해 결합되며, 도3에서의 것과 유사한 방식으로 형성된다.
도19b에서, P- iso 드라이브 및 트랜치 하드 마스크 산화가 하나의 공정 단계에서 수행된다. 이어서 하드 마스크(1910)(산화물을 포함)가 상부 표면 위로 형성된다. 트랜치들(1912)이 포토레지스트(1910)를 사용하여 정의된다. 도19c에서, 트랜치들(1912)이 공지된 기술들을 사용하여 N- 에피층(1902) 내에 형성된다. 이어서 게이트 유전체(1914)가 통상의 기술들(예를 들어, 게이트 산화)을 상요하여 트랜치 측벽들 및 바닥을 따라 형성된다. 게이트 유전체(1914)를 형성하기에 앞서서, 두꺼운 바닥 유전체가 게이트-드레인 커패시턴스를 감소시키기 위해 트랜치 바닥들을 따라 선택적으로 형성될 수도 있다. 도19d에서, 트랜치들(1914) 내에 리세스된 게이트 전극들(1916)을 형성하기 위해 통상적인 폴리실리콘 퇴적 및 에치백 단계들이 수행된다.
도19e에서, P-형 바디 영역들(1918)이 통상의 주입 및 드라이브 공정들을 사용하여 N- 에피(1902) 내에 형성된다. 도19f에서,소오스 영역들(1920)이 통상의 주입 및 드라이브 공정들을 사용하여 활성 트랜치들에 인접하여 활성 영역 내에 형성된다. 도19g에서, 산화물-질화물-산화물(ONO) 복합층(1922)이 공지된 기술들을 사용하여 형성된다. 하나의 실시예에서, 상기 ONO는 바닥에서 상부에 이르기까지 : 패드 산화물(1922A), 질화물(1922B), 및 두꺼운 LTO(1922C)를 포함한다. 패드 산화물(1922A)은 후행 공정 단계에서 질화물 식각 정지막으로서 역할을 한다. 도19h에서, ? 트랜치들(1924)이 본 개시물에서 기술된 기술들 또는 공지된 기술들을 사용하여 정의되고 N- 에피(1902) 속으로 식각된다.
도19i에서, P-형 실리콘(1926)으로 트랜치들(1924)을 충전하기 위해 공지된 기술들이 사용된다. 보여지는 바와 같이, 인접하는 P-충전된 필러들(1926) 사이에서 N- 에피(1902)의 수직으로 연장된 부분들(1902A)는 N-필러들을 형성한다. 따라서 N-필러들(1902A) 및 P-필러들(1926)은 슈퍼-정션 구조, 즉 반대 도전형이 교번하는 필러들을 형성한다. 도19j에서, ONO 복합층(1922) 내의 상부 산화물층이 제거되고, 에지 LTO(1922A)를 정의하고, BPSG(1930)가 통상의 공정들을 사용하여 소자의 표면 위로 형성되며, 이어서 어닐된다. 도19k에서, BPSG(1930)가 BPSG(1930) 내에 접촉 개구부들을 형성하기 위해 마스킹층(1932)(예를 들어, 포토레지스트 포함)을 사용하여 정의되고 식각된다. BPSG(1930)의 나머지 부분들은 게이트 전극들을 덮으며, 소오스 영역들(1920) 위로 연장된다. 통상의 고농도 바디 주입이 상기 접촉 개구부들을 통하여 P+ 고농도 바디 영역들(1934)을 형성하기 위해 수행된다. 대안적으로, 딤플들(dimples)이 바디 영역들(1918) 내에 식각될 수 있으며, 이어서 P-형 도펀트들이 바디 영역들(1918) 내에 P+ 고농도 바디 영역들을 형성하기 위해 상기 딤플들의 바닥을 따라 주입될 수 있다. 또한 상기 딤플들은 후행하여 형성되는 소오스 금속에 의해 컨택이 만들어질 수 있는 상기 소오스 영역들의 측벽들을 노출시킨다. 도19l에서, 통상의 BPSG 리플로우가 유전체의 코너들을 둥굴게 하기 위해 수행되며, 여러 가지 금속층들(예를 들어, 소오스 금속층(1936) 및 게이트 금속층(1938))의 형성이 뒤따른다. 상기 다이의 후면 상에서 상기 기판과 접촉하는 후면 금속(예를 들어, 드레인 금속, 도시 안됨)이 공지된 기술들을 사용하여 형성된다.
터미네이션 영역(1905)에서, 소오스 금속(1936)에 전기적으로 연결된 상기 P-Iso 영역(1908)은 다수의 P-필러들을 함께 연결하고, 따라서 상기 소오스 포텐셜까지 그들의 상부를 따라 이들 P-필러들을 바이어스시킨다. P-Iso 영역(1908)의 우측에 위치한 모든 터미네이션 P-필러들은 부유하며, 도19l에서 "플로팅 P-필러들(1940)"이라고 표시된다.
보여지는 바와 같이, P-필러들(1926)이, 상기 P-필러들이 공정에서 일찍 형성되는 통상의 트랜치 필러 공정들에 비하여 상대적으로 상기 공정에서는 늦게 형성된다. 써멀 버짓(thermal budget)의 대부분이 수행된 후에 상기 P-필러들이 공정에서 늦게 형성되기 때문에, P-필러 도펀트들의 외부 확산이 유리하게도 최소화된다. 이것은 P-필러들을 위해 보다 밀집된 피치의 사용을 가능하게 하며, 항복 전압을 절충함이 없이 보다 낮은 Rds-on을 가져올 수 있다.
도19a 내지 도19l에 의해 묘사된 공정 실시예는 트랜치 게이트 MOSFET에 관한 것이지만, 본 공정은 다음에 기술되는 바와 같이 동일한 장점들을 가지고 플래너 게이트 MOSFET를 실현하기 위해 수정될 수 있다. 본 공정은 도20을 참조하여 기술될 것이며, 이것은 다음에 기술되는 공정을 사용하여 형성되는 플래너 게이트 MOSFET의 단면도이다. 하나 이상의 N-형 에피택셜층들(2027A,2027B)이 공지 기술들을 사용하여 적절한 기판(2024) 위로 형성된다. P-형 풍부 영역들(2021)이 에피층(2027B)을 형성하기에 앞서서 에피층(2027A) 내에 선택적으로 형성될 수도 있다. 다른 실시예들과 관련하여 기술된 것처럼, P-풍부 영역들(1921)은 유리하게도 P-필러들의 바닥에서 오히려 전하 불균형을 발생시키고, 따라서 상기 바디-드리프트 접합으로부터 떨어져서 상기 P-필러들의 바닥에서 애벌런치 항복의 개시를 유도해준다.
게이트 유전체 및 그 위에 놓이는 플래너 게이트 전극들(2014)이 공지 기술들을 사용하여 정의되고 N- 에피(2027B) 위로 형성된다. 이어서 P-형 도펀트들이 블록킹층 역할을 하는 플래너 게이트 전극들(2014)을 가지고 주입되며, 드라이브 단계가 뒤따르고, 따라서 N- 에피(2027B)에 P- 바디 영역들(2038)을 형성한다. 드라이브 단계 후에, 상기 P-형 바디 영역들은 게이트 전극들 아래에서 측면으로 연장된다. 공지 기술들을 사용하여, 이어서 소오스 영역들(2018)이 게이트 전극들(2014)의 각 에지에 인접하여 바디 영역들(2038) 내에 정의되고 식각된다. 상기 게이트 전극들 위로 연장되며, 상기 바디 및 소오스 영역들 위로 인접한 게이트 전극들 사이에서 아래로 단차지는 컨포말층, 예를 들어 질화물층(도시 안됨)이 공지 기술들을 사용하여 형성된다. 이어서 두꺼운 LTO층(도시 안됨)이 상기 질화물층 위로 형성된다. 이어서 상기 LTO는 ? 트랜치들(2003)이 형성되어 질 인접한 게이트 전극들 사이에서 실리콘 표면들을 노출시키기 위해 정의되고 식각된다. 상기 LTO는 소오스 영역들(2018)을 커버할 수 있다. 이어서 통상의 실리콘 식각이 ? 트랜치들(2003)을 형성하기 위해 수행된다.
다음으로, 트랜치들이 통상의 기술들을 사용하여 P-형 실리콘으로 충전된다. 상기 LTO는 식각 정지막으로서 상기 컨포말층(예를 들어, 질화물층)을 사용하여 제거된다. 이어서 상기 컨포말층은 제거되거나 또는 온전히 남아있을 수 있으며, 상기 폴리 게이트 에지들로부터 고에너지 P+ 주입의 간격을 두기 위해 자기 정렬 스페이서로서 사용될 수 있다. 게이트 전극들(2014)를 덮는 유전체 캡(2051)(예를 들어, BPSG 포함)이 통상의 기술들을 사용하여 형성된다. 유전체 캡(2051)은 인접한 게이트 전극들 사이에 접촉 개구부들을 형성한다. 인접한 소오스 영역들(2018) 사이의 바디 영역들(2038)에 P+ 고농도 바디 영역들을 형성하기 위하여 상기 접촉 개구부들을 통하여 고농도 바디 주입이 수행된다. 나머지 공정 단계들은 도18l에서 보여지는 것들과 유사할 것이며, 따라서 기술되지 않을 것이다. 보여지는 바와 같이, 본 플래너 게이트 공정에서는, 도18a 내지 도18l의 트랜치 게이트 공정에서와 같이, 상기 P-필러들이 써멀 버짖의 많은 것이 사용된 후에 공정에서 늦게 형성되고, 따라서 P-필러 도펀트들의 외부 확산을 최소화할 수 있다.
필러들이 트랜치들을 식각하고 실리콘으로 그들을 충전함으로써 형성되는 공정 기술에서(다중-에피 공정을 사용하는 것 보다), 메사 폭을 변경하는 것은 그것이 비균일한 트랜치 식각 및 충전을 초래하기 때문에 바람직하지 않다. 따라서, 중심-중심 필러 공간이 가능한 범위까지 일정하게 유지될 필요가 있다. 그러나, 일정한 필러 공간과 함께 다른 준비가 원하는 표면 전계 프로파일을 얻기 위해 이루어질 필요가 있다. 도21 및 도22는 표면 N 영역들 및/또는 표면 P 영역들을 사용하여 원하는 표면 전계 프로파일이 얻어지는 예시적인 실시예들을 보여주는 단면도들이다.
도21은 상기 활성 영역이 상기 터미네이션 영역으로 이행하는 다이의 부분을 따른 단면도를 보여준다. 도21에서 보여지는 단면도는 N- 표면 영역들(2142)이 터미네이션 영역(2105)에서 플로팅 P-필러들(2140) 사이에 위치한 N-필러들(2102A)의 상부를 따라 형성된다는 점을 제외하고는 도19l에 보여지는 것과 유사한다. N-표면 영역들(2142)은 유리하게도 표면 전계를 분산시키는 역할을 하며, 따라서 터미네이션 영역에서 항복 전압을 개선해준다. 도21 단면도에서의 모든 다른 구조적인 특징들은 도19l에서의 것과 유사하기 때문에 기술되지 않을 것이다.
N-표면 영역들(2142)을 형성하기 위한 공정 단계들이 이하에서 도19a 내지 도19l에 의해 묘사된 공정 시퀀스에 결합될 수 있다. 도19a에서, 상부 표면을 따라 어떠한 영역들을 형성하기에 앞서서, N-표면 영역(2142)이 N- 에피(1902) 위로 저농도로 도핑된 N- 에피택셜층을 성장시킴으로써 형성될 수 있다. 상기 N- 에피택셜층(2142)은 N-에피(1902)의 상부층이 저농도로 도핑된 N- 층으로 전환되도록 N-에피(1902) 속으로 블랭킷 보상 P-주입을 수행함으로써 형성될 수 있다. 도19a 내지 도19l에 묘사된 공정 시퀀스가 상기 MOSFET을 형성하기 위해 수행될 것이다.
도21에서, 터미네이션 영역(2105)에서 플로팅 P-필러들(2140)의 상부 영역들은 그들에 인접하는 N- 표면 영역들(2142)과 함께 훨씬 더 P-풍부한 필러 상부들을 따라 이미 P-풍부 조건을 만들며, 따라서 잠재적으로 터미네이션 영역(2105)에서 항복 전압을 낮추게 된다. 플로팅 P-필러들(2140)의 표면 영역들은 상기 필러 상부들을 따라 전하 균형을 향상시키도록 보상될 수 있다. 하나의 실시예에서, 도19i에 대응하는 공정 단계들에 의해 묘사된 상기 P-필러들을 형성한 후, 도19j에 대응하는 공정 단계들 전에(즉, 모든 P-필러들의 상부 영역들이 노출되는 동안), 블랭킷 보상 N 주입이 상기 활성 및 터미네이션 영역들 내에서 모든 P-필러들의 상부 영역들을 보상하기 위해 수행된다. 따라서, 모든 P-필러들의 상부 영역들 속으로의 블랭킷 보상 N 주입은, 상기 터미네이션 영역이 상기 활성 영역 보다 높은 항복 전압을 갖도록 보장해준다.
도21이 트랜치 게이트 MOSFET에서 N-표면 영역들의 실현을 보여주는 반면에, 상기 N- 표면 영역들은 또한 플래너 게이트 변형에도 결합될 수 있다. 그러나 플래너 게이트 실시예에서는, 단지 활성 영역 내에서 수행된 JFET 주입이 상기 JFET 영역들에서 도핑 농도를 증가시키기 위해 필요하게 될 것이며, 그렇지 않으면 저농도 도핑된 N- 표면 영역의 구성이 될 것이다. 상기 JFET 주입은 트랜지스터의 Rds-on을 증진시키며, 그렇지 않으면 반대로 상기 N- 표면 영역에 의해 영향을 받게 될 것이다. 도20에서 보여진 플래너 게이트 실시예와 관련하여 위에서 기술된 공정에서, 상기 JFET 주입은 상기 N- 표면 영역을 형성한 후, 그렇지만 상기 게이트 구조를 형성하기 전에 결합될 수 있다.
도22 실시예에서는, 표면 P-풍부 영역들(2244)이 터미네이션 영역(2205) 내에서 상기 P-필러들의 상부 표면들을 따라 형성된다. 활성 P-바디 영역들(2218)이 P-풍부 영역들(2244) 보다 깊이 연장될 수 있으며, P-풍부 영역들(2205) 보다 높은 도핑 농도를 가질 수 있다. P-풍부 영역들(2244)의 도핑 및 깊이 뿐만 아니라 상기 N- 표면 영역들(2242)의 도핑 및 깊이가, 낮은 피크 전계로 높은 항복 전압을 초래하고, 본질적으로 터미네이션을 가로 질러 고루게 분포된 전하 균형 상태를 얻기 위해 설계될 수 있다. 하나의 실시예에서, 피크 표면 전계를 최소화하기 위해 상기 N- 표면 영역들의 전하 보다 높은 P-풍부 영역들(2244)의 전하를 갖는 것이 바람직하다.
위의 실시예들의 어느 것에서, 상기 활성 및 터미네이션 영역들 모두에서 상기 P-필러들이, 모든 N-필러들이 동일한 폭을 갖도록 서로로부터 동일하게 떨어져 있을 수 있다.
도전성 필드 플레이트들이 터미네이션 영역에서 전계를 보다 균일하게 분산시키기 위해 사용된다. 상기 필드 플레이트들을, 그것들이 그것들의 대응하는 필러의 포텐셜을 추정할 수 있도록 하부에 놓이는 필러들에 전기적으로 연결하는 것은 바람직하다. 도23은 필드 플레이트들(2330)이 P-필러들(2304)의 상부를 따라 형성된 표면 웰 영역들(또한 "P 링들"로서 언급됨)을 통하여 그들의 대응하는 부유 P-필러들(2304)에 전기적으로 연결되는, 슈퍼-정션 전력 소자의 단면도를 보여준다. 이들 전기적 연결들은 하나 이상의 유전체층(2332)을 통하여 필드 플레이트들(2330)과 대응하는 웰 영역들 사이에서 접촉들을 형성함으로써 만들어 진다. 그러나, 셀 피치가 감소됨에 따라서, 상기 필드 플레이트들과 그들의 하부에 놓이는 필러들 사이에 접촉을 형성하는 것은 보다 어려워진다. 도24a는 작은 셀 피치들을 위해 필드 플레이트들을 하부에 놓이는 필러들에 접촉시키기 위한 기술을 보여주는 슈퍼-정션 전력 소자의 코너 영역의 상부 레이아웃도이다. 도24b는 도24a의 상부 레이아웃도의 터미네이션 영역의 코너의 확대도이다.
도24a에서, 활성 영역(2404)과 터미네이션 영역(2402)이 설명된다. 상기 필러 구성은 도1c에서 보여지는 상기 평행-동심원 구성과 유사하다. 즉, 활성 영역(2404)에서 상기 P-필러들은 서로에 대하여 평행하게 연장되며, 반면에 터미네이션 영역(2402)에서 상기 P-필러들은 상기 활성 영역 주위로 동심원 방식으로 연장된다. 보여지는 바와 같이, 상기 필드 플레이트들을 하부에 놓이는 플로팅 P-필러들에 전기적으로 연결하기 위한 접촉 구조들(2406)은 유리하게도 상기 P-필러들이 90도 전환을 만드는 상기 P-필러들 위로 직접 위치한다. 도24b는 보다 상세하게 접촉 구조들(2406)을 보여주고 기술하기 위해 사용될 것이다.
도24b에서, P-필러들(2412)이 상기 활성 및 터미네이션 영역들에서 서로로부터 동일하게 떨어져 있다. P-링들(2408)이 대응하는 P-필러들의 상부를 따라 형성되며, 그들이 형성된 상기 플로팅 P-필러들에 유사한 상기 활성 영역 주위에서 동심원 방식으로 연장된다. 하나의 실시예에서, P-링들(2408)의 폭은 상기 활성 영역으로부터 벗어나는 방향으로 점점 감소한다. 필드 플레이트들(2410)(예를 들어, 폴리실리콘을 포함)은 대응하는 P-필러들 및 P-링들 위로 연장되지만 이들에 대하여 옵셋(off-set)이며, 그리하여 그들 각각은 부분적으로 대응하는 P-필러들 위로 그리고 부분적으로 인접한 메사 영역(또는 N-필러) 위로 연장된다. 필드 플레이트들(2410)은 P-링(2408)과 유사한 동심원 방식으로 활성 영역을 둘러싼다. 상기 P-링들이 대응하는 P-필러들 주위로 집중되도록 도23, 도24a 및 도24b에서 보여지는 반면에, 상기 P-링들은 대응하는 P-필러에 대하여 우측 또는 좌측으로 옵셋될 수 있다. 상기 옵센된 P-링들은 유리하게도 표면을 따라 두개의 인접한 P-필러들을 병합하기 위해 사용될 수 있다.
접촉들(2406)이 상기 P-필러들이 90도 전환하는 코너 영역들에서 대응하는 P-필러들(2412) 위에 직접 형성된다. 상기 코너 영역들은 접촉들(2406)이 형성될 수 있는 부가적인 공간을 제공한다. 도전성 또는 반도전성 물질(2414)(예를 들어, 금속)이 접촉들(2406)을 통하여 각 P-필러(2412)와 대응하는 폴리실리콘 필드 플레이트(2410) 사이에 연결을 만들기 위해 사용된다.
하나의 실시예에서, 둘 이상의 P-링들(2408)이 물리적으로 접촉함으로써 표면에서 대응하는 P-필러들을 병합시킨다. 이것은 유리하게도 상기 접촉들을 형성하기 위한 보다 큰 표면 영역을 제공한다. 본 기술은 P-필러당 하나의 접촉을 형성하는 것이 어려울 수 있는 곳에서 보다 밀집된 셀 피치들을 갖는 디자인에서 특히 유용하다. 다른 실시예에서, 플로팅 P-필러들 사이에 위치한 터미네이션 N-필러들은 도21 및 도22에서 보여지는 것들과 유사하게 그들의 상부들을 따라 저농도로 도핑된 N- 영역을 포함한다. 또 다른 실시예에서, 고농도로 도핑된 P+ 영역들이 상기 필드 플레이트들과 상기 대응하는 P-링들 사이에 보다 강력한 접촉을 보장하기 위해 P-링들 내에 형성된다. 상기 P+ 영역들은 상기 P+ 고농도 바디 영역들이 소자의 활성 영역 내에 형성되는 것과 동시에 형성될 수 있다.
도23, 도24a 및 도24b와 관련되어 기술된 기술은 어떤 슈퍼정션 또는 비-슈퍼정션 전력 반도체 소자(예를 들어, MOSFET, IGBT, 다이오드)를 위한 에지 터미네이션을 위한 디자인에서 사용될 수 있다.
도25a 내지 도25d는 슈퍼-정션 고전압 병합된 PiN 쇼트키 정류기들의 여러 가지 실시예들을 보여주는 단면도들이다. 이들 도면들은 활성 영역이 터미네이션 영역으로 이행하는 다이의 일부를 보여준다. 도25a에서, 활성 영역(2501)은 교번하는 P-N 필러들(2530,2532)을 포함한다. P-필러들(2530)은 여기에서 기술된 여러 가지 다른 실시예들과 유사하게 트랜치-충전 필러들이다. P-웰들(2538)이 대응하는 P-필러들(2530)의 상부측을 따라 연장된다. P-웰들(2538)은 P-필러들(2530) 보다 넓으며, 상부 실리콘 표면으로부터 미리 정해진 깊이까지 연장된다. 쇼트키 장벽 금속(2571)이 위에 놓이는 금속층(2572)(예를 들어, 알루미늄을 포함)과 함께 상부 에피택셜층의 상부 표면을 따라 연장된다. 쇼트키 장벽 금속(2571)과 금속층(2572)이 함께 쇼트키 정류기의 애노드 단자를 형성한다. 보여지는 바와 같이, 상기 애노드 단자는 N-필러들(2532)의 상부 표면과 P-웰들(2538)의 상부 표면 모두에 접촉한다. 상기 애노드 단자가 N-필러들(2532)과 접촉하는 곳에서 쇼트키 접촉들이 형성된다.
동작 동안에, 상기 교번하는 P-N 필러 구조는 상기 쇼트키 표면 영역으로부터 벗어나 고전계를 유지하며, 따라서 역 누설을 감소시킨다. 부가적으로, 상기 P-N 필러들은 고전압을 지지할 수 있어서 낮은 저항도의 N 필러들의 사용을 허용하며(전류가 흐르는 곳에서), 그리하여 다이오드 순방향 전압의 직렬 저항 성분을 감소시킨다. 더구나, P-웰들(2538)은 보다 낮은 전압에서 표면 근처에서 활성 N-필러들을 핀치 오프시키는 역할을 하며, 이것은 역 누설 전류를 더욱 감소시키는데 도움이 된다. 따라서, 낮은 순방향 전압 및 낮은 역 누설을 갖는 고전압 쇼트키 정류기가 얻어진다.
하나의 실시예에서, 상기 활성 및 과도 P-N 필러들은, 도1c에서 보여지는 레이아웃 구성과 유사한 동심원 방식으로 상기 활성 및 과도 영역들을 둘러싸는 터미네이션 P-N 필러들을 갖는 줄무늬 형상일 수 있다. 또 다른 실시예에서, 상기 활성, 과도 및 터미네이션 P-N 필러들은 도1a에서 보여지는 레이아웃 구성과 유사한 동심원일 수 있다. 후자의 레이아웃 구성에서, MOSFET들과 관련된 게이트 피드 이슈들이 상기 쇼트키 정류기에서는 게이트 구조들이 없기 때문에 존재하지 않는다.
도25b는 P+ 접촉 영역들(2506)이 P-웰들(2538) 내에 형성된, 도25a 실시예의 변형을 보여준다. 애노드 단자는 P+ 접촉 영역들(2506)을 통하여 P-웰들(2538)과 오믹 접촉을 형성한다. 이것은 상기 다이오드로 하여금 순방향 전압이 빌트인 전위(built in potential)를 초과할 때 상기 PN 다이오드의 평행 전도에 기인하여 높은 전류 밀도에서 낮은 전도 전압으로 동작하게 해준다.
도25c는 P-웰들(2538)이 포함되지는 않지만, P+ 접촉 영역들(2506)이 포함되어 상기 애노드 단자가 상기 P+ 접촉 영역들(2538)을 통하여 그들의 상부들을 따라 P-필러들(2530)과 오믹 접촉을 만드는, 도25b 실시예의 변형을 보여준다. 본 변형은 장벽에서 보다 높은 전계로부터 야기되는 증가된 누설에 대하여 보다 낮은 순방향 전압을 절충하는 것이다.
도25d는 P-웰들(2538A)이 그들이 형성된 P-필러들과 거의 동일한 폭을 갖는, 도25a 실시예의 변형을 보여준다. 도25a 실시예에 비하여 감소된 P-웰 영역들의 폭을 가지고, 상기 표면 근방의 메사 폭(N-필러 폭)은 증가되며, 따라서 상기 쇼트키 정류기의 순방향 전압을 낮춰준다.
위에서 기술된 MOSFET 공정은 도25a 내지 도25d에서 쇼트키 정류기들을 형성하기 위한 단순한 방식으로 수정될 수 있다. 예를 들어, 도25a 실시예는 상기 MOSFET 공정으로부터 소오스 주입을 제거함으로써 얻어질 수 있다. 도25b 및 도25c에서 P+ 영역들은 MOSFET의 고농도 바디 영역에 대응한다. 상기 MOSFET와 상기 쇼트키 정류기을 위한 공정들 사이의 양립 가능성 때문에, MOSFET(예를 들어, 도3)와 쇼트키 정류기(예를 들어, 도25a)는 단일 다이에 용이하게 결합될 수 있으며, 따라서 SynchFET를 얻을 수 있다.
도26a 및 도26b는 슈퍼-정션 고전압 쇼트키 정류기의 두개의 부가적인 실시예들을 보여주는 단면도들이다. 도26a에서, 트랜치-충전 P-필러들(2630)이 형성된 후에, N-형 에피택셜층(2682)이 P-N 필러 구조 위로 형성되고, 그 이후 쇼트키 장벽 금속(2671) 및 위에 놓이는 금속층(2672)(예를 들어, 알루미늄을 포함)을 포함하는 애노드 단자가 N-형 에피택셜층(2682) 위로 형성되어 직접 접촉한다. 본 실시예에서, P-필러들(2630)은 상기 애노드 단자와 연결되지 않고 부유한다. 본 실시예는 유리하게도 쇼트키 접촉 면적을 증가시킴으로써 상기 쇼트키 정류기의 순방향 전압을 낮춰주며, 저전압에서 활성 N-필러들을 공핍시키기 위해 상기 플로팅 필러들을 사용함으로써 누설 전류를 감소시킨다.
도26b는 N- 에피층(2682) 대신에 N-주입이 수행됨으로써 상기 P-N 필러들의 상부 표면을 따라 N-주입 영역(2684)을 형성하는, 도26a 실시예의 변형을 보여준다. 보여지는 바와 같이, 쇼트키 장벽 금속(2671)과 위에 놓이는 금속층(2672)(예를 들어, 알루미늄을 포함)을 포함하는 애노드 단자가 N-주입 영역(2684)과 직접 접촉한다.
도25a 내지 도25d 및 도26a 내지 도26b에서, 상기 P 필러들이 트랜치 충전의 다양한 종류로서 보여지는 동안에, 상기 필러들은 도3에서 보여지는 P-필러들(3xx)들과 유사하게, 다중의 버블 형상의 P-영역들의 구성으로 된 하부 부분과 트랜치 충전된 상부 부분을 가질 수 있다. 나아가, 도25a 내지 도25d 및 도26a 내지 도26b에서 과도 영역(2504,2604)과 터미네이션 영역(2502,2602)는 도3에서 대응하는 영역들과 유사하며, 따라서 기술하지 않는다. 도3에서 MOSFET의 활성 영역과 이들 영역들을 결합하여 얻어진 동일한 장점들이 도25a 내지 도25d 및 도26a 내지 도26b의 쇼트키 구조에도 실현된다.
높은 어스펙트비를 갖는 트랜치를 충전함에 있어서의 도전은 트랜치 내에서 보이드들의 형성을 피하는 것이며, 트랜치의 상부 코너들 근처에서 국부화된 성장으로 인하여 트랜치 상부를 따라 에피가 조숙히 마감되는 것을 방지하는 것이다. 트랜치 측벽들이 상이한 면 방향들을 갖는 슈퍼정션 레이아웃 구성에서는, 에피로 트랜치들을 충전하는 것은 상기 에피 충전 공정이 실리콘 결정 면 방향에 민감하기 때문에 훨씬 더 어렵게 된다. 예를 들어, 에피택셜 실리콘이 <100> 면 방향을 따라 성장하는 속도는 에피택셜 실리콘이 <110> 면 방향을 따라 성장하는 속도와 다르다. 이것은 도27a 및 도27b에 보다 명확하게 표현된다. 도27a는 다이 레이아웃 다이아그램의 상면도이며, 도27b는 웨이퍼 플랫이 도27a에서 측면으로 연장되는 필러들에 평행하게 연장되는 웨이퍼의 상면도이다.
도27a는 완전 동심원상의 8각형 레이아웃 구성을 보여준다. 즉, 활성 영역(2712) 및 터미네이션 영역(2714) 모두에서 P-필러들(2710) 및 N-필러들(2706)이 동심원 8각형이다. P-필러들(2710)은 여기에 개시된 기술들을 사용하여 트랜치들 내에 형성된다. 수직적으로 그리고 수평적으로 연장되는 트랜치들의 측벽들이 동일한 면 방향, 즉 <110>을 가지는 반면에, 대각선으로 연장되는 트랜치들은 <100> 면을 가진다(이것은 도27a에서 보여지는 다이가, 도27a 및 도27b에서 묘사된 바와 같이, 수평적으로 연장되는 트랜치들이 상기 웨이퍼 플랫에 평행하게 달리도록 상기 웨이퍼 상에 위치한다는 것을 추정해준다). 면 방향에서의 이러한 변형은 트랜치들의 비균일한 충전을 초래할 수 있다.
하나의 실시예에 따라서, 면 방향에서의 변형들에 기인하여 비균일한 에피 충전이 상기 웨이퍼를 22.5도 회전시킴으로써 제거될 수 있다. 이것은 도28에 표현되어 있다. 보여지는 바와 같이, 포토리소그라피 공정 동안에 상기 웨이퍼 및 따라서 상기 웨이퍼 상의 다이들을 회전시킴으로써, 상기 다이들은 모두 모든 트랜치 측벽들이 <(tan22.5)10> 면 방향을 따라 정렬되도록 지향될 수 있다. 도28에서, 도27a에 유사하게, 활성 영역(2812) 및 터미네이션 영역(2814) 모두에서 P-필러들(2810)과 N-필러들(2806)이 동심원 8각형들이며, P-필러들(2810)은 여기에 개시된 기술들을 사용하여 트랜치들 내에 형성된다. 대안적으로, N-필러들(2806)이 여기에 개시된 기술들을 사용하여 트랜치들 내에 형성될 수도 있다. 하나의 실시예에서, 상기 웨이퍼는 상기 공정 시퀀스 동안 내내 22.5도 회전된 위치로 유지된다. 도28에서 보여지는 다이에 수용된 전력 소자(예를 들어, MOSFET, IGBT 또는 정류기)의 구조적인 상세한 내용들은 보여지지 않지만, 이러한 상세한 내용들은 여기에 개시된 다른 실시예들에서 찾아질 수 있다.
줄무늬 활성 P-필러들이 터미네이션 P-필러들에 의해 둘러싸인 도1c의 레이아웃 디자인에서, 상기 동심원적인 직사각형 또는 정사각형 터미네이션 필러들의 뾰족한 코너들은 식각 및 충전하기가 어려우며, 에피 충전시 보이드들의 형성을 초래할 수 있다. 이러한 보이드들은 전하 불균형을 일으켜서 국부적인 항복 전압을 초래할 수 있다. 또한 이러한 보이드들은 터미네이션 영역 내에 고전계 스트레스를 갖는 영역을 초래하며, 이것은 상기 산화물 및 양전하들을 위한 마그넷 속으로의 전자 인젝션의 소오스가 되어 신뢰성 실패들을 초래한다.
도29는 동심원 터미네이션 P-필러들(2904)에 의해 둘러싸인 줄무늬 활성 P-필러들(2904)를 갖는 슈퍼-정션 전력 MOSFET의 코너의 상부 레이아웃도이다. 본 레이아웃 디자인에서는, 도1c에서의 동심원 터미네이션 P-필러들의 뾰족한 코너들이 8각형 형상의 터미네이션 P-필러들을 형성함으로써 제거된다. 상기 뾰족한 코너들을 제거함으로써, 상기 동심원 터미네이션 트랜치들이 충전 물질내에서 보이드들의 형성없이 충전될 수 있다. 보여지는 바와 같이, 상기 8각형 형상의 터미네이션 P-필러들의 코너 에지들이 상기 활성 영역으로부터 벗어나는 방향을 따라 길이가 점점 증가한다. 또한, 동일한 길이의 다리들을 갖는 완전 동심원 8각형 디자인과 비교하여, 도29 레이아웃 구성은 보다 나은 패킹(packing) 및 따라서 보다 효과적인 실리콘의 사용을 제공한다.
도29에서, 갭 영역(2908)이 활성 P-필러들(2904)의 단부와 터미네이션 영역(2910)에서의 제1 동심원 P-필러 사이에 형성된다. 두개의 완전 플로팅 메사 영역들(또는 N-필러들)(2914)이 갭(2708) 및 코너 영역들 및 터미네이션(2910) 사이에서 분리를 제공하기 위해 삽입된다. 이들 특징들은 이 영역에서 전하 불균형에 기인한 항복 전압에 대한 민감도를 줄여준다. 하나의 실시예에서, 도28 실시예와 관련하여 기술된 트랜치 충전 공정이, 상기 터미네이션 트랜치 측벽들을 따른 면 방향들을 다르게 함으로써 야기되는 비균일한 에피 충전에 기인한 보이드 형성의 가능성을 더욱 제거하기 위해 사용된다. 즉, 트랜치들을 충전하기에 앞서서, 상기 웨이퍼는 모든 트랜치 측벽들이 상기 <(tan22.5)10> 면 방향을 따라 정렬되도록 22.5도 회전된다. 하나의 실시예에서, 상기 웨이퍼는 공정 시퀀스 동안 내내 (웨이퍼 플랫에 대하여) 22.5도 회전된 위치로 유지된다. 도28에서 보여지는 다이에 수용된 전력 소자(예를 들어, MOSFET, IGBT 또는 정류기)의 구조적인 상세한 내용들은 보여지지 않지만, 이러한 상세한 내용들은 여기에 개시된 다른 실시예들에서 찾아질 수 있다.
도30은 보강 금속 게이트 런너(3002)가 모든 상기 동심원 폴리실리콘 게이트들(3008)에게 금속 연결을 제공하기 위해 상기 다이의 중심부를 통하여 버스된(bussed), 완전 동심원 레이아웃 디자인의 상면도이다. 또한 도30에는 선 A-A'를 따른 단면도가 포함된다. 금속 게이트 런너(3004)는 상기 다이의 주변 주위로 연장되며 게이트 패드(도시 안됨), 및 보강 금속 게이트 런너(3002)에 접촉한다. P-필러들(3010), N-필러들(3006) 및 플래너 폴리실리콘 게이트들(3008) 모두 활성 영역(3012) 및 터미네이션 영역(3014)에서 동심원 방식으로 연장된다.
보강 금속 게이트 런너(3002)는 가장 내측의 동심원 폴리실리콘 게이트에 접촉하기 위해 상기 다이의 내측으로 충분히 멀리 연장된다. 본 게이트 런너 디자인의 결점은, 이것이 균형된 게이트 전달 지연을 제공하지 못한다는 것이다. 보여지는 바와 같이, 가장 내측의 동심원 폴리실리콘 게이트들은 보강 금속 게이트 런너(3002)에 접촉하기 전에 가장 외측의 동심원 폴리실리콘 게이트들 보다도 짧은 거리를 이동한다. 따라서 상기 내측의 동심원 폴리실리콘 게이트들은 상기 외측 동심원 폴리실리콘 게이트들 보다 낮은 전달 지연을 나타낸다. 전달 지연들에서의 이러한 불균형은 소자의 동적인 고장없이 좋은 스위칭 속도를 얻는 것을 어렵게 만든다.
도31a는 상기 다이 전체를 통해서 보다 균형된 게이트 전달 지연을 제공하는 게이트 런터 디자인을 갖는 완전 동심원 디자인의 상부 레이아웃도를 보여준다. 도31a가 동심원 P 및 N 필러들과 동심원 폴리실리콘 게이트들을 보여주지는 않지만, 도31a에서 다이의 이들 영역들은 도30에서의 것들에 유사한다. 외부 금속 게이트 버스(3114)가 다이의 외부 주변 주위로 연장되면 게이트 패드(3116)과 접촉한다. 4개의 보강 금속 게이트 런너들(3118A, 3118B,3118C,3118D)이 외부 금속 게이트 버스(3114)로부터 상기 다이의 중심을 향하여 연장되지만, 다이 중심에 도달하기 전에 종료된다. 본 디자인에서는, 다수의 외부 동심원 폴리실리콘 게이트들이 직접 4개의 보강 금속 게이트 런너들에 묶이지만, 다수의 가장 내측의 동심원 폴리실리콘 게이트들은 상기 보강 금속 게이트 런너들 모두에 직접 연결되지 않는다. 이것은 도31a의 상면도의 내측 부분의 확대도인 도31b에 보다 명백히 보여질 수 있다.
도31b에서, 동심원 폴리 게이트들(3108) 뿐만 아니라 활성 영역에서 보강 금속 게이트 런너들(3118A 및 3118B)의 단부들이 보여진다. 동심원 폴리실리콘 게이트들(3108)이 폴리실리콘 피드(3120)가 연장되는 다이의 중심부를 둘러싼다. 폴리실리콘 피드(3120)는 상기 다이 중심의 좌측으로 보강 금속 게이트 런너(3118A)와 전기적 접촉을 만들며, 상기 다이 중심의 우측으로 보강 금속 게이트 런너(3118C)와 전기적 접촉을 만들기 위해 측면으로 연장된다. 보여지는 바와 같이, 상기 보강 금속 게이트 런너들의 어느 것도 상기 다이의 중심까지 온전히 연장되지 않는다. 대신에, 이들 4개의 보강 금속 게이트 런너들이 연장되는 길이들은 상기 동심원 폴리 게이트들(3108) 중에서 보다 균형된 게이트 전달 지연을 얻기 위해 주의깊게 선택된다. 결과적으로, 다수의 가장 내측의 동심원 폴리실리콘 게이트들은 상기 보강 금속 게이트 런너들의 모두 속으로 직접 묶이지 않는다.
도31c는 도31a에서 보여지는 다이의 상부 우측 분면의 확대도이다. 도31c는 본 실시예를 위해 상기 보강 금속 게이트 런너들을 위해 선택된 특정 길이들이 상기 동심원 폴리 게이트들을 통해 어떻게 보다 균형된 전달 지연을 초래하는 지를 나타내기 위해 사용될 것이다. 2개의 측정들이 보여진다. 참조번호 3122에 의해 표시된 내부 측정은, 2개의 보강 금속 게이트 런너(3118C) 사이에서 보강 금속 게이트 런너(3118B)(즉, 게이트 런너(3118B)에 묶이지 않음)의 바닥 단부 바로 아래까지 연장되며, 보강 금속 게이트 런너(3118A)(도31c에서 보이지 않음)로 묶이며, 그리고 금속 게이트 런너(3118C)로 묶이도록 크게 한바퀴 돌아오는 동심원 게이트 폴리의 길이의 1/2을 측정한다. 즉, 상기 측정된 게이트 폴리는 게이트 런너들(3118A 및 3118C)에는 묶이지만, 게이트 런너들(3118B 및 3118D)에는 묶이지 않는다. 한편, 참조번호 3124에 의해 표시된 외부 측정은, 상기 다이 주위를 도는 것처럼 2개의 보강 게이트 런너들 사이에서 연결된 가장 외측의 게이트 폴리의 길이를 측정한다. 상기 측정들은, 보강 게이트 런너(3118C 및 3118A) 사이(즉, 직접 연결된 가장 인접한 두개의 게이트 런너)에서 연장되는 상기 측정된 내부 폴리 게이트 부분이 보당 게이트 런너(3118B 및 3118C) 사이(즉, 직접 연결된 가장 인접한 두개의 게이트 런너들)에서 연장된 상기 측정된 외부 폴리 게이트 부분과 본질적으로 동일하다는 것을 나타낸다. 또한, 상기 4개의 보강 금속 게이트 런너들이 어디에도 접촉하지 않는 상기 다이의 중심에 보다 근접한 그들 동심원 폴리 게이트들은, 그들을 통한 상기 전달 지연이 상기 보강 금속 런너들의 둘 또는 넷 모두에 묶이는 상기 외부 동심원 폴리 게이트들과 아주 다르지 않도록 충분히 짧은 길이를 갖는다.
보여지는 바와 같이, 본 기술은 모든 동심원 폴리 게이트들을 통해 완벽하게 동일한 전달 지연들을 얻을 수 없지만, 이것은 도30의 게이트 런너 디자인에서 존재하는 상기 게이트 폴리 전달 지연에서의 불균형을 상당히 개선시켜 준다. 도31a가 나타내는 바와 같이, 보강 금속 게이트 런너들(3118A, 3118B,3118C,3118D)이 상기 다이의 중간으로 연장되는 동안에 상기 소오스 금속과의 연결을 위한 충분한 표면 영역이 남게 된다. 도31a-31c에 나타난 기술은 플래너 게이트 변형 또는 트랜치 게이트 변형에서 실현될 수 있다.
도32는 줄무늬 폴리실리콘 게이트들을 갖는 완전 동심원 필러 디자인의 상부 레이아웃도이다. 금속 게이트 런너(3204)는 상기 다이의 주변 주위로 연장되며, 게이트 패드(도시 안됨)과 연결된다. P-필러들(3210) 및 N-필러들(3206)이 활성 영역(3212) 및 터미네이션 영역(3214)에서 동심원 방식으로 연장된다. 폴리실리콘 게이트들(3208)(상기 플래너 게이트 종류 또는 트랜치 게이트 종류일 수 있음)은 줄무늬 형상이며, 활성 및 터미네이션 영역들 모두를 통하여 연장되며, 그들의 반대측 단부들을 따라 금속 게이트 런너(3204)와 접촉한다.
본 구성은 유리하게도 동심원 게이트 폴리 디자인에서 요구되는 상기 보강 게이트 런너(들)에 대한 요구를 제거함으로써 면적 절약을 가져온다. 게이트 폴리 줄무늬들(3208)이 P-필러들(3210) 위로 가로지르는 곳에서 일부 채널 면적이 상실되지만, 채널 저항 증가에 기인한 Rds-on에 대한 영향은 고전압 소자들에서 작다.
하나의 일반적인 태양에서, 전력 소자는 교번하며 배열된 복수개의 제1 및 제2 도전형의 필러들을 포함하는 반도체 영역을 포함하며, 상기 복수개의 제2 도전형의 필러들의 각각은, 제2 도전형의 필러들의 깊이를 따라서 서로의 상부 상에 배열된 복수개의 제2 도전형의 주입 영역들 및 상기 복수개의 제2 도전형의 주입 영역들 위로 직접 제2 도전형의 반도체 물질로 충전된 트랜치 부분을 포함한다.
일부 실시예들에서, 기판 위로 복수개의 제1 도전형의 에피택셜층들의 스택을 더 포함하며,상기 복수개의 제2 도전형의 주입 영역들의 각각은 복수개의 에피택셜층들 중의 두개의 인접한 것들로 연장된다.일부 실시예들에서, 상기 복수개의 제2 도전형의 필러들의 상기 트랜치 부분은 상기 복수개의 에피택셜층들 중의 가장 상측의 것 내로 연장되며, 그 내에서 종료한다.
일부 실시예들에서, 상기 복수개의 제2 도전형의 필러들은 상기 기판에 도달하기 전에 종료하며, 상기 복수개의 에피택셜층들은 상기 기판보다 낮은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 복수개의 제2 도전형의 주입 영역들과 상기 복수개의 제2 도전형의 필러들의 상기 트랜치 부분을 충전하는 상기 반도체 물질은 동일한 도핑 농도를 갖는다. 일부 실시예들에서, 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나는 상기 복수개의 제2 도전형의 주입 영역들 중의 나머지 것들과는 다른 도핑 농도를 갖는다.
일부 실시예들에서, 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나는 상기 복수개의 제2 도전형의 주입 영역들 중의 나머지 것들과는 다른 형상을 갖는다. 일부 실시예들에서, 상기 복수개의 제2 도전형의 필러들의 각각에서 상기 복수개의 제2 도전형의 주입 영역들 중의 인접한 것들은 서로 직접 접촉한다. 일부 실시예들에서, 상기 복수개의 제2 도전형의 필러들의 각각에서 상기 복수개의 제2 도전형의 주입 영역들은 서로로부터 떨어져 간격을 두고 있다. 일부 실시예들에서, 상기 복수개의 제1 도전형의 필러들은, 상기 제1 도전형의 필러들의 깊이를 따라 서로의 상부 상에 배열된 복수개의 제1 도전형의 주입 영역들은 포함한다.
일부 실시예들에서, 상기 복수개의 제1 도전형의 필러들 내의 상기 복수개의 제1 도전형의 주입 영역들 중의 적어도 하나는 상기 복수개의 제1 도전형의 주입 영역들 중의 나머지 것들과는 다른 형상을 갖는다.
일부 실시예들에서, 전력 소자는 상기 반도체 영역 내에서 연장되며, 제2 도전형의 필러들의 일부를 형성하는 제2 도전형의 바디 영역들, 상기 바디 영역들 내에서 연장되는 제1 도전형의 소오스 영역들, 및 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 분리되며, 대응하는 소오스 영역들과 중첩되는 게이트 전극들을 더 포함한다.
다른 일반적인 태양에서, 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역, 및 상기 활성 및 터미네이션 영역들의 각각에 교번하며 배열된 복수개의 제1 및 제2 도전형의 필러들을 포함하며, 상기 활성 및 터미네이션 영역들 내의 상기 복수개의 제2 도전형의 필러들의 각각은: 제2 도전형의 필러들의 깊이를 따라서 서로의 상부 상에 배열된 복수개의 제2 도전형의 주입 영역들; 및 상기 복수개의 제2 도전형의 주입 영역들 위로 직접 제2 도전형의 반도체 물질로 충전된 트랜치 부분을 포함한다.
일부 실시예들에서, 전력 소자는 또한 기판 위로 복수개의 제1 도전형의 에피택셜층들의 스택을 더 포함하며, 상기 활성 및 터미네이션 영역들에서 상기 복수개의 제2 도전형의 주입 영역들의 각각은 복수개의 에피택셜층들 중의 두개의 인접한 것들로 연장된다. 일부 실시예들에서, 상기 활성 및 터미네이션 영역들에서 상기 복수개의 제2 도전형의 필러들의 상기 트랜치 부분은 상기 복수개의 에피택셜층들 중의 가장 상측의 것 내로 연장되며, 그 내에서 종료한다.
일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나는, 상기 터미네이션 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나와는 다른 형상을 갖는다. 일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나는, 상기 터미네이션 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나보다는 측면으로 넓다.
일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제1 도전형의 필러들은, 상기 터미네이션 영역에서 상기 복수개의 제1 도전형의 필러들 보다 작은 수의 제1 도전형의 주입 영역들을 갖는다. 일부 실시예들에서, 상기 활성 및 터미네이션 영역들에서 상기 복수개의 제1 도전형의 필러들은, 상기 제1 도전형의 필러들의 깊이를 따라 서로의 상부 상에 배열된 복수개의 제1 도전형의 주입 영역들은 포함한다.
일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제1 도전형의 필러들 내의 상기 복수개의 제1 도전형의 주입 영역들 중의 적어도 하나는, 상기 터미네이션 영역에서 상기 복수개의 제1 도전형의 필러들 내의 상기 복수개의 제1 도전형의 주입 영역들 중의 적어도 하나와는 다른 형상을 갖는다. 일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제1 도전형의 필러들은, 상기 터미네이션 영역에서 상기 복수개의 제1 도전형의 필러들 보다 적은 수의 제1 도전형의 주입 영역들을 갖는다.
다른 일반적인 태양에서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은, 기판 위로 복수개의 제1 도전형의 에피택셜층들을 형성하는 단계, 상기 복수개의 에피택셜층들 중의 미리 예정된 수의 각각에서 복수개의 제2 도전형의 주입 영역들을 형성하는 단계를 포함한다. 상기 방법은 상기 복수개의 에피택셜층들 중의 가장 상측의 것으로 연장되는 트랜치들을 형성하는 단계 및 제2 도전형의 반도체 물질로 상기 트랜치들을 충전하는 단계를 포함한다. 상기 복수개의 에피택셜층들 중의 미리 예정된 수에서 상기 복수개의 제2 도전형의 주입 영역들과 함께 상기 트랜치들을 충전하는 반도체 물질이 복수개의 제2 도전형의 필러들을 형성하며, 상기 복수개의 제2 도전형의 필러들을 서로로부터 분리하는 상기 복수개의 에피택셜층들의 부분들이 복수개의 제1 도전형의 필러들을 형성하도록, 상기 복수개의 에피택셜층들 중의 미리 예정된 수에서 상기 복수개의 제2 도전형의 주입 영역들은 상기 트랜치들의 대응하는 것들과 수직적으로 정렬된다.
일부 실시예들에서, 상기 복수개의 제2 도전형의 주입 영역들의 각각은, 공정 열 사이클들로 인하여 상기 복수개의 에피택셜층들 중의 미리 예정된 수의 두개의 인접한 것들로 연장된다. 일부 실시예들에서, 상기 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 복수개의 제1 및 제2 도전형의 필러들은 상기 활성 및 터미네이션 영역들 모두에 형성되며, 복수개의 도펀트들을 함유하는 상기 에피택셜층들 중의 적어도 하나는 제2 도전형이다.
일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나는, 상기 터미네이션 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나와는 다른 형상을 갖는다. 일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나는, 상기 터미네이션 영역에서 상기 복수개의 제2 도전형의 필러들 내의 상기 복수개의 제2 도전형의 주입 영역들 중의 적어도 하나보다는 측면으로 넓다.
일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제1 도전형의 필러들은, 상기 터미네이션 영역에서 상기 복수개의 제1 도전형의 필러들 보다 작은 수의 제1 도전형의 주입 영역들을 갖는다. 일부 실시예들에서, 상기 활성 및 터미네이션 영역들에서 상기 복수개의 제1 도전형의 필러들은, 상기 제1 도전형의 필러들의 깊이를 따라 서로의 상부 상에 배열된 복수개의 제1 도전형의 주입 영역들은 포함한다.
일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제1 도전형의 필러들 내의 상기 복수개의 제1 도전형의 주입 영역들 중의 적어도 하나는, 상기 터미네이션 영역에서 상기 복수개의 제1 도전형의 필러들 내의 상기 복수개의 제1 도전형의 주입 영역들 중의 적어도 하나와는 다른 형상을 갖는다. 일부 실시예들에서, 상기 활성 영역에서 상기 복수개의 제1 도전형의 필러들은, 상기 터미네이션 영역에서 상기 복수개의 제1 도전형의 필러들 보다 적은 수의 제1 도전형의 주입 영역들을 갖는다.
다른 일반적인 태양에서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은, 기판 위로 제1 도전형의 제1 에피택셜층을 형성하는 단계; 상기 제1 에피택셜층에 복수개의 ? 트랜치들의 하부 부분을 형성하는 단계를 포함한다. 상기 방법은 또한 제2 도전형의 반도체 물질로 상기 복수개의 ? 트랜치들의 하부 부분을 충전하는 단계; 상기 제1 에피택셜층 위로 제1 도전형의 제2 에피택셜층을 형성하는 단계; 상기 복수개의 ? 트랜치들의 각 하부 부분과 대응하는 상부 부분이 함께 상기 복수개의 ? 트랜치들 중의 하나를 형성하도록, 상기 복수개의 ? 트랜치들의 상기 하부 부분 직접 위로 상기 제2 에피택셜층에 상기 복수개의 ? 트랜치들의 상부 부분을 형성하는 단계 및 제2 도전형의 반도체 물질로 상기 복수개의 ? 트랜치들의 상기 상부 부분을 충전하는 단계;를 포함한다. 상기 복수개의 ? 트랜치들의 상기 하부 및 상부 부분들을 충전하는 상기 반도체 물질이 복수개의 제2 도전형의 필러들을 형성하며, 상기 복수개의 제2 도전형의 필러들을 서로로부터 분리하는 상기 제1 및 제2 에피택셜층들의 부분들이 복수개의 제1 도전형의 필러들을 형성한다.
일부 실시예들에서, 상기 복수개의 ? 트랜치들의 상기 하부 부분을 충전하는 상기 반도체 물질은, 상기 복수개의 ? 트랜치들의 상기 상부 부분을 충전하는 상기 반도체 물질과는 다른 도핑 농도를 갖는다. 일부 실시예들에서, 상기 복수개의 ? 트랜치들의 상기 하부 부분을 충전하는 상기 반도체 물질은, 상기 복수개의 ? 트랜치들의 상기 상부 부분을 충전하는 상기 반도체 물질과는 다른 도핑 프로파일을 갖는다.
일부 실시예들에서, 상기 제1 및 제2 에피택셜층들은 동일한 도핑 프로파일을 갖는다. 일부 실시예들에서, 상기 제1 및 제2 에피택셜층들은 상이한 도핑 프로파일을 갖는다. 일부 실시예들에서, 상기 제1 및 제2 에피택셜층들은 상이한 두께를 갖는다. 일부 실시예들에서, 상기 제2 에피택셜층을 형성하기에 앞서서, 상기 제1 에피택셜층의 표면과 상기 복수개의 ? 트랜치들의 상기 하부 부분을 충전하는 상기 반도체 물질의 표면을 평탄화하는 단계를 더 포함한다.
일부 실시예들에서, 상기 제2 에피택셜층을 형성한 후에, 상기 제2 에피택셜층의 표면과 상기 복수개의 ? 트랜치들의 상기 상부 부분을 충전하는 상기 반도체 물질의 표면을 평탄화하는 단계를 더 포함한다. 일부 실시예들에서, 상기 복수개의 ? 트랜치들의 상기 하부 부분은 상기 기판에 도달하기 전에 상기 제1 에피택셜층 내에서 종료한다. 일부 실시예들에서, 상기 제2 에피택셜층에, 상기 복수개의 제2 도전형의 필러들의 부분을 형성하는 제2 도전형의 바디 영역들을 형성하는 단계; 상기 바디 영역들에 제1 도전형의 소오스 영역들을 형성하는 단계; 및 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩하는 게이트 전극들을 형성하는 단계를 더 포함한다.
다른 일반적인 태양에서, 전력 전계 효과 트랜지스터를 형성하는 방법은, 기판 위로 N-형 에피택셜층을 형성하는 단계; 상기 N-형 에피택셜층 위로 하나 이상의 P-형 에피택셜층들을 형성하는 단계; 상기 하나 이상의 P-형 에피택셜층들을 통하여 연장되는 복수개의 트랜치들을 형성하는 단계를 포함한다. 상기 방법은 또한 N-형 반도체 물질로 상기 복수개의 트랜치들을 충전하는 단계; 상기 하나 이상의 P-형 에피택셜층들 내에 P-형 바디 영역들을 형성하는 단계; 상기 P-형 바디 영역들 내에 N-형 소오스 영역들을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 P-형 바디 영역들 및 상기 N-형 반도체 물질과 인접하지만 이들로부터 분리되며, 상기 N-형 소오스 영역들과 중첩되는 게이트 전극들을 형성하는 단계를 포함하며, N-형 반도체 물질로 충전된 상기 복수개의 트랜치들은 N-필러들을 형성하며, 상기 N-필러들을 분리하는 상기 하나 이상의 P-형 에피택셜층들의 부분들은 P-필러들을 형성한다.
일부 실시예들에서, 상기 방법은 또한 상기 복수개의 트랜치들을 충전하기에 앞서서, 상기 복수개의 트랜치들의 바닥을 따라서 N-형 도펀트들을 주입하는 단계를 포함한다. 일부 실시예들에서, 상기 P-형 에피택셜층을 형성하기에 앞서서, 상기 N-형 에피택셜층의 상부 부분 내에 N-풍부 영역들을 형성하기 위해 N-형 도펀트들을 주입하는 단계를 더 포함하며, 하나 이상의 온도 사이클들 동안에, 상기 N-형 풍부 영역들이 상기 복수개의 트랜치들을 충전하는 상기 N-형 반도체 물질 속으로 상향-확산되고, 상기 N-형 에피택셜층 속으로 하향-확산되도록, 상기 복수개의 트랜치들이 N-풍부 영역들의 대응하는 것들 직접 위에서 상기 P-형 에피택셜층 내에 형성된다.
일부 실시예들에서, 상기 N-풍부 영역들은 상기 N 및 P 필러들의 바닥을 따라 N-리치 불균형 조건을 생성시킨다. 일부 실시예들에서, 상기 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 복수개의 교번하는 N 및 P 필러들을 포함하며, 상기 N-풍부 영역들은 상기 활성 및 터미네이션 영역들 모두에서 상기 N-필러들의 바닥을 따라 형성된다.
일부 실시예들에서, 상기 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 복수개의 교번하는 N 및 P 필러들을 포함하며, 상기 N-풍부 영역들은 상기 활성 영역에서만 상기 N-필러들의 바닥을 따라 형성된다. 일부 실시예들에서, 상기 복수개의 트랜치들은 상기 복수개의 트랜치들의 바닥을 따라서 보다도 상부를 따라서 넓어지도록 테이퍼진 측벽들을 갖는다. 일부 실시예들에서, 상기 게이트 전극들은 상기 복수개의 트랜치들 직접 위에서 측면으로 연장된다.
다른 일반적인 태양에서, 전력 전계 효과 트랜지스터(FET)는 기판 위의 N-형 에피택셜층; 상기 N-형 에피택셜층 위의 하나 이상의 P-형 에피택셜층들; 상기 하나 이상의 P-형 에피택셜층들을 통하여 연장되며, N-형 반도체 물질로 충전되는 복수개의 트랜치들을 포함한다. 상기 전력 FET는 상기 하나 이상의 P-형 에피택셜층들 내의 P-형 바디 영역들; 상기 P-형 바디 영역들 내의 N-형 소오스 영역들; 및 상기 P-형 바디 영역들과 상기 N-형 반도체 물질에 인접하지만 이들로부터 분리되며, 상기 N-형 소오스 영역들과 중첩되는 게이트 전극들을 포함하며, 상기 N-형 반도체 물질로 충전된 상기 복수개의 트랜치들을 N-필러들을 형성하며, 상기 N-필러들을 분리하는 상기 하나 이상의 P-형 에피택셜층들의 부분들은 P-필러들을 형성한다.
일부 실시예들에서, 전력 FET는 상기 N-필러들의 바닥에 N-풍부 영역들을 더 포함하며, 상기 N-풍부 영역들은 상기 복수개의 트랜치들을 충전하는 상기 N-형 반도체 물질 속으로 그리고 상기 N-형 에피택셜층 속으로 연장된다. 일부 실시예들에서, 상기 N-풍부 영역들은 상기 N 및 P 필러들의 바닥을 따라 N-리치 불균형 조건을 생성시킨다. 일부 실시예들에서, 상기 전력 FET는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 복수개의 교번하는 N 및 P 필러들을 포함하며, 상기 N-풍부 영역들은 상기 활성 및 터미네이션 영역들 모두에서 상기 N-필러들의 바닥을 따라 형성된다.
일부 실시예들에서, 상기 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 복수개의 교번하는 N 및 P 필러들을 포함하며, 상기 N-풍부 영역들은 상기 활성 영역에서만 상기 N-필러들의 바닥을 따라 형성된다. 일부 실시예들에서, 상기 복수개의 트랜치들은 상기 복수개의 트랜치들의 바닥을 따라서 보다도 상부를 따라서 넓어지도록 테이퍼진(tapered) 측벽들을 갖는다. 일부 실시예들에서, 상기 게이트 전극들은 상기 복수개의 트랜치들 직접 위에서 측면으로 연장된다.
다른 일반적인 태양에서 전력 전계 효과 트랜지스터를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들을 통하여 연장되는 복수개의 하부 트랜치들을 형성하는 단계; 제2 도전형의 반도체 물질로 상기 복수개의 하부 트랜치들을 충전하는 단계를 포함한다. 상기 방법은 또한 상기 하나 이상의 제1 도전형의 에피택셜층들 위에 하나 이상의 제2 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 제2 도전형의 에피택셜층들을 통하여 연장되는 복수개의 상부 트랜치들을 형성하는 단계; 제2 도전형의 반도체 물질로 상기 복수개의 상부 트랜치들을 충전하는 단계를 포함하며, 상기 복수개의 상부 트랜치들과 상기 복수개의 하부 트랜치들은 측면 차원을 따라 서로로부터 옵셋(off-set)이다.
일부 실시예들에서, 상기 복수개의 상부 트랜치들 내의 상기 제2 도전형의 반도체 물질은 상기 하나 이상의 제2 도전형의 에피택셜층들의 아래 놓이는 부분들과 함께 제2 도전형의 필러들을 형성하며, 상기 복수개의 하부 트랜치들 내의 상기 제1 도전형의 반도체 물질은 상기 하나 이상의 제1 도전형의 에피택셜층들의 위에 놓이는 부분들과 함께 제1 도전형의 필러들을 형성함으로써, 상기 제1 및 제2 도전형의 필러들은 교번하는 도전형의 필러들을 형성한다. 일부 실시예들에서, 상기 방법은 또한 상기 하나 이상의 제1 도전형의 에피택셜층들을 형성하기에 앞서서, 상기 기판 위로 제2 도전형의 제1 에피택셜층을 형성하는 단계를 포함한다.
일부 실시예들에서, 상기 복수개의 하부 트랜치들의 바닥을 따라서 제2 도전형의 풍부 영역들을 형성하는 단계를 더 포함하며, 상기 제2 도전형의 풍부 영역들은 상기 제2 도전형의 반도체 물질 속으로 연장되며, 상기 제2 도전형의 제1 에피택셜층 속으로 더 연장된다.
일부 실시예들에서, 상기 풍부 영역들을 형성하는 단계는, 상기 하나 이상의 제1 도전형의 에피택셜층들을 형성하기에 앞서서, 상기 제2 도전형의 상기 제1 에피택셜층의 상부 부분 내에 제2 도전형의 풍부 영역들을 형성하기 위해 제2 도전형의 도펀트들을 주입하는 단계를 더 포함하며, 하나 이상의 온도 사이클들 동안에, 상기 제2 도전형의 풍부 영역들이 상기 제2 도전형의 반도체 물질 속으로 상향-확산되고, 상기 제2 도전형의 상기 제1 에피택셜층 속으로 하향-확산되도록, 상기 복수개의 하부 트랜치들이 상기 제2 도전형의 풍부 영역들 중의 대응하는 것들 직접 위에서 상기 하나 이상의 제1 도전형의 에피택셜층 내에 형성된다.
일부 실시예들에서, 상기 제2 도전형의 풍부 영역들은 상기 교번하는 필러들의 바닥을 따라 전하 불균형 조건을 생성시킨다. 일부 실시예들에서, 상기 풍부 영역들을 형성하는 단계는, 상기 복수개의 하부 트랜치들을 충전하기에 앞서서, 상기 제2 도전형의 제1 에피택셜층 속으로 상기 복수개의 하부 트랜치들의 바닥을 따라서 제2 도전형의 도펀트들을 주입하는 단계를 포함한다.
일부 실시예들에서, 상기 전계 효과 트랜지스터는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 교번하는 제1 및 제2 도전형의 필러들을 포함하며, 상기 풍부 영역들은 상기 활성 및 터미네이션 영역들 모두에서 상기 제2 도전형의 필러들의 바닥을 따라 형성된다. 일부 실시예들에서, 상기 전계 효과 트랜지스터는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 복수개의 교번하는 제1 및 제2 도전형의 필러들을 포함하며, 상기 풍부 영역들은 상기 활성 영역에서만 상기 제2 도전형의 필러들의 바닥을 따라 형성된다.
일부 실시예들에서, 상기 복수개의 하부 및 상부 트랜치들은, 상기 복수개의 하부 및 상부 트랜치들의 각각이 그것의 바닥을 따라서 보다도 그것의 상부를 따라서 넓어지도록 테이퍼진 측벽들을 갖는다. 일부 실시예들에서, 상기 방법은 또한 상기 하나 이상의 제1 도전형의 에피택셜층들 내에 제1 도전형의 바디 영역들을 형성하는 단계; 상기 바디 영역들에 제2 도전형의 소오스 영역들을 형성하는 단계; 및 상기 바디 영역들에 인접하지만 상기 바디 영역들로부터 절연되며, 상기 소오스 영역들과 중첩하는 게이트 전극들을 형성하는 단계를 포함한다.
다른 일반적인 태양에서, 전력 전계 효과 트랜지스터(FET)는 복수개의 교번하며 정렬된 제1 및 제2 도전형의 필러들을 포함하는 반도체 영역을 포함하며, 상기 제1 도전형의 필러들의 각각은 그것의 상부 및 하부 구역들 보다 넓은 중간 구역을 가지며, 상기 제2 도전형의 필러들의 각각은 그것의 상부 및 하부 구역들 보다 좁은 중간 구역을 갖는다. 일부 실시예들에서, 상기 제1 도전형의 필러들의 각각은 트랜치 충전된 하부 구역을 포함하며, 상기 제2 도전형의 필러들의 각각은 트랜치 충전된 상부 구역을 포함한다.
일부 실시예들에서, 상기 전력 FET는 기판 위의 N-형 에피택셜층; 상기 N-형 에피택셜층 위의 하나 이상의 P-형 에피택셜층들; 상기 하나 이상의 P-형 에피택셜층들을 통하여 연장되며, N-형 반도체 물질로 충전되는 복수개의 트랜치들을 포함한다. 전력 FET는 상기 하나 이상의 P-형 에피택셜층 위의 하나 이상의 N-형 에피택셜층들; 상기 하나 이상의 N-형 에피택셜층들을 통하여 연장되며, P-형 반도체 물질로 충전되는 복수개의 트랜치들;을 포함한다. 상기 P-형 반도체 물질은 상기 하나 이상의 P-형 에피택셜층들의 부분들과 함께 제2 도전형의 필러들을 형성하며, 상기 N-형 반도체 물질은 상기 하나 이상의 N-형 에피택셜층들의 부분들과 함께 제1 도전형의 필러들을 형성한다.
일부 실시예들에서, 상기 P-형 반도체 물질 속으로 연장되는 P-형 바디 영역들; 상기 P-형 바디 영역들 내의 N-형 소오스 영역들; 및 상기 P-형 바디 영역들에 인접하지만 이들로부터 분리되며, 상기 N-형 소오스 영역들과 중첩되는 게이트 전극들;을 포함할 수 있다.
일부 실시예들에서, 상기 제1 도전형의 필러들의 바닥에 제1 도전형의 풍부 영역들을 더 포함할 수 있다. 일부 실시예들에서, 상기 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 복수개의 교번하는 제1 및 제2 도전형의 필러들을 포함하며, 상기 풍부 영역들은 상기 활성 및 터미네이션 영역들 모두에서 상기 제1 도전형의 필러들의 바닥을 따라 형성된다. 일부 실시예들에서, 상기 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들의 각각은 복수개의 교번하는 제1 및 제2 도전형의 필러들을 포함하며, 상기 풍부 영역들은 상기 활성 영역에서만 상기 제1 도전형의 필러들의 바닥을 따라 형성된다.
다른 일반적인 태양에서, 전력 소자에서 슈퍼-정션 구조를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들로 연장되는 복수개의 트랜치들을 형성하는 단계; 제2 도전형의 에피택셜층으로 상기 트랜치들의 측벽들 및 바닥을 라이닝(lining)하는 단계를 포함할 수 있다. 상기 방법은 상기 제2 도전형의 에피택셜층 위로 상기 복수개의 트랜치들 내에 유전체층을 형성하는 단계; 및 컨포말(conformal) 물질로 상기 복수개의 트랜치들을 충전하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 유전체층은 상기 제2 도전형의 에피택셜층과 직접 접촉한다. 일부 실시예들에서, 상기 컨포말 물질은 상기 유전체층과 직접 접촉한다. 일부 실시예들에서, 상기 컨포말 물질은 폴리실리콘을 포함한다. 일부 실시예들에서, 상기 컨포말 물질은 비정질 실리콘을 포함한다. 일부 실시예들에서, 상기 유전체층은 산화물을 포함한다. 일부 실시예들에서, 상기 방법은 상기 하나 이상의 에피택셜층들 내에 제2 도전형의 바디 영역들을 형성하는 단계; 상기 바디 영역들 내에 제1 도전형의 소오스 영역들을 형성하는 단계를 포함할 수 있다. 상기 방법은또한 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩하는 게이트 전극들을 형성하는 단계; 및 상기 소오스 영역들과 직접 접촉하는 소오스 금속을 형성하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 상기 소오스 금속은 상기 컨포말 물질과 직접 접촉한다.
다른 일반적인 태양에서, 전력 소자에서 슈퍼-정션 구조를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들로 연장되는 복수개의 트랜치들을 형성하는 단계; 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분만 충전되지 않도록, 제2 도전형의 에피택셜층으로 각 트랜치를 충전하는 단계를 포함할 수 있다. 상기 방법은 또한 유전체 물질로 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분을 충전하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 유전체층은 열 산화물을 포함한다. 일부 실시예들에서, 상기 방법은 상기 하나 이상의 에피택셜층들 내에 제2 도전형의 바디 영역들을 형성하는 단계; 상기 바디 영역들 내에 제1 도전형의 소오스 영역들을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩하는 게이트 전극들을 형성하는 단계; 및 상기 소오스 영역들과 직접 접촉하는 소오스 금속을 형성하는 단계를 포함할 수 있다.
다른 일반적인 태양에서, 전력 소자에서 슈퍼-정션 구조를 형성하는 방법은, 기판 위로 하나 이상의 제1 도전형의 에피택셜층들을 형성하는 단계; 상기 하나 이상의 에피택셜층들로 연장되는 복수개의 트랜치들을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 제2 도전형의 제1 에피택셜층으로 상기 복수개의 트랜치들의 측벽들 및 바닥을 라이닝(lining)하는 단계; 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분만 충전되지 않고 남도록, 제2 도전형의 제2 에피택셜층으로 각 트랜치를 충전하는 단계; 및 유전체 물질로 상기 트랜치의 상부를 따라 각 트랜치의 중심 부분을 충전하는 단계;를 포함할 수 있다.
일부 실시예들에서, 상기 유전체 물질은 열 산화물을 포함한다. 일부 실시예들에서, 상기 제2 에피택셜층은 상기 제1 에피택셜층보다 낮은 도핑 농도를 갖는 다. 일부 실시예들에서, 상기 방법은 상기 하나 이상의 에피택셜층들 내에 제2 도전형의 바디 영역들을 형성하는 단계; 상기 바디 영역들 내에 제1 도전형의 소오스 영역들을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩하는 게이트 전극들을 형성하는 단계; 및 상기 소오스 영역들과 직접 접촉하는 소오스 금속을 형성하는 단계를 포함할 수 있다.
다른 일반적인 태양에서, 전력 소자는 하나 이상의 제1 도전형의 에피택셜층들로 연장되는 복수개의 트랜치들을 포함할 수 있다. 상기 복수개의 트랜치들은 제2 도전형의 제1 에피택셜층, 제2 도전형의 제2 에피택셜층, 및 절연 물질층으로 충전되며, 상기 제1 에피택셜층은 상기 트랜치 측벽들 및 바닥에 라이닝된다. 상기 제2 에피택셜층은 상기 제1 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 상기 절연 물질층은 상기 제2 에피택셜층과 직접 접촉되면서 그 위로 연장된다. 각 트랜치에서 상기 제1 에피택셜층, 상기 제2 에피택셜층 및 상기 제3 절연 물질층은 제2 도전형의 필러를 형성하며, 상기 제2 도전형의 필러들을 분리하는 상기 하나 이상의 에피택셜층들의 부분들은 제1 도전형의 필러들을 형성함으로써, 상기 제1 및 제2 도전형의 필러들은 교번하는 도전형의 필러들을 형성할 수 있다.
일부 실시예들에서, 상기 유전체 물질층은 열 산화물을 포함한다. 일부 실시예들에서, 상기 제2 에피택셜층은 상기 제1 에피택셜층보다 낮은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 전력 소자를 형성하는 것은 상기 하나 이상의 에피택셜층들 내에 제2 도전형의 바디 영역들을 형성하는 단계; 상기 바디 영역들 내에 제1 도전형의 소오스 영역들을 형성하는 단계; 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩하는 게이트 전극들을 형성하는 단계; 및 상기 소오스 영역들과 직접 접촉하는 소오스 금속을 형성하는 단계를 포함할 수 있다.
다른 일반적인 태양에서, 전력 소자는 기판 위로 연장되는 적어도 제1 및 제2 N-형 에피택셜층들; 및 상기 제2 N-형 에피택셜층으로 연장되는 복수개의 트랜치들;을 포함할 수 있다. 상기 복수개의 트랜치들은 제1 에피택셜층, 제2 P-형 에피택셜층, 및 제3 도전 물질층으로 충전된다. 상기 제1 에피택셜층은 상기 트랜치 측벽들 및 바닥에 라이닝되며, 상기 제2 P-형 에피택셜층은 상기 제1 에피택셜층과 직접 접촉되면서 그 위로 연장되며, 상기 제3 도전 물질층은 상기 제2 P-형 에피택셜층과 직접 접촉되면서 그 위로 연장된다. 각 트랜치에서 상기 제1 에피택셜층, 상기 제2 P-형 에피택셜층 및 상기 제3 도전 물질층은 P-필러를 형성하며, 상기 P-필러들을 분리하는 상기 적어도 제1 및 제2 에피택셜층들의 부분들은 N-필러들을 형성함으로써, 상기 P-필러들 및 N-필러들은 교번하는 도전형의 필러들을 형성한다.
일부 실시예들에서, 상기 제2 P-형 에피택셜층은 상기 제1 에피택셜층보다 높은 도핑 농도를 가지며, 상기 제3 도전 물질층은 상기 제2 P-형 에피택셜층보다 높은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 제1 에피택셜층은 N-형이며, 상기 제2 P-형 에피택셜층보다 낮은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 에피택셜층은 인트린식(intrinsic) 실리콘을 포함한다. 일부 실시예들에서, 상기 제3 도전 물질층은 N-형이며, 상기 제2 P-형 에피택셜층보다 낮은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 제3 도전 물질층은 인트린식 에피택셜층을 포함한다. 일부 실시예들에서, 상기 제3 도전 물질층은 폴리실리콘을 포함한다. 일부 실시예들에서, 각 P-필러의 바닥에 P-풍부 영역을 포함할 수 있다.
일부 실시예들에서, 각각의 N-필러는 상부 N-영역, 중간 N 영역 및 하부 N 영역을 가지며, 상기 상부 N 영역은 상기 중간 N 영역보다 낮은 도핑 농도를 가지며, 상기 중간 N 영역은 상기 하부 N 영역보다 낮은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 전력 소자는 상기 제2 N-형 에피택셜층 내의 P-형 바디 영역들; 상기 바디 영역들 내의 제1 도전형의 소오스 영역들을 갖는다. 상기 전력 소자는 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩하는 게이트 전극들; 및 상기 소오스 영역들과 직접 접촉하는 소오스 금속을 포함할 수 있다. 일부 실시예들에서, 상기 소오스 금속은 상기 제3 도전 물질층과 직접 접촉한다.
다른 일반적인 태양에서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은, 기판 위로 연장되는 적어도 제1 및 제2 N-형 에피택셜층들을 형성하는 단계; 상기 제2 에피택셜층으로 연장되는 복수개의 트랜치들을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 복수개의 트랜치들은 제1 에피택셜층, 제2 P-형 에피택셜층, 및 제3 도전 물질층으로 충전하는 단계를 포함할 수 있다. 상기 제1 에피택셜층은 상기 트랜치 측벽들 및 바닥에 라이닝되며, 상기 제2 P-형 에피택셜층은 상기 제1 에피택셜층과 직접 접촉되면서 그 위로 연장될 수 있다. 상기 제3 도전 물질층은 상기 제2 P-형 에피택셜층과 직접 접촉되면서 그 위로 연장될 수 있다. 각 트랜치에서 상기 제1 에피택셜층, 상기 제2 P-형 에피택셜층 및 상기 제3 도전 물질층은 P-필러를 형성하며, 상기 P-필러들을 분리하는 상기 적어도 제1 및 제2 N-형 에피택셜층들의 부분들은 N-필러들을 형성함으로써, 상기 P-필러들 및 N-필러들은 교번하는 도전형의 필러들을 형성할 수 있다.
일부 실시예들에서, 상기 제2 P-형 에피택셜층은 상기 제1 에피택셜층보다 높은 도핑 농도를 가지며, 상기 제3 도전 물질층은 상기 제2 P-형 에피택셜층보다 높은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 제2 P-형 에피택셜층은 상기 제1 에피택셜층 및 상기 제3 도전 물질층보다 높은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 제1 에피택셜층은 N-형이며, 상기 제2 P-형 에피택셜층보다 낮은 도핑 농도를 갖는다. 일부 실시예들에서, 상기 제1 에피택셜층은 인트린식 실리콘을 포함한다. 일부 실시예들에서, 상기 제3 도전 물질층은 N-형 도핑된 에피택셜층이며, 상기 제2 P-형 에피택셜층보다 낮은 도핑 농도를 갖는다.
일부 실시예들에서, 상기 방법은 상기 복수개의 트랜치들을 충전하기에 앞서서, 상기 복수개의 트랜치들의 바닥을 따라 P-형 도펀트들을 주입하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 방법은 상기 제2 N-형 에피택셜층을 형성하기에 앞서서, 상기 제1 N-형 에피택셜층의 상부 부분에 P-풍부 영역들을 형성하기 위해 P-형 도펀트들을 주입하는 단계를 더 포함하며, 상기 복수개의 트랜치들은, 하나 이상의 온도 사이클들 동안에, 상기 P-풍부 영역들이 대응하는 P-필러들 속으로 상향-확산되도록, 상기 P-풍부 영역들의 대응하는 것들의 직접 위에서 상기 제2 N-형 에피택셜층 내에 형성될 수 있다. 일부 실시예들에서, 각각의 N-필러는 상부 N-영역, 중간 N 영역 및 하부 N 영역을 가지며, 상기 상부 N 영역은 상기 중간 N 영역보다 낮은 도핑 농도를 가지며, 상기 중간 N 영역은 상기 하부 N 영역보다 낮은 도핑 농도를 갖는다.
일부 실시예들에서, 상기 방법은 상기 제2 N-형 에피택셜층 내에 P-형 바디 영역들을 형성하는 단계; 상기 P-형 바디 영역들 내에 N-형 소오스 영역들을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 P-형 바디 영역들에 인접하여 연장되지만 상기 P-형 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩하는 게이트 전극들을 형성하는 단계; 및 상기 소오스 영역들과 직접 접촉하는 소오스 금속을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 소오스 금속은 상기 제3 도전 물질층과 직접 접촉한다.
또 다른 일반적인 태양에서, 전력 소자는 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 및 상기 하나 이상의 N-형 에피택셜층 속으로 연장되는 복수개의 트랜치들 및 활성 영역 및 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함할 수 있다. 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내의 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층의 부분들은 N-필러들을 형성함으로써, 상기 N-필러들 및 P-필러들은 교번하는 P-N- 필러들을 형성한다. 상기 전력 소자는 또한 상기 교번하는 P-N-필러들은 상기 활성 영역 및 상기 터미네이션 영역 모두에 배치되며, 상기 터미네이션 영역은 미리 예정된 수의 플로팅 P-필러들을 포함하며, 상기 미리 예정된 수의 플로팅 P-필러들 중의 두개의 인접한 것들 사이에 위치하는 각 N-필러는 그것의 상부 표면을 따라 N-형 표면 영역을 포함하며, 상기 N-형 표면 영역은 그것이 형성되어 있는 상기 N-필러의 나머지 보다 작은 도핑 농도를 갖는다.
일부 실시예들에서, 상기 전력 소자는 상기 하나 이상의 N-형 에피택셜층 내의 P-형 바디 영역들; 상기 P-형 바디 영역들에 인접하지만 상기 P-형 바디 영역들로부터 절연된 게이트 전극들; 상기 P-형 바디 영역들 내의 N-형 소오스 영역들을 포함할 수 있다. 상기 전력 소자는 또한 상기 소오스 영역들과 전기적으로 접촉하는 소오스 금속; 및 상기 하나 이상의 N-형 에피택셜층의 표면을 따라 연장되는 P-Iso 영역;을 포함할 수 있다. 상기 터미네이션 영역 내에서 둘 이상의 상기 P-필러들은 상기 P-Iso 영역을 통하여 상기 소오스 금속에 전기적으로 연결된다.
일부 실시예들에서, 상기 전력 소자는 상기 하나 이상의 N-형 에피택셜층 속으로 연장되는 쉘로우(shallow) 트랜치들; 상기 쉘로우 트랜치들의 측벽들을 라이닝하는 게이트 유전체층을 포함할 수 있으며, 상기 게이트 전극들이 각 쉘로우 트랜치 내에 배치될 수 있다. 일부 실시예들에서, 상기 게이트 전극들은 플래너 게이트의 형태로 상기 하나 이상의 N-형 에피택셜층 위로 연장되지만 게이트 유전체층에 의해 상기 하나 이상의 N-형 에피택셜층과 절연되며, 상기 플래너 게이트 전극들은 서로로부터 측면으로 간격을 두고 있으며, 상기 복수개의 ?(deep) 트랜치들은 상기 플래너 게이트 전극들 사이에 배치될 수 있다. 일부 실시예들에서, 상기 터미네이션 영역에서 두개 이상의 상기 P-필러들의 각각은, 그것의 상부 표면을 따라 P-형 풍부 영역을 포함하며, 상기 P-형 풍부 영역은 그것이 형성되어 있는 P-필러의 나머지 보다 높은 도핑 농도를 갖는다.
일부 실시예들에서, 상기 전력 소자는 상기 하나 이상의 N-형 에피택셜층 내의 P-형 바디 영역들; 상기 P-형 바디 영역들에 인접하지만 상기 P-형 바디 영역들로부터 절연된 게이트 전극들; 상기 P-형 바디 영역들 내의 N-형 소오스 영역들을 포함할 수 있다. 상기 전력 소자는 또한 상기 소오스 영역들과 전기적으로 접촉하는 소오스 금속; 및 상기 하나 이상의 N-형 에피택셜층의 표면을 따라 연장되는 P-Iso 영역;을 포함할 수 있으며, 상기 터미네이션 영역 내에서 둘 이상의 상기 P-필러들은 상기 P-Iso 영역을 통하여 상기 소오스 금속에 전기적으로 연결될 수 있다.
또 다른 일반적인 태양에서, 전력 소자는 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 및 상기 하나 이상의 N-형 에피택셜층 속으로 연장되는 복수개의 트랜치들; 활성 영역 및 상기 활성 영역을 둘러싸는 터미네이션 영역; 상기 터미네이션 영역에서 상기 하나 이상의 N-형 에피택셜층들 위에 배치되지만 상기 하나 이상의 N-형 에피택셜층으로부터 분리된 복수개의 필드 플레이트들; 및 복수개의 접촉들의 각각이 상기 복수개의 필드 플레이트들 중의 하나와 하나 이상의 P-형 링들 사이에 접촉을 만들도록 구성된 복수개의 접촉들;을 포함할 수 있다. 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내의 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층의 부분들은 N-필러들을 형성함으로써, 상기 N-필러들 및 P-필러들은 교번하는 P-N- 필러들을 형성할 수 있다. 상기 교번하는 P-N-필러들은 상기 활성 영역 및 상기 터미네이션 영역 모두에 배치되며, 상기 터미네이션 영역에서 상기 교번하는 P-N-필러들은 동심원 방식으로 상기 활성 영역을 둘러싸며 그리고 미리 예정된 수의 플로팅 P-필러들을 포함하며, 각 플로팅 P-필러는 그것의 상부를 따라 P-형 링을 포함하며,상기 복수개의 필드 플레이트들은 동심원 방식으로 상기 활성 영역을 둘러싸며, 상기 복수개의 접촉들은 상기 미리 예정된 수의 플로팅 P-필러들의 대응하는 것 위에 직접 배치될 수 있다.
일부 실시예들에서, 상기 미리 예정된 수의 플로팅 P-필러들은, 상기 미리 예정된 수의 플로팅 P-필러들이 뾰족한 전환을 만드는 곳에 접촉된다. 일부 실시예들에서, 상기 P-형 링들의 폭은 상기 활성 영역으로부터 떨어지는 방향으로 점점 감소된다. 일부 실시예들에서, 상기 복수개의 필드 플레이트들의 각각은 상기 미리 예정된 수의 플로팅 P-필러들의 대응하는 것 위로 직접 그리고 인접하는 N-필러 위로 직접 연장된다. 일부 실시예들에서, 상기 복수개의 접촉들은, 상기 복수개의 접촉들과 상기 하나 이상의 N-형 에피택셜층들 사이에서 연장되는 하나 이상의 절연층들을 통하여 형성된다.
일부 실시예들에서, 상기 활성 및 터미네이션 영역들에서 상기 P-필러들은 동일하게 떨어져 간격을 두고 있다. 일부 실시예들에서, 상기 P-형 링들은 상기 미리 예정된 수의 플로팅 P-필러들의 대응하는 것에 집중된다. 일부 실시예들에서, 각 P-링은 상기 복수개의 필드 플레이트들과 대응하는 P-형 링들 사이에 강력한 접촉을 형성하도록 고농도로 도핑된 P+ 영역을 포함한다.
또 다른 일반적인 태양에서, 전력 소자는 터미네이션 영역에 의해 둘러싸인 활성 영역; 하나 이상의 제1 도전형의 에피택셜층 속으로 연장되는 복수개의 트랜치들;을 포함한다. 상기 복수개의 트랜치들은 제2 도전형의 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내의 상기 제2 도전형의 실리콘 물질은 상기 하나 이상의 에피택셜층들의 부분들과 함께 상기 복수개의 트랜치들을 서로로부터 분리시키며, 상기 활성 영역 및 상기 터미네이션 영역을 통하여 연장되는 복수개의 교번하는 도전형의 동심원 8각형 형상의 필러들을 형성한다. 상기 복수개의 동심원 8각형 형상의 필러들의 각각의 8개 다리들 중에 4개는 다른 4개의 다리들과 다른 길이를 가지며, 상기 복수개의 동심원 8각형 형상의 필러들의 8개 다리들의 모두를 따라서 상기 복수개의 트랜치들의 측벽들은 동일한 면 방향을 갖는다.
일부 실시예들에서, 상기 복수개의 교번하는 도전형의 8각형 형상의 필러들의 코너 에지들은 상기 복수개의 동심원 8각형 형상의 필러들로부터 떨어지는 방향에서 길이가 점점 증가한다. 일부 실시예들에서, 상기 전력 소자는 상기 하나 이상의 에피택셜층으로 연장되는 제2 도전형의 바디 영역들; 상기 바디 영역들 내로 연장되는 제1 도전형의 소오스 영역들; 및 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩되는 게이트 전극들;을 포함할 수 있다.
또 다른 일반적인 태양에서, 터미네이션 영역에 의해 둘러싸인 활성 영역을 갖는 전력 소자를 형성하는 방법은, 하나 이상의 제1 도전형의 에피택셜층들 속으로 복수개의 트랜치들을 형성하는 단계; 및 상기 복수개의 트랜치들을 제2 도전형의 실리콘 물질로 충전하는 단계를 포함할 수 있다. 상기 복수개의 트랜치들 내의 상기 제2 도전형의 실리콘 물질은 상기 하나 이상의 에피택셜층들의 부분들과 함께 상기 복수개의 트랜치들을 서로로부터 분리시키며, 상기 활성 영역 및 상기 터미네이션 영역을 통하여 연장되는 복수개의 교번하는 도전형의 동심원 8각형 형상의 필러들을 형성한다. 상기 복수개의 동심원 8각형 형상의 필러들의 각각의 8개 다리들 중에 4개는 다른 4개의 다리들과 다른 길이를 가지며, 상기 복수개의 동심원 8각형 형상의 필러들의 8개 다리들의 모두를 따라서 상기 복수개의 트랜치들의 측벽들은 동일한 면 방향을 갖는다.
일부 실시예들에서, 상기 방법은 상기 트랜치들을 충전하는 단계에 앞서서, 상기 전력 소자가 수용되는 웨이퍼를 22.5도 만큼 회전시키는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 복수개의 교번하는 도전형의 8각형 형상의 필러들의 코너 에지들은 상기 복수개의 동심원 8각형 형상의 필러들로부터 떨어지는 방향에서 길이가 점점 증가한다.
일부 실시예들에서, 상기 방법은 상기 하나 이상의 에피택셜층 내에 제2 도전형의 바디 영역들을 형성하는 단계; 상기 바디 영역들 내로 연장되는 제1 도전형의 소오스 영역들을 형성하는 단계; 및 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩되는 게이트 전극들을 형성하는 단계를 포함할 수 있다.
또 다른 일반적인 태양에서, 전력 소자는 터미네이션 영역에 의해 둘러싸인 활성 영역; 상기 활성 영역을 통하여 연장되는 복수개의 교번하는 도전형의 줄무늬 형상의 필러들; 및 상기 활성 영역을 둘러싸며, 동심원 방식으로 상기 터미네이션 영역을 통하여 연장되는 복수개의 교번하는 도전형의 8각형 형상의 필러들을 포함할 수 있다.
일부 실시예들에서, 상기 복수개의 교번하는 도전형의 8각형 형상의 필러들의 코너 에지들은 상기 활성 영역으로부터 떨어지는 방향에서 길이가 점점 증가한다. 일부 실시예들에서, 상기 복수개의 줄무늬 형상의 필러들은 P-필러들을 포함하며, 상기 복수개의 8각형 형상의 필러들은 P-필러들을 포함하며, 상기 복수개의 줄무늬 형상의 P-필러들의 단부들은 상기 복수개의 동심원 8각형 형상의 P-필러들로부터 플로팅하는 갭 영역만큼 간격을 두고 있다.
일부 실시예들에서, 상기 복수개의 8각형 형상의 필러들의 각각의 8개 다리 중의 4개는 다른 4개의 다리들과는 다른 길이를 갖는다. 일부 실시예들에서, 하나 이상의 제1 도전형의 에피택셜층 속으로 연장되는 복수개의 트랜치들을 더 포함하며, 상기 복수개의 트랜치들은 제2 도전형의 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내의 상기 제2 도전형의 실리콘 물질은 상기 하나 이상의 에피택셜층들의 부분들과 함께 상기 복수개의 트랜치들을 서로로부터 분리시키며, 상기 복수개의 교번하는 도전형의 8각형 형상의 필러들을 형성하며, 상기 복수개의 동심원 8각형 형상의 필러들의 8개 다리들의 모두를 따라서 상기 복수개의 트랜치들의 측벽들은 동일한 면 방향을 갖는다.
일부 실시예들에서, 상기 전력 소자는 상기 하나 이상의 에피택셜층들로 연장되는 제2 도전형의 바디 영역들; 상기 바디 영역들 내로 연장되는 제1 도전형의 소오스 영역들; 및 상기 바디 영역들에 인접하여 연장되지만 상기 바디 영역들로부터 절연되며, 대응하는 소오스 영역들과 중첩되는 게이트 전극들;을 포함할 수 있다.
다른 일반적인 태양에서, 전력 소자는 터미네이션 영역에 의해 둘러싸인 활성 영역; 상기 활성 및 터미네이션 영역들 내에서 동심원 방식으로 배열된 복수개의 교번하는 도전형의 필러들;상기 활성 영역 내에서 동심원 방식으로 배열된 복수개의 폴리실리콘 게이트들을 포함할 수 있다. 상기 전력 소자는 동심원 방식으로 상기 터미네이션 영역의 외부 주변을 따라 연장되며, 게이트 패드에 연결되는 외부 금속 게이트 런너를 포함할 수 있다. 상기 전력 소자는 상기 외부 금속 게이트 런너에 직접 연결되며, 상기 외부 금속 게이트 런너로부터 상기 활성 영역의 중심을 향하여 연장되지만 상기 활성 영역의 중심에 도달하기 전에 종료하는 복수개의 보강 금속 게이트 런너들을 포함할 수 있다. 상기 복수개의 폴리실리콘 게이트들 중의 제1 그룹은 상기 복수개의 보강 금속 게이트 런너들의 모두에 직접 연결되며, 상기 복수개의 폴리실리콘 게이트들 중의 제2 그룹은 상기 복수개의 보강 금속 게이트 런너들 중의 단지 두개와 직접 접촉한다.
일부 실시예들에서, 상기 복수개의 폴리실리콘 게이트들의 제3 그룹은 상기 복수개의 보강 금속 게이트 런너들의 어느 것과도 직접 접촉되지 않는다. 일부 실시예들에서, 상기 활성 영역의 중심 부분을 통하여 연장되며, 상기 복수개의 보강 금속 게이트 런너들 중의 두개에 대하여 두 단부들 상에서 직접 연결하는 폴리실리콘 피드를 포함할 수 있다. 일부 실시예들에서, 상기 복수개의 보강 금속 게이트 런너들 중의 두개 사이에서 연장되며, 이들 두개와 직접 접촉하는 복수개의 폴리실리콘 게이트들의 내부의 것의 일부의 길이는, 상기 복수개의 보강 금속 게이트 런너들 중의 두개 사이에서 연장되며, 이들 두개와 직접 접촉하는 복수개의 폴리실리콘 게이트들의 외부의 것의 일부의 길이와 본질적으로 동일하다.
일부 실시예들에서, 상기 복수개의 폴리실리콘 게이트들은 플래너 게이트 종류이다. 일부 실시예들에서, 상기 복수개의 폴리실리콘 게이트들은 트랜치 게이트 종류이다.
다른 일반적인 태양에서, 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역; 상기 활성 및 터미네이션 영역들 모두에서 동심원 방식으로 배열된 복수개의 교번하는 도전형의 필러들; 상기 활성 및 터미네이션 영역들을 통하여 연장되는 복수개의 폴리실리콘 게이트 줄무늬들을 포함한다. 전력 소자는 상기 터미네이션 영역의 외부 주변을 따라 연장되는 게이트 런너 금속을 포함할 수 있다. 상기 복수개의 폴리실리콘 줄무늬들은 그들의 반대쪽 단부들을 따라 상기 게이트 런너 금속과 연결될 수 있다.
일부 실시예들에서, 상기 복수개의 폴리실리콘 게이트들은 플래너 게이트 종류이다. 일부 실시예들에서, 상기 복수개의 폴리실리콘 게이트들은 트랜치 게이트 종류이다.
또 다른 일반적인 태양에서, 전력 소자에서 교번하는 도전형의 필러들을 형성하는 방법은, 기판 위로 하나 이상의 N-형 에피택셜층들을 형성하는 단계; 상기 하나 이상의 N-형 에피택셜층들 내에 P-형 바디 영역들을 형성하는 단계; 게이트 유전체에 의해 상기 하나 이상의 N-형 에피택셜층들에 인접하여 연장되지만 이들로부터 절연되어 있는 게이트 전극들을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 P-형 바디 영역들과 상기 게이트 전극들을 형성한 후에, 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 복수개의 ? 트랜치들을 형성하는 단계; 및 복수개의 P-필러들을 형성하기 위해 P-형 실리콘으로 상기 복수개의 ? 트랜치들을 충전하는 단계를 포함할 수 있다. 상기 복수개의 P-형 필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층들의 부분들이 N-필러들을 형성하여, 상기 P-필러들과 상기 N-필러들이 교번하는 도전형의 필러들을 형성할 수 있다.
일부 실시예들에서, 산화물-질화물-산화물(ONO)의 복합층이 상기 N-형 에피택셜층 내에서 상기 복수개의 ? 트랜치들을 정의하고 식각하는데 사용된다. 일부 실시예들에서, 상기 P-형 바디 영역들 내에 N-형 소오스 영역들을 형성하는 단계를 더 포함하며, 상기 복수개의 ? 트랜치들은 상기 소오스 영역들을 형성한 후에 형성된다. 일부 실시예들에서, 상기 복수개의 ? 트랜치들을 형성한 후에, 각 게이트 전극 위에 유전체 캡을 형성하는 단계를 더욱 포함하며, 상기 유전체 캡은 인접한 트랜치들 사이에서 접촉 개구부들을 정의한다.
일부 실시예들에서, 상기 방법은 또한 상기 P-형 바디 영역들 내에 P+ 고농도 바디 영역들을 형성하기 위해 상기 접촉 개구부들을 통하여 상기 P-형 바디 영역들 속으로 P-형 도펀트들을 주입하는 단계를 포함한다. 일부 실시예들에서, 상기 유전체 캡을 형성하기에 앞서서, 인접한 상기 게이트 전극들을 연장하는 컨포말층(conformal layer)을 형성하는 단계를 더 포함하며, 따라서 상기 컨포말층은 상기 게이트 전극들의 에지들로부터 상기 P-형 바디 영역들 속으로 주입된 상기 P-형 도펀트들에 간격을 두게 해준다. 일부 실시예들에서, 상기 방법은 각 P-형 바디 영역에서 딤플(dimple)을 식각하는 단계; 및 상기 P-형 바디 영역들 내에 고농도 바디 영역들을 형성하기 위하여 각 딤플의 바닥 속으로 P-형 도펀트들을 주입하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 방법은 상기 접촉 개구부들을 통하여 상기 N-형 소오스 영역들과 상기 P+ 고농도 바디 영역들과 전기적으로 접촉하는 소오스 금속층을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 전력 소자는 활성 영역과 상기 활성 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 활성 및 터미네이션 영역들 모두는 복수개의 P-필러들을 포함할 수 있다. 상기 방법은, 상기 P-형 바디 영역들을 형성하기에 앞서서, 상기 터미네이션 영역에서 상기 하나 이상의 N-형 에피택셜층들 내에 P-형 Iso 영역을 형성하는 단계를 포함할 수 있다. 상기 복수개의 P-필러들이 형성된 후 상기 P-형 Iso 영역은 상기 터미네이션 영역에서 함께 미리 예정된 수의 P-필러들에 연결된다.
일부 실시예들에서, 상기 방법은 상기 P-형 Iso 영역에 전기적으로 접촉하는 소오스 금속층을 형성하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극들을 형성하는 단계는, 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 쉘로우 트랜치들을 형성하는 단계; 상기 쉘로우 트랜치들의 측벽들을 라이닝하는 게이트 유전체층을 형성하는 단계; 및 상기 쉘로우 트랜치들 내에 리세스된(recessed) 게이트 전극들을 형성하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극들을 형성하는 단계는, 상기 하나 이상의 에피택셜층들 위로 게이트 유전체층을 형성하는 단계; 및 상기 게이트 유전체층 위로 플래너 게이트 전극들을 형성하는 단계;를 더 포함하며, 상기 플래너 게이트 전극들은 서로로부터 측면으로 간격을 두고 있으며, 상기 복수개의 ? 트랜치들은 상기 플래너 게이트 전극들 사이에서 형성된다.
또 다른 일반적인 태양에서, 고전압 소자는 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 복수개의 트랜치들을 포함할 수 있다. 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내에서 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층들의 부분들은 N-형 필러들을 형성함으로써, 상기 N-필러들과 상기 P-필러들이 교번하는 P-N-필러들을 형성한다. 상기 고전압 소자는 상기 P-필러들 중의 하나의 상부 부분에 각기 형성된 복수개의 P-웰들; 및 그들 사이에 쇼트키 접촉을 형성하기 위해 상기 N-필러들의 상부 표면에 직접 접촉하는 쇼트키 장벽 금속을 포함하는 애노드 단자를 포함할 수 있다. 상기 쇼트키 장벽 금속은 상기 P-웰들에 직접 접촉한다.
일부 실시예들에서, 각 P-웰은 상기 P-필러들의 폭보다 큰 폭을 갖는다. 일부 실시예들에서, 각 P-웰은 상기 P-필러들의 폭과 본질적으로 동일한 폭을 갖는다. 일부 실시예들에서, 각 P-웰은 고농도로 도핑된 P+ 영역을 포함하며, 상기 쇼트키 장벽 금속은 그들 사이에 오믹 접촉을 형성하기 위해 상기 P+ 영역들의 상부 표면과 직접 접촉한다. 일부 실시예들에서, 상기 쇼트키 접촉들은 상기 고전압 소자의 쇼트키 영역 내에 형성되며, 상기 고전압 소자는 MOSFET를 포함하기 위해 구성된 MOSFET 영역을 더 포함할 수 있다.
또 다른 일반적인 태양에서, 고전압 소자는 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 복수개의 트랜치들을 포함할 수 있다. 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내에서 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층들의 부분들은 N-형 필러들을 형성함으로써, 상기 N-필러들과 상기 P-필러들이 교번하는 P-N-필러들을 형성한다. 상기 고전압 소자는 상기 교번하는 P-N-필러들 위로 연장되는 N-형 에피택셜층; 및 그들 사이에 쇼트키 접촉을 형성하기 위해 상기 N-에피택셜층의 상부 표면에 직접 접촉하는 쇼트키 장벽 금속을 포함하는 애노드 단자를 포함할 수 있다. 상기 N-형 에피택셜층은 상기 P-필러들이 부유하도록 상기 P-필러들로부터 상기 쇼트키 장벽 금속을 분리시킨다. 일부 실시예들에서, 상기 쇼트키 접촉들은 상기 고전압 소자의 쇼트키 영역 내에 형성되며, 상기 고전압 소자는 MOSFET를 포함하기 위해 구성된 MOSFET 영역을 더 포함한다.
또 다른 일반적인 태양에서, 고전압 소자는 기판 위로 연장되는 하나 이상의 N-형 에피택셜층들; 상기 하나 이상의 N-형 에피택셜층들 속으로 연장되는 복수개의 트랜치들을 포함할 수 있다. 상기 복수개의 트랜치들은 P-형 실리콘 물질로 충전되며, 상기 복수개의 트랜치들 내에서 상기 P-형 실리콘 물질은 P-필러들을 형성하며, 상기 P-필러들을 분리하는 상기 하나 이상의 N-형 에피택셜층들의 부분들은 N-형 필러들을 형성함으로써, 상기 N-필러들과 상기 P-필러들이 교번하는 P-N-필러들을 형성할 수 있다. 상기 고전압 소자는 상기 교번하는 P-N-필러들의 상부 부분을 통하여 연장되는 N-형 주입 영역; 및 그들 사이에 쇼트키 접촉을 형성하기 위해 상기 N-에피택셜층의 상부 표면에 직접 접촉하는 쇼트키 장벽 금속을 포함하는 애노드 단자를 포함할 수 있다. 상기 N-형 주입 영역은 상기 P-필러들이 부유하도록 상기 P-필러들로부터 상기 쇼트키 장벽 금속을 분리시킨다. 일부 실시예들에서, 상기 쇼트키 접촉들은 상기 고전압 소자의 쇼트키 영역 내에 형성되며, 상기 고전압 소자는 MOSFET를 포함하기 위해 구성된 MOSFET 영역을 더 포함할 수 있다.
상기 위의 부분들은 본 발명의 특정 실시예들에 대한 완전한 설명을 제공하지만, 여러 가지 수정들, 대안들 및 균등물들이 가능하다. 예를 들어, 본 발명의 일부 실시예들은 플래너 게이트 MOSFET들의 맥락에서 설명되었지만, 동일한 기술들이 도면들에서 보여지는 것들로부터 상기 기판의 극성을 단순히 반전시킴으로써 플래너 게이트 IGBT들과 같은 다른 플래너-게이트 구조들에도 용이하게 적용될 수 있다. 유사하게, 구조들 및 공정 시퀀스들의 일부가 N-채널 FET들의 맥락으로 기술되었지만, P-채널 FET들을 형성하기 위하여 이들 구조들 및 공정 시퀀스들을 수정하는 것은 본 개시물의 견지에서 통상의 기술자에게 자명할 것이다. 나아가, 여기에 기술된 여러 가지 기술들은 플래너 구조들로 제한되지 않으며, 트랜치 게이트 MOSFET들, 트랜치 게이트 IGBT들(트랜치 게이트들을 가짐), 차폐(shielded) 게이트 MOSFET들 또는 IGBT들(아래 놓이는 차폐 전극(들)을 구비한 트랜치 게이트들을 가짐), 및 정류기들(쇼트키 정류기들, TMBS 정류기들, 등등)에도 실현될 수 있다.
부가적으로, 각 실시예를 특별히 끌어들이지 않았지만, 터미네이션 디자인들 및 전하 균형 기술들의 많은 것을 포함하는 여러 가지 실시예들이 도1a-도1c에서 보여지는 3개의 레이아웃 구성들의 어느 하나로 실현될 수 있다. 유사하게, 터미네이션 디자인들 및 전하 균형 기술들의 많은 것을 포함하는 여러 가지 실시예들을 포함하는 여기에 기술된 많은 실시예들은 트랜치 에피 충전 전하 균형 공정 기술에 대한 실현으로 제한되지 않으며, 다중-에피층 필러 공정 기술에도 또한 실현될 수 있다. 따라서, 이러 저러한 이유들에 대하여 전술한 설명은 첨부된 청구항들에 의해 정의되는 본 발명의 사상을 제한하는 것으로서 취해서는 아니 된다.

Claims (16)

  1. 반도체 영역;
    상기 반도체 영역에 배치된 활성 영역;
    상기 반도체 영역에 배치되고 상기 활성 영역을 둘러싸는 터미네이션 영역;
    제1 도전형의 복수개의 필러들; 및
    상기 반도체 영역에 배치된 제2 도전형의 복수개의 필러들
    을 포함하며, 상기 제1 도전형의 복수개의 필러들과 상기 제2 도전형의 복수개의 필러들이 상기 활성 영역과 상기 터미네이션 영역에 교번하여 정렬되고, 상기 제2 도전형의 복수개의 필러들에서의 필러는:
    제2 도전형의 제1 주입 영역,
    제2 도전형의 제1 주입 영역 위에 배치되고, 상기 제2 도전형의 제1 주입 영역과 수직으로 정렬된, 제2 도전형의 제2 주입 영역,
    트랜치; 및
    상기 트랜치 내에 배치되고, 상기 제2 도전형의 제2 주입 영역 위에 배치되고, 상기 제2 도전형의 제2 주입 영역과 수직으로 정렬된, 제2 도전형의 반도체 물질을 포함하고,
    상기 제2 도전형의 복수개의 필러들은 상기 활성 영역에 상기 터미네이션 영역의 상기 제2 도전형의 복수개의 필러들에서의 필러의 횡폭보다 큰 횡폭을 가지는 필러를 포함하는,
    전력 소자.
  2. 제1항에 있어서,
    기판 상에 배치된 제1 도전형의 제1 에피택셜층;
    상기 제1 에피택셜층 상에 배치된 제1 도전형의 제2 에피택셜층; 및
    상기 제2 에피택셜층 상에 배치된 제1 도전 형의 제3 에피택셜층,
    을 더 포함하고,
    상기 제2 도전형의 상기 제1 주입 영역은 상기 제1 에피택셜층 및 상기 제2 에피택셜층에 배치되고,
    상기 제2 도전형의 제2 주입 영역은 상기 제2 에피택셜층 및 상기 제3 에피택셜층에 배치되고,
    여기서:
    상기 트랜치는 상기 제3 에피택셜층 내로 연장되어 상기 제3 에피택셜층 내에서 종단되며;
    상기 제2 도전형의 복수개의 필러는 상기 기판에 도달하기 전에 종단되며,
    제1 에피택셜층, 제2 에피택셜층 및 제3 에피택셜층 각각은 상기 기판의 도핑 농도보다 낮은 도핑 농도를 가지는, 전력 소자.
  3. 제1항에 있어서,
    상기 제2 도전형의 제1 주입 영역의 형상은 상기 제2 도전형의 제2 주입 영역의 형상과 상이한, 전력 소자.
  4. 제1항에 있어서,
    상기 제2 도전형의 제1 주입 영역은 상기 제2 도전형의 제2 주입 영역과 접촉하는, 전력 소자.
  5. 제1항에 있어서,
    상기 제2 도전형의 제2 주입 영역은 상기 제2 도전형의 제1 주입 영역으로부터 수직 방향으로 이격되어 있는, 전력 소자.
  6. 제1항에 있어서,
    상기 제1 도전형의 복수개의 필러들에서의 필러는:
    제1 도전형의 제1 주입 영역; 및
    상기 제1 도전형의 제1 주입 영역 위에 배치되고 상기 제1 도전형의 제1 주입 영역과 수직으로 정렬된 제1 도전형의 제2 주입 영역
    을 포함하고,
    상기 제1 도전형의 제1 주입 영역의 형상은 상기 제1 도전형의 제2 주입 영역의 형상과 상이한, 전력 소자.
  7. 활성 영역;
    상기 활성 영역을 둘러싸는 터미네이션 영역;
    제1 도전형의 복수개의 필러들; 및
    제2 도전형의 복수개의 필러들
    을 포함하고,
    상기 제1 도전형의 복수개의 필러들과 상기 제2 도전형의 복수개의 필러들이 교번하여 상기 활성 영역과 상기 터미네이션 영역에 배열되고, 상기 제2 도전형의 복수개의 필러들에서의 필러는:
    상기 제2 도전형의 제1 주입 영역;
    상기 제2 도전형의 제1 주입 영역 위에 배치되고 상기 제2 도전형의 제1 주입 영역과 수직으로 정렬된, 제2 도전형의 제2 주입 영역,
    트랜치; 및
    상기 트랜치 내에 배치된 제2 도전형의 반도체 물질
    을 포함하고, 상기 트랜치는 상기 제2 도전형의 제2 주입 영역 위에 배치되고 상기 제2 도전형의 제2 주입 영역과 수직으로 정렬되며,
    상기 제2 도전형의 복수개의 필러들은 상기 활성 영역 내에 필러를 포함하고, 상기 활성 영역 내의 필러는 상기 터미네이션 영역의 상기 제2 도전형의 복수개의 필러들에서의 필러의 상기 제2 도전형의 주입 영역의 개수보다 적은 제2 도전형의 주입 영역의 개수를 가지는, 전력 소자.
  8. 제7항에 있어서,
    기판 상에 배치된 제1 도전형의 제1 에피택셜층;
    상기 제1 에피택셜층 상에 배치된 제1 도전형의 제2 에피택셜층; 및
    상기 제2 에피택셜층 상에 배치된 제1 도전형의 제3 에피택셜층
    을 더 포함하고,
    상기 제2 도전형의 제1 주입 영역은 상기 제1 에피택셜층 및 상기 제2 에피택셜층 내에 배치되며,
    상기 제2 도전형의 제2 주입 영역은 상기 제2 에피택셜층 및 상기 제3 에피택셜층에 배치되고,
    상기 트랜치는 상기 제3 에피택셜층 내로 연장되어 상기 제3 에피택셜층 내에서 종단되는, 전력 소자.
  9. 제7항에 있어서,
    상기 제2 도전형의 제1 주입 영역은 상기 제2 도전형의 제2 주입 영역의 횡폭과 다른 횡폭을 가지는, 전력 소자.
  10. 제7항에 있어서,
    상기 제1 도전형의 복수개의 필러들에서의 필러는:
    제1 도전형의 제1 주입 영역; 및
    상기 제1 도전형의 제1 주입 영역 위에 배치되고 상기 제1 도전형의 제1 주입 영역과 수직으로 정렬된, 제1 도전형의 제2 주입 영역
    을 포함하고,
    상기 활성 영역 내의 상기 제1 도전형의 복수개의 필러들에서의 필러는 상기 터미네이션 영역에서의 상기 제1 도전형의 복수개의 필러들의 필러의 주입 영역의 개수보다 적은 제1 도전형의 주입 영역의 개수를 가지는, 전력 소자.
  11. 교번하는 도전형의 필러들을 포함하는 전력 소자를 형성하는 방법으로서,
    기판 상에 제1 도전형의 복수개의 에피택셜층을 포함하는 반도체 영역을 형성하는 단계;
    상기 반도체 영역에 전력 소자의 활성 영역을 규정하는 단계;
    상기 반도체 영역에서 상기 활성 영역을 둘러싸는 전력 소자의 터미네이션 영역을 규정하는 단계;
    상기 활성 영역 및 상기 터미네이션 영역에 제2 도전형의 복수개의 필러들을 형성하는 단계
    를 포함하고, 상기 제2 도전형의 복수개의 필러들에서의 필러를 형성하는 것은,
    상기 제2 도전형의 복수개의 주입 영역을 형성하는 단계로서, 상기 제2 도전형의 복수개의 주입 영역 각각이 제1 도전형의 복수개의 에피택셜층 중 적어도 하나의 에피택셜층에 배치되는, 단계;
    상기 복수개의 에피택셜층 중 최상층의 에피택셜층 내로 연장되는 트랜치를 형성하는 단계; 및
    상기 트랜치 내에 제2 도전형의 반도체 물질을 형성하는 단계
    를 포함하고,
    상기 제2 도전형의 반도체 물질 및 상기 제2 도전형의 복수개의 주입 영역이 제2 도전형의 필러를 형성하도록, 상기 제2 도전형의 복수의 주입 영역과 트랜치가 수직으로 정렬되며, 상기 활성 영역에서의 제2 도전형의 복수개의 필러들은 상기 터미네이션 영역에서의 제2 도전형의 복수개의 필러들에서의 필러의 제2 도전형의 주입 영역의 개수보다 적은 제2 도전형의 주입 영역의 개수를 가지는 필러를 포함하는,
    상기 제2 도전형의 복수개의 필러들을 형성하는 단계는 상기 활성 영역 및 상기 터미네이션 영역에서 상기 제1 도전형의 복수개의 필러들을 규정하며, 상기 제1 도전형의 복수개의 필러들은 제2 도전형의 복수개의 필러들 사이에 배치된 상기 복수개의 에피택셜층의 부분들을 포함하는,
    전력 소자를 형성하는 방법.
  12. 제11항에 있어서,
    상기 제2 도전형의 복수개의 주입 영역 각각은 상기 복수개의 에피택셜층 중 적어도 2 개의 에피택셜층에 배치되는, 전력 소자를 형성하는 방법.
  13. 제11항에 있어서,
    상기 제1 도전형의 복수개의 필러들에서의 필러는:
    제1 도전형의 제1 주입 영역; 및
    상기 제1 도전형의 상기 제1 주입 영역 위에 배치되고, 상기 제1 도전형의 상기 제1 주입 영역과 수직으로 정렬된 제1 도전형의 제2 주입 영역을 포함하는, 전력 소자를 형성하는 방법.
  14. 제13항에 있어서,
    상기 활성 영역에서의 제1 도전형의 복수개의 필러들의 필러는 상기 터미네이션 영역의 상기 제1 도전형의 복수개의 필러들에서의 필러의 상기 제1 도전형의 주입 영역의 개수보다 적은 상기 제1 도전형의 주입 영역의 개수를 가지는, 전력 소자를 형성하는 방법.
  15. 교번하는 도전형의 필러들을 포함하는 전력 소자를 형성하는 방법에 있어서,
    기판 상에 제1 도전형의 복수개의 에피택셜층을 포함하는 반도체 영역을 형성하는 단계;
    상기 반도체 영역에 전력 소자의 활성 영역을 규정하는 단계;
    상기 반도체 영역에 상기 활성 영역을 둘러싸는 전력 소자의 터미네이션 영역을 규정하는 단계;
    상기 활성 영역 및 상기 터미네이션 영역에 제2 도전형의 복수개의 필러들을 형성하는 단계
    를 포함하고,
    상기 제2 도전형의 복수개의 필러들에서의 필러를 형성하는 것은,
    제2 도전형의 복수개의 주입 영역을 형성하는 단계로서, 상기 제2 도전형의 복수개의 주입 영역 각각은 제1 도전형의 복수개의 에피택셜층 중 적어도 하나의 에피택셜층에 배치되는, 단계;
    상기 복수개의 에피택셜층 중 최상층의 에피택셜층 안으로 연장되는 트랜치를 형성하는 단계; 및
    상기 트랜치 내에 제2 도전형의 반도체 물질을 형성하는 단계
    를 포함하고,
    상기 제2 도전형의 반도체 물질 및 상기 제2 도전형의 복수개의 주입 영역이 상기 제2 도전형의 필러를 규정하도록 상기 제2 도전형의 복수의 주입 영역과 상기 트랜치가 수직으로 정렬되며, 상기 활성 영역에서의 상기 제2 도전형의 복수개의 필러들은 상기 터미네이션 영역에서의 제2 도전형의 복수개의 필러들에서의 필러의 횡폭보다 더 큰 횡폭을 가지는 필러를 포함하고,
    상기 제2 도전형의 복수개의 필러들을 형성하는 단계는 상기 활성 영역 및 상기 터미네이션 영역에서 상기 제1 도전형의 복수의 필러를 규정하고, 상기 제1 도전형의 복수개의 필러들은 상기 제2 도전형의 복수개의 필러들 사이에 배치된 상기 복수개의 에피택셜층의 부분들을 포함하는, 전력 소자를 형성하는 방법
  16. 제15항에 있어서,
    상기 활성 영역 내의 제2 도전형의 복수개의 필러들에서의 필러는 상기 터미네이션 영역에서의 상기 제2 도전형의 복수개의 필러들에서의 필러의 상기 제2 도전형의 주입 영역의 개수보다 작은 제2 도전형의 주입 영역의 개수를 가지며,
    상기 제1 도전형의 복수개의 필러에서의 필러는,
    상기 제1 도전형의 제1 주입 영역; 및
    상기 제1 도전형의 제1 주입 영역 위에 배치되고 상기 제1 도전형의 제1 주입 영역과 수직으로 정렬된 제1 도전형의 제2 주입 영역
    을 포함하는, 전력 소자를 형성하는 방법.
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