JP5298488B2 - 半導体装置 - Google Patents

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Description

この発明は、大電力用の縦型半導体装置に関するものであり、特に、半導体基板の一部に超接合層を有する半導体装置に関する。
従来、パワーエレクトロニクス分野における電源機器の小型化や高性能化のため、電力用半導体装置では、高耐圧化や大電流化とともに、低損失化、高破壊耐量化、高速化が求められている。このために、半導体装置の基板構造としては、超接合型基板が提案されており、表面構造としては、縦型ＭＯＳパワーデバイス構造が提案されている。
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
半導体装置の基板構造としては、単一の導電型を有する半導体基板と、超接合型基板と、が広く知られている。超接合型基板は、第１導電型の半導体基板と、第２導電型の半導体層と、の間に、半導体基板と垂直な方向に第１導電型と第２導電型の半導体層が交互に形成された超接合層を有している（たとえば、下記特許文献１、下記特許文献２参照。）。この超接合型基板は、個々の超接合層の濃度が高い場合でも、オフ時に超接合層全体に空間電荷領域を広げることができる。したがって、特に高耐圧の半導体装置においてオン抵抗を小さくすることができる。
半導体装置の表面構造としては、ゲート電極を半導体基板上に設けたプレーナ型と、ゲート電極を半導体基板の溝内に埋め込んだトレンチ型と、が広く知られている。トレンチ型ＭＯＳデバイスは、トレンチ側壁をチャネル領域とするトレンチＭＯＳセルを半導体基板上に多数設けたトレンチゲート構造を有する。一般に、トレンチ型ＭＯＳデバイスは、プレーナ型ＭＯＳデバイスと比べると、チャネル抵抗の低減により性能を向上させやすい。近年、縦型デバイスにおいては、構造的に低オン抵抗特性が得やすいため、トレンチ型の構造を有する縦型ＭＯＳデバイスが提案されている（たとえば、下記特許文献３、下記特許文献４、下記特許文献５参照。）。
このような縦型ＭＯＳデバイスの一例について説明する。図２５は、従来の縦型ＭＯＳデバイスの構造について示す断面図である。図２５に示すように、従来の縦型ＭＯＳデバイスは、ｎ+型ドレイン層３０と、ｎ-型ドレイン層３１と、ｐ-型チャネル領域３２と、がこの順に積層された半導体基板を用いて作製されている。多数のトレンチ３３が、ｐ-型チャネル領域３２を貫通し、ｎ-型ドレイン層３１に達するように設けられている。トレンチ３３の表面には、ゲート酸化膜３４を介して、多結晶シリコンなどからなるゲート電極３５が設けられている。ｐ-型チャネル領域３２の表面のトレンチ３３同士の略中間には、ｐ+型ボディ領域３７が設けられ、このｐ+型ボディ領域３７とトレンチ３３とに接するようにｎ++型ソース領域３６が設けられている。ゲート電極３５の上には、絶縁層３８を介してアルミニウムなどの金属電極３９が設けられている。また、この金属電極３９は、ｐ+型ボディ領域３７と、ｎ++型ソース領域３６と、にオーミック接触する。
この縦型ＭＯＳＦＥＴにおいては、ゲート電極３５に所定のしきい値以上の電圧を与えることで、ｐ-型チャネル領域３２内のトレンチ３３に沿ってｎ型の反転層が形成され、ドレイン層３１、３０と、ｎ++型ソース領域３６と、の間に電流路が形成される。これにより、縦型ＭＯＳＦＥＴのソース−ドレイン間が導通状態となる。そして、ゲート電極３５の電圧をしきい値以下とすることで、ｐ-型チャネル領域３２内のｎ型の反転層がなくなり、縦型ＭＯＳＦＥＴのソース−ドレイン間が遮断状態となる。このように、縦型ＭＯＳＦＥＴによれば、トレンチ３３に沿って縦型の電流路が形成されるため、プレーナ型ＭＯＳＦＥＴより、ｎ-型ドレイン層３１での電流路の長さが格段に短縮され、オン抵抗を小さくすることができる。
しかしながら、縦型ＭＯＳＦＥＴは、ゲートオフ状態においてソース−ドレイン間に高電圧が加わりアバランシェ電流が流れ始めると、素子が破壊してしまうという問題がある。これにより電流導通状態からターンオフする際にも、素子が破壊しやすく、用途拡大を妨げる大きな要因となっている。
図２６は、従来の超接合型基板の構造の一部を示す断面図である。図２６においては、超接合型基板を切断線Ｃ−Ｃ'およびＤ−Ｄ'で切り出した構造を示している。したがって、超接合型基板は、図２６に示す構造が左右方向に並んだ構造となっている。また、図２７は、図２６の切断線Ｃ−Ｃ'における電界分布を示す説明図である。超接合型基板を用いた縦型ＭＯＳＦＥＴは、ソース−ドレイン間に高電圧が印加されると、超接合領域全体に空乏層が広がり電圧が保持される。このときの電界分布は、図２７に示す実線となり、ほぼ長方形の形状となる。そこにアバランシェ電流が流れ始めると、図２７に示す点線となる。このように、電界の積分値である保持電圧が小さくなっていることがわかる。これは、負性抵抗特性であり、超接合型基板の構造に起因するものと考えられている。これによって、電流が素子の一部に集中して流れることとなり、素子が破壊される。
素子の耐圧を確保する方法としては、非活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチを、素子表面構造部が形成された第１の主面側では活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さくし、かつ第２の主面側では活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチと同じにする半導体素子が提案されている（たとえば、下記特許文献６参照。）。この半導体素子によれば空乏層が広がりやすく、またチャージバランスのアンバランス化による耐圧の低下を抑制することができる。このため、素子全体としてバランスよく十分な耐圧を確保することができる。
特開平９−２６６３１１号公報 特開２００４−１１９６１１号公報 特開平４−２３３７６５号公報 特開平４−１４６６７４号公報 特開平５−３３５５８２号公報 特開２００５−５１１９０号公報
しかしながら、上述した特許文献６に記載された技術では、アバランシェ電流などの大電流が流れた際には、素子が破壊されるといった問題がある。また、第１の主面側と第２の主面側とで、非活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチを異なるピッチにしなければならず、構造が複雑となり、超接合型基板の製造に手間がかかるといった問題がある。
この発明は、上述した従来技術による問題点を解消するため、超接合型の半導体基板を用いた場合に、簡単な構造で、オン抵抗が低く、かつアバランシェ破壊耐量の大きな半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、高不純物濃度の第１導電型の半導体基板上に、第１導電型領域および第２導電型領域が交互に接合されてなる並列ｐｎ構造部が設けられている。この並列ｐｎ構造部の表面の一部には、第２導電型のチャネル領域が設けられている。また、チャネル領域の表面の一部には、第１導電型のソース領域が設けられている。そして、ソース領域の一部に、チャネル領域を貫通し、並列ｐｎ構造部に達するようにトレンチが設けられている。このトレンチの表面には、ゲート酸化膜を介してゲート電極が設けられている。ゲート電極の表面には、絶縁層が設けられている。また、絶縁層の表面にソース電極が設けられ、ソース電極はチャネル領域およびソース領域の表面に接している。これらによって活性領域が構成される。さらに、並列ｐｎ構造部の一の第１導電型領域の表面であって、当該一の第１導電型領域に隣接する第２導電型領域間の中央に、チャネル領域に接する第１導電型の高濃度領域が設けられている。また、絶縁層の、高濃度領域の設けられた第１導電型領域の上の領域に、チャネル領域に達するように、開口部が設けられている。そして、ソース電極は、開口部においてチャネル領域と接している。また、高濃度領域は、ゲートパッドの下となる領域、もしくは、活性領域と当該活性領域の外側に設けられた非活性領域との境界となる領域に設けられていることを特徴とする。
また、請求項２の発明にかかる半導体装置は、高不純物濃度の第１導電型の半導体基板上に、第１導電型領域および第２導電型領域が交互に接合されてなる並列ｐｎ構造部が設けられている。この並列ｐｎ構造部の表面の一部には、第２導電型のチャネル領域が設けられている。また、チャネル領域の表面の一部には、第１導電型のソース領域が設けられている。そして、ソース領域とチャネル領域とに接し、並列ｐｎ構造部の表面にゲート絶縁膜を介してゲート電極が設けられている。ゲート電極の表面には、絶縁層が設けられている。また、絶縁層の表面にソース電極が設けられ、ソース電極はチャネル領域およびソース領域の表面に接している。これらによって活性領域が構成される。さらに、並列ｐｎ構造部の一の第１導電型領域の表面であって、当該第１導電型領域に隣接する第２導電型領域間の中央に、チャネル領域に接する第１導電型の高濃度領域が設けられている。また、絶縁層の、高濃度領域の設けられた第１導電型領域の上の領域に、チャネル領域に達するように開口部が設けられている。そして、ソース電極は、開口部においてチャネル領域と接している。また、高濃度領域は、ゲートパッドの下となる領域、もしくは、活性領域と当該活性領域の外側に設けられた非活性領域との境界となる領域に設けられていることを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、ゲートパッドの下となる領域、もしくは、活性領域と非活性領域との境界となる領域の第１導電型領域の幅が、並列ｐｎ構造部における他の第１導電型領域の幅の１倍以上３倍以下であることを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、第１導電型領域は、第１のドリフト層の表面に、該第１のドリフト層より不純物濃度の低い第２のドリフト層が設けられていることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、半導体基板と、並列ｐｎ構造部と、の間に、第１導電型のバッファ層を備えることを特徴とする。
また、請求項６の発明にかかる半導体装置は、高不純物濃度の第１導電型の半導体基板上に、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部が設けられている。この並列ｐｎ構造部の表面の一部には、第２導電型のチャネル領域が設けられている。また、チャネル領域の表面の一部には、第１導電型のソース領域が設けられている。そして、ソース領域の一部に、チャネル領域を貫通し、並列ｐｎ構造部に達するようにトレンチが設けられている。このトレンチの表面には、ゲート酸化膜を介してゲート電極が設けられている。ゲート電極の表面には、絶縁層が設けられている。また、絶縁層の表面に、ソース電極が設けられ、ソース電極はチャネル領域およびソース領域の表面に接している。これらによって活性領域が構成される。また、活性領域の外側に非活性領域が設けられている。非活性領域において並列ｐｎ構造部の表面上には、活性領域から延在するチャネル領域および絶縁層が設けられている。絶縁層の表面の一部および非活性領域の最外周に、ドレイン電極が設けられている。ドレイン電極は、並列ｐｎ構造部の第１導電型領域に電気的に接続されている。さらに、絶縁層の表面に、ソース電極およびドレイン電極に接し、ソース側がアノードとなり、ドレイン側がカソードとなるように、活性領域より耐圧の低いダイオードが設けられている。ダイオードは、並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする。
また、請求項７の発明にかかる半導体装置は、高不純物濃度の第１導電型の半導体基板上に、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部が設けられている。この並列ｐｎ構造部の表面の一部には、第２導電型のチャネル領域が設けられている。また、チャネル領域の表面の一部には、第１導電型のソース領域が設けられている。そして、ソース領域とチャネル領域とに接し、並列ｐｎ構造部の表面に、ゲート絶縁膜を介してゲート電極が設けられている。ゲート電極の表面には、絶縁層が設けられている。また、絶縁層の表面の一部に、ソース電極が設けられ、ソース電極はチャネル領域およびソース領域の表面に接している。これらによって活性領域が構成される。また、活性領域の外側に非活性領域が設けられている。非活性領域において並列ｐｎ構造部の表面上には、活性領域から延在するチャネル領域および絶縁層が設けられている。絶縁層の表面の一部および非活性領域の最外周に、ドレイン電極が設けられている。ドレイン電極は、並列ｐｎ構造部の第１導電型領域に電気的に接続されている。さらに、絶縁層の表面に、ソース電極およびドレイン電極に接し、ソース側がアノードとなり、ドレイン側がカソードとなるように、活性領域より耐圧の低いダイオードが設けられている。ダイオードは、並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする。
また、請求項８の発明にかかる半導体装置は、高不純物濃度の第１導電型の半導体基板上に、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部が設けられている。この並列ｐｎ構造部の表面の一部には、第２導電型のチャネル領域が設けられている。また、チャネル領域の表面の一部には、第１導電型のソース領域が設けられている。そして、ソース領域の一部に、チャネル領域を貫通し、並列ｐｎ構造部に達するように、トレンチが設けられている。このトレンチの表面には、ゲート酸化膜を介してゲート電極が設けられている。ゲート電極の表面には、絶縁層が設けられている。また、絶縁層の表面の一部に、ソース電極が設けられ、ソース電極はチャネル領域およびソース領域の表面に接している。これらによって活性領域が構成される。また、活性領域の外側に非活性領域が設けられている。非活性領域において並列ｐｎ構造部の表面上には、活性領域から延在するチャネル領域および絶縁層が設けられている。絶縁層の表面の一部および非活性領域の最外周に、ドレイン電極が設けられている。ドレイン電極は、並列ｐｎ構造部の第１導電型領域に電気的に接続されている。さらに、絶縁層の表面に、ゲート電極およびドレイン電極に接し、ゲート側がアノードとなり、ドレイン側がカソードとなるように、活性領域より耐圧の低いダイオードが設けられている。ダイオードは、並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする。
また、請求項９の発明にかかる半導体装置は、高不純物濃度の第１導電型の半導体基板上に、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部が設けられている。この並列ｐｎ構造部の表面の一部には、第２導電型のチャネル領域が設けられている。また、チャネル領域の表面の一部には、第１導電型のソース領域が設けられている。そして、ソース領域とチャネル領域とに接し、並列ｐｎ構造部の表面にゲート絶縁膜を介してゲート電極が設けられている。ゲート電極の表面には、絶縁層が設けられている。また、絶縁層の表面の一部に、ソース電極が設けられ、ソース電極はチャネル領域およびソース領域の表面に接している。これらによって活性領域が構成される。また、活性領域の外側に非活性領域が設けられている。非活性領域において並列ｐｎ構造部の表面上には、活性領域から延在するチャネル領域および絶縁層が設けられている。絶縁層の表面の一部および非活性領域の最外周に、ドレイン電極が設けられている。ドレイン電極は、並列ｐｎ構造部の第１導電型領域に電気的に接続されている。さらに、絶縁層の表面に、ゲート電極およびドレイン電極に接し、ゲート側がアノードとなり、ドレイン側がカソードとなるように、活性領域より耐圧の低いダイオードが設けられている。ダイオードは、並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする。
また、請求項１０の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、並列ｐｎ構造部が、ストライプ形状であることを特徴とする。
上述の各発明によれば、活性領域よりも先に耐圧の低いダイオード部分でアバランシェ現象がおこるため、アバランシェ電流によって素子が破壊されない。したがって、素子耐圧の向上と、オン抵抗の低減と、が同時に可能となる。
また、上述の請求項８または９の発明によれば、ダイオードのアバランシェ現象を、ゲート−ドレイン間に生じさせることができる。このため、アバランシェ電流がゲート電極に流れて、ゲート電圧が上昇し、一時的にＭＯＳＦＥＴのゲートをオンさせる。そして、ＭＯＳＦＥＴが導通状態となる。これによって、素子を破壊することなく、アバランシェエネルギーを消費させることができる。
本発明にかかる半導体装置によれば、超接合型の半導体基板を用いた場合に、簡単な構造で、オン抵抗を低く、かつアバランシェ破壊耐量を大きくすることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す平面図である。図１に示すように、実施の形態１にかかる半導体装置は、活性領域部２４が、非活性領域である周辺耐圧構造部２５によって囲まれた平面構造である。活性領域部２４には、素子の表面構造が設けられており、ゲートパッド２６やソースパッド２７が設けられている。周辺耐圧構造部２５は、半導体装置の全周囲に設けられている。また、周辺耐圧構造部２５においては、半導体装置の外周に沿って、厚いフィールド酸化膜上に、環状にフィールドプレートが設けられている。
半導体装置のチップ端から所定距離あけた内側に並列ｐｎ構造部が設けられている。並列ｐｎ構造部は、ｐ型半導体層４と、ｎ型半導体層２１、２が交互に繰り返し接合されてなる。図１には、半導体装置の中央にのみ並列ｐｎ構造部が図示されているが、実際は、活性領域部２４および周辺耐圧構造部２５の全面に設けられている。また、高濃度領域２２が、ゲートパッド２６とソースパッド２７の両方を横切っている向き（図１に示す横方向）の周辺耐圧構造部２５および活性領域部２４の境界の領域に設けられている。図１に示す縦方向の周辺耐圧構造部２５においては、高濃度領域２２を設けていない。
図２は、図１の切断線Ａ−Ａ'における断面構造を示す断面図である。同図の右半分は、ＭＯＳＦＥＴとして電流を流す活性領域部２４であり、左半分は周辺耐圧構造部２５である。図２に示すように、実施の形態１にかかる半導体装置は、超接合型半導体基板１００を用いて作製されている。超接合型半導体基板１００は、高不純物濃度のｎ型半導体基板１の表面層に、ｎ型半導体層２および低不純物濃度のｎ型半導体層２１がこの順に積層された縦型層状のｎ型半導体層と、縦型層状のｐ型半導体層４と、が交互に繰り返し接合されてなる並列ｐｎ構造部を有する。この並列ｐｎ構造部は、活性領域部２４と周辺耐圧構造部２５の境界となる領域がｎ型半導体層となっている。また、並列ｐｎ構造部において、ｐ型半導体層４は、ｎ型半導体層より深さ方向に長くてもよい。
チャネル層７は、超接合型半導体基板１００の表面層に設けられている。また、ソース層８は、図示しない領域において、チャネル層７の表面層の一部に設けられている。絶縁層９は、チャネル層７およびソース層８の表面層に設けられている。ソース電極１０は、絶縁層９の表面に設けられている。絶縁層９には、活性領域部２４と周辺耐圧構造部２５の境界の領域に、チャネル層７に達する開口部が設けられ、この開口部でソース電極１０がチャネル層７に接している。ｎ型半導体層２１の表面の、活性領域部２４と周辺耐圧構造部２５の境界の領域には、ｎ型の高濃度領域２２が設けられている。この高濃度領域２２が、チャネル層７と接触している部分がダイオードとなる。高濃度領域２２の濃度によってダイオードの耐圧が変えられる。ここでダイオードは、活性領域部２４より耐圧が小さいこととする。このため、活性領域部２４より先に高濃度領域２２においてアバランシェ現象を起こすことができる。また、高濃度領域２２の位置は、ｐ型半導体層４間の中央であるのが好ましい。一方、ソース電極１０とチャネル層７との接する領域は、ｐ型半導体層４間の中央でなくてもよい。
なお、ｎ型半導体層２の表面層にｎ型半導体層２１が設けられることで、超接合型半導体基板１００の素子表面側の不純物濃度を低くすることができる。これによって、高濃度領域２２と、超接合型半導体基板１００と、の耐圧の差が接近するため、素子全体の耐圧が高くなる。
特に限定されるものではないが、一例として、各部の寸法および不純物濃度を挙げる。並列ｐｎ構造部の素子深さ方向の長さはおおよそ４７μｍである。並列ｐｎ構造部のｎ型半導体層２，２１およびｐ型半導体層４のそれぞれの幅はおおよそ２μｍである。
また、ｎ型半導体基板１の不純物濃度は、２×１０18ｃｍ-3程度である。ｎ型半導体層２の不純物濃度は、４．４６×１０15ｃｍ-3程度である。ｎ型半導体層２１の不純物濃度は、ｎ型半導体層２の不純物濃度より低く、２．０×１０14ｃｍ-3程度である。
つぎに、実施の形態１にかかる半導体装置の活性領域部２４の構造の一例について説明する。図３は、実施の形態１にかかる半導体装置の活性領域部の構造の一例について示す斜視図である。図３に示すように、実施の形態１にかかる半導体装置の活性領域部２４は、超接合型半導体基板１００の表面に設けられたチャネル層７の表面層の一部に、並列ｐｎ構造部のストライプ形状を横切る向きで、ソース層８が設けられている。ソース層８には、超接合型半導体基板１００まで達するトレンチゲートが設けられている。トレンチゲートには、ゲート酸化膜６を介してゲート電極５が設けられている。このソース層８およびゲート電極５の上には、絶縁層９が設けられている。ソース電極１０は、絶縁層９の上に設けられ、ソース層８とチャネル層７に電気的に接続されている。ドレイン電極１１は、超接合型半導体基板１００の裏面に設けられている。また、ドレイン電極１１は、ｎ型半導体基板１に電気的に接続されている。
つぎに、実施の形態１にかかる半導体装置のオン抵抗と素子耐圧とのトレードオフ関係について説明する。図４は、オン抵抗と素子耐圧とのトレードオフ関係について示す特性図である。図４においては、縦軸はオン抵抗であり、横軸は素子耐圧である。また、●および▲のプロットは、それぞれ、ｐ型半導体層４とｎ型半導体層２１，２の繰り返しのピッチが５μｍおよび２μｍの超接合型半導体基板１００の特性を示している。ここで、実施の形態１にかかる半導体装置の活性領域部２４のオン抵抗は約３ｍΩｃｍ2であり、素子耐圧は約７５８Ｖである。したがって、並列ｐｎ構造部のピッチが２μｍの場合、図４に示すように、実施の形態１にかかる半導体装置のオン抵抗と素子耐圧とのトレードオフ特性は、従来の基板構造を用いて設けられた素子のオン抵抗と素子耐圧とのトレードオフ特性より優れた値となる。また、並列ｐｎ構造部のピッチが５μｍの場合も、並列ｐｎ構造部のピッチが２μｍの場合と同様に、従来の基板構造より優れたトレードオフ特性が得られる。
つぎに、素子耐圧について説明する。素子耐圧は、たとえば、ゲートとソースとを短絡し、ドレインに高電圧を印加した場合に、素子に流れる電流密度が１ｍＡ／ｃｍ2となるソース−ドレイン間電圧とする。図５は、測定回路について示す回路図である。図５に示す回路図によって以下の素子耐圧を測定する。また、図６は、ドレイン電流と、ソース−ドレイン間電圧と、の関係について示す説明図である。図６においては、縦軸はドレイン電流であり、横軸はソース−ドレイン間電圧である。また、●および○のプロットは、それぞれ、実施の形態１にかかる半導体装置および従来の半導体装置の特性を示している。ここで、従来の半導体装置は、超接合型半導体基板１００を用いて作製されてはいるが、高濃度領域２２のない半導体装置である。
図６に示すように、従来の半導体装置の素子耐圧は７７８Ｖであるが、アバランシェ状態になると素子が破壊されてしまう。アバランシェ状態とは、たとえば、ドレイン電流が０．３５Ａ／ｃｍ2以上の状態である。一方、実施の形態１にかかる半導体装置の素子耐圧は７５８Ｖである。このように、素子耐圧が従来の半導体装置より若干低いが、アバランシェ状態になった後も素子が破壊せず、ドレイン電流を６００Ａ／ｃｍ2になるまで流し続けることができる。
つぎに、Ｌ負荷ターンオフ波形について説明する。図７は、実施の形態１にかかる半導体装置と、従来の半導体装置と、のＬ負荷ターンオフ波形について示す特性図である。図７においては、縦軸はソース−ドレイン間電圧またはドレイン電流であり、横軸は時間である。図７に示すように、実施の形態１にかかる半導体装置は、素子が破壊することなく４００Ａ／ｃｍ2の大電流でターンオフできる。一方、従来の半導体装置は素子が破壊され、ターンオフできない。
なお、実施の形態１にかかる半導体装置のゲート構造を、トレンチゲート構造ではなく、プレーナゲート構造にした場合でも、上記の特性はほとんど変わらない。この場合、素子耐圧は７５９Ｖであり、ドレイン電流が６１３Ａ／ｃｍ2になるまで素子は破壊されなかった。さらに、Ｌ負荷ターンオフにおいては、素子が破壊することなく４１５Ａ／ｃｍ2の大電流でターンオフできる。また、プレーナゲート型の場合、トレンチゲート型と比べて、オン抵抗が１０％程度大きくなる。したがって、オン抵抗は、約３．３ｍΩｃｍ2である。
つぎに、高濃度領域２２を挟むｐ型半導体層４の間隔について説明する。図８は、実施の形態１にかかる半導体装置の内蔵ダイオード部を挟むｐ型半導体層の間隔について示した断面図である。また、図９は、内蔵ダイオード部を挟むｐ型半導体層の間隔と、素子耐圧と、の関係について示す説明図である。図８に示すように、超接合型半導体基板１００の高濃度領域２２を挟むｐ型半導体層４の間隔を、他のｐ型半導体層４の間隔より大きくする。ｐ型半導体層４およびｎ型半導体層２，２１の幅が２μｍの場合、それぞれのｐ型半導体層４の間隔は４μｍとなる。図８および図９においては、たとえば、Ｌ＝４μｍとする。
図９においては、高濃度領域２２を挟むｐ型半導体層４の間隔を、３μｍ〜２０μｍに変化させて、素子耐圧を測定した。図９に示すように、高濃度領域２２を挟むｐ型半導体層４の間隔が３μｍの場合の素子耐圧は７１５Ｖであり、高濃度領域２２を挟むｐ型半導体層４の間隔が４μｍ（Ｌ）の場合の素子耐圧（７７８Ｖ）と比べると、８％以上急激に劣化する。また、高濃度領域２２を挟むｐ型半導体層４の間隔が１３μｍの場合の素子耐圧は６８８Ｖであり、高濃度領域２２を挟むｐ型半導体層４の間隔が１２μｍ（３Ｌ）の場合の素子耐圧（７７０Ｖ）と比べると、１０％以上急激に劣化する。このことから、高濃度領域２２を挟むｐ型半導体層４の間隔は、Ｌ以上３Ｌ以下が好ましいことがわかる。このように、高濃度領域２２を挟むｐ型半導体層４の間隔を、Ｌ以上３Ｌ以下とすることで、空乏層どうしが干渉し、素子の耐圧を上げることができる。
つぎに、実施の形態１にかかる半導体装置に用いられる超接合型半導体基板１００の製造方法について説明する。図１０〜１４は、実施の形態１にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造について示す断面図である。まず、図１０に示すように、高不純物濃度のｎ型半導体基板１を用意する。その際、ｎ型半導体基板１の面方位は、（１００）面またはこれと等価な面とする。また、ｎ型半導体基板１は、たとえば、不純物としてアンチモン（Ｓｂ）を２×１０18ｃｍ-3程度含んでいる。
つぎに、図１１に示すように、ｎ型半導体基板１上に、不純物濃度がおおよそ４．４６×１０15ｃｍ-3で、厚さが４０μｍ程度のｎ型半導体層２を形成する。さらに、ｎ型半導体層２の表面層に、不純物濃度がおおよそ２．０×１０14ｃｍ-3で、厚さが１０μｍ程度のｎ型半導体層２１をエピタキシャル成長させる。ここで、ｎ型半導体層２およびｎ型半導体層２１には、たとえば、リンがドープされている。
つぎに、図１２に示すように、ｎ型半導体層２１の表面に、たとえば、厚さ１．６μｍ程度の酸化膜３を形成する。この酸化膜３を、フォトリソグラフィとエッチングにより、たとえば、２μｍおきに２μｍの幅の酸化膜マスクとする。そして、トレンチエッチングをおこない、ｎ型半導体層２およびｎ型半導体層２１に、ｎ型半導体基板１に到達する深さで、開口幅が約２μｍのトレンチを約２μｍおきに形成する。この際、ｎ型半導体基板１の表面が多少取り除かれてもよい。この場合、ｎ型半導体基板１の表面は、凹凸の形状となる。
つぎに、図１３に示すように、トレンチ内部にボロンドープのｐ型半導体層４を酸化膜３の表面より上になるようにエピタキシャル成長させ、並列ｐｎ構造部を形成する。したがって、並列ｐｎ構造部は、縦型層状のｐ型半導体層４と、ｎ型半導体層２およびｎ型半導体層２１からなる縦型層状のｎ型半導体層と、が交互に形成されたストライプ形状となる。その後、図１４に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）と酸化膜エッチングにより、ｎ型半導体層２１の表面を露出させる。これによって、超接合型半導体基板１００が形成される。このとき、超接合型半導体基板１００の並列ｐｎ構造部の厚さは、約４７μｍ程度になる。
つぎに、実施の形態１にかかる半導体装置における活性領域部２４の製造方法について説明する。図３に示すように、超接合型半導体基板１００の表面にチャネル層７を形成する。そして、並列ｐｎ構造部のストライプ形状を横切る向きで、チャネル層７を貫通し、超接合型半導体基板１００に達するようなトレンチを形成する。たとえば、幅が約１．２μｍで深さが約３．５μｍのトレンチを、約３．５μｍおきに形成する。この際、十分に注意深くトレンチを形成することで、トレンチの底部の半導体層の曲率を約０．６μｍにすることができる。ついで、トレンチの表面にゲート酸化膜６を、たとえば、１００ｎｍの厚さで形成し、ゲート電極５を埋め込む。
ついで、通常のＭＯＳ構造の製造方法によって、ソース層８、絶縁層９、ソース電極１０、ドレイン電極１１およびパッシベーション層（不図示）などの形成をおこない、活性領域部２４を形成する。通常のＭＯＳ構造の製造と同様の工程は、本発明の要旨ではないので、ここでは省略する。
つぎに、実施の形態１にかかる半導体装置における高濃度領域２２の製造方法について説明する。図２に示すように、絶縁層９の活性領域部と周辺耐圧構造部との境界の領域に、チャネル層７に達する開口部を設ける。これによって、この領域でソース電極１０と、チャネル層７と、が接することとなる。また、並列ｐｎ構造部は、この領域がｎ型半導体層となるようにしておく。したがって、活性領域部２４と周辺耐圧構造部２５との境界の領域において、チャネル層７と、超接合型半導体基板１００のｎ型半導体層２１と、が接することとなる。さらに、このチャネル層７とｎ型半導体層２１との接合領域に、高濃度領域２２を形成する。この高濃度領域２２に、たとえば、イオン注入法によりたとえば、リンをインプラし、濃いｎ型層を形成することでｎ型半導体層２１よりも耐圧の小さいダイオードを形成する。
なお、図１５は、実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。図１５に示すように、ｎ型半導体層２の表面層にｎ型半導体層２１を設けずに、ｎ型半導体層２の上にそのままチャネル層７が設けられている。この場合、超接合型半導体基板１０１は、縦型層状のｎ型半導体層２と、縦型層状のｐ型半導体層４と、が交互に繰り返し接合されてなる並列ｐｎ構造部が、ｎ型半導体基板１の上に設けられた構造となる。
実施の形態１によれば、ｎ型半導体層２１またはｎ型半導体層２よりも耐圧の小さい高濃度領域２２をソース−ドレイン間に形成することができる。このことで、たとえば、サージ電圧などの高電圧が印加されても、このエネルギーを高濃度領域２２のアバランシェ電流で吸収することができる。したがって、素子のアバランシェ破壊耐量を向上させつつ、かつオン抵抗を小さくすることを同時に達成することができる。
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置について説明する。図１６は、実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の構造について示す断面図である。実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と異なり、ｎ型半導体基板１と、並列ｐｎ構造部と、の間に、ｎ型ドリフト層２３が設けられている。ｎ型ドリフト層２３は、バッファ層として機能している。実施の形態２にかかる半導体装置のオン抵抗は５ｍΩｃｍ3であり、オン抵抗と、素子耐圧と、のトレードオフ特性は、従来の基板構造より優れた値を示す。また、実施の形態２にかかる半導体装置の素子耐圧は７６８Ｖであり、ドレイン電流が７８０Ａ／ｃｍ2になるまで素子が破壊されない。Ｌ負荷ターンオフ波形については、素子が破壊されることなく、４２５Ａ／ｃｍ2の大電流でターンオフできる。このように、ｎ型ドリフト層２３がバッファ層として機能していることで、耐圧を上げることができる。
つぎに、実施の形態２にかかる半導体装置に用いられる超接合型半導体基板１０２の製造方法について説明する。図１７〜図２１は、実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造を示す断面図である。まず、図１７に示すように、実施の形態１と同様のｎ型半導体基板１を用意する。その際、ｎ型半導体基板１の面方位は、（１００）面またはこれと等価な面とする。また、ｎ型半導体基板１は、たとえば、不純物としてアンチモン（Ｓｂ）を２×１０18ｃｍ-3程度含んでいる。
つぎに、図１８に示すように、ｎ型半導体基板１上に不純物濃度がおおよそ１．０×１０15ｃｍ-3で、厚さが５μｍ程度のｎ型ドリフト層２３を形成する。そして、図１９に示すように、ｎ型ドリフト層２３の表面層に、実施の形態１と同様の方法で、ｎ型半導体層２と、ｎ型半導体層２１と、をこの順に形成する。
つぎに、図２０に示すように、ｎ型半導体層２１の表面に、たとえば、厚さ１．６μｍ程度の酸化膜３を形成する。そして、この酸化膜３を、フォトリソグラフィとエッチングにより、たとえば、２μｍおきに２μｍの幅の酸化膜マスクとする。ついで、トレンチエッチングをおこない、ｎ型ドリフト層２３、ｎ型半導体層２およびｎ型半導体層２１に、開口幅が約２μｍのトレンチを約２μｍおきに形成する。この際、トレンチは、ｎ型半導体基板１に達しないようにする。
つぎに、図２１に示すように、トレンチ内部にボロンドープのｐ型半導体層４を酸化膜３の表面より上になるようにエピタキシャル成長させ、並列ｐｎ構造部を形成する。並列ｐｎ構造部は、縦型層状のｐ型半導体層４と、ｎ型ドリフト層２３、ｎ型半導体層２およびｎ型半導体層２１からなる縦型層状のｎ型半導体層と、が交互に形成されたストライプ形状となる。その後、図１６に示すように、ＣＭＰと酸化膜エッチングにより、ｎ型半導体層２１の表面を露出させる。これによって、超接合型半導体基板１０２が形成される。このとき、超接合型半導体基板１０２の並列ｐｎ構造部の厚さは、約４７μｍ程度になる。そして、実施の形態１と同様の製造方法によって、活性領域部２４および高濃度領域２２を形成する。
実施の形態２にかかる半導体装置によれば、ｎ型半導体基板１と並列ｐｎ構造部との間に、バッファ層を設けることで、実施の形態１にかかる半導体装置より、アバランシェ破壊耐量を向上させることができる。
なお、実施の形態１および実施の形態２においては、活性領域部２４と周辺耐圧構造部２５の境界の領域に適用して説明したが、ゲートパッド２６の下の領域に適用してもよい。
（実施の形態３）
つぎに、実施の形態３にかかる半導体装置について説明する。図２２は、実施の形態３にかかる半導体装置の構造を示す平面図である。図２２に示すように、素子の表面構造の設けられた活性領域部２４が、厚いフィールド酸化膜上に、環状にフィールドプレートが設けられた周辺耐圧構造部２５によって囲まれている。図２２には、半導体装置の中央にのみ並列ｐｎ構造部が図示されているが、実際は、活性領域部２４および周辺耐圧構造部２５の全面に設けられている。また、ＰＮダイオード２８が、ゲートパッド２６とソースパッド２７の両方を横切っている向き（図２２の横方向）の周辺耐圧構造部２５に設けられている。この場合、周辺耐圧構造部２５の外端からチップ内側に向けて、ＰＮＰＮの順に設けられている。図２２の縦方向の周辺耐圧構造部２５においては、ＰＮダイオード２８の電界が周辺耐圧構造部２５に含まれるフィールドプレートに影響を及ぼす可能性があるため、ＰＮダイオードを設けない。
図２３は、図２２の切断線Ｂ−Ｂ'における断面構造を示す断面図である。実施の形態３にかかる半導体装置は、実施の形態１または実施の形態２にかかる半導体装置と異なり、高濃度領域２２が設けられておらず、周辺耐圧構造部２５の絶縁層９上に多段直列接続のＰＮダイオード２８が設けられている。ＰＮダイオード２８は、周辺耐圧構造部２５の絶縁層９の表面の、ソース電極１２とドレイン電極１３との間に設けられている。ここでソース電極１２およびドレイン電極１３は、それぞれ活性領域部２４のソース電極１０およびドレイン電極１１と電気的に接続されている。ＰＮダイオード２８は、ソース側がアノードであり、ドレイン側がカソードである。また、ＰＮダイオード２８の耐圧は、並列ｐｎ構造部の耐圧以下である。
実施の形態３にかかる半導体装置の素子耐圧は７５８Ｖであり、ドレイン電流が６５０Ａ／ｃｍ2になるまで素子が破壊されない。Ｌ負荷ターンオフについては、素子が破壊されることなく、４０５Ａ／ｃｍ2の大電流でターンオフできる。なお、実施の形態３にかかる半導体装置のゲート構造を、トレンチゲート構造ではなく、プレーナゲート構造にした場合でも、上記の特性はほとんど変わらない。この場合、素子耐圧は７７９Ｖであり、ドレイン電流が６５３Ａ／ｃｍ2になるまで素子は破壊されなかった。さらに、Ｌ負荷ターンオフにおいては、素子が破壊することなく４１９Ａ／ｃｍ2の大電流でターンオフできる。
つぎに、実施の形態３にかかる半導体装置の製造方法について説明する。まず、実施の形態１または実施の形態２に示す製造方法によって、超接合型半導体基板１００、１０１、１０２を形成する。その後、通常のＭＯＳ構造の製造方法によって、チャネル層７、ソース層８、絶縁層９、ソース電極１２、ドレイン電極１３およびパッシベーション層（不図示）などの形成をおこなう。また、実施の形態３にかかる半導体装置においては、ドレイン電極１３は、絶縁層９の表面と、ｎ型半導体層２１と、に接するように形成され、活性領域部２４のドレイン電極１１と電気的に接続されている。つぎに、絶縁層９の表面に、ソース電極１２およびドレイン電極１３に接し、ソース側がアノード、ドレイン側がカソードとなるように、ポリシリコンでＰＮダイオード２８を形成する。
実施の形態３にかかる半導体装置によれば、周辺耐圧構造部２５の表面にＰＮダイオード２８を設けるだけで、アバランシェ破壊耐量を向上させつつ、かつオン抵抗を小さくすることを同時に達成することができる。
（実施の形態４）
つぎに、実施の形態４にかかる半導体装置について説明する。図２４は、実施の形態４にかかる半導体装置の要部の構造を示す断面図である。実施の形態４にかかる半導体装置は、実施の形態３にかかる半導体装置と異なり、ポリシリコンのＰＮダイオード２８が、周辺耐圧構造部２５の、ゲート電極１４と、ドレイン電極１３と、の間に設けられている。ここでゲート電極１４は、活性領域部２４のゲート電極５と電気的に接続されている。ＰＮダイオード２８は、ゲート側がアノードであり、ドレイン側がカソードである。
実施の形態４にかかる半導体装置の素子耐圧は７５８Ｖであり、ドレイン電流が６５０Ａ／ｃｍ2になるまで素子が破壊されない。Ｌ負荷ターンオフについては、素子が破壊されることなく、４８５Ａ／ｃｍ2の大電流でターンオフできる。なお、実施の形態４にかかる半導体装置のゲート構造を、トレンチゲート構造ではなく、プレーナゲート構造にした場合でも、上記の特性はほとんど変わらない。この場合、素子耐圧は７７９Ｖであり、ドレイン電流が６５３Ａ／ｃｍ2になるまで素子は破壊されなかった。さらに、Ｌ負荷ターンオフにおいては、素子が破壊することなく４９９Ａ／ｃｍ2の大電流でターンオフできる。
実施の形態４にかかる半導体装置によれば、ソース−ドレイン間に大きな電圧が印加された場合、アバランシェ電流がゲート電極に流れることで、ゲート電圧が上昇し、一時的にＭＯＳＦＥＴのゲートをオンさせる。これによって、ＭＯＳＦＥＴが導通状態となりアバランシェエネルギーを消費させ、素子を破壊から防ぐことができる。
以上のように、本発明にかかる半導体装置は、超接合型半導体基板を用いた縦型半導体素子に有用であり、特に、ＭＯＳＦＥＴなどの半導体素子に適している。
実施の形態１にかかる半導体装置を示す平面図である。 図１の切断線Ａ−Ａ'における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の活性領域部の構造の一例について示す斜視図である。 オン抵抗と素子耐圧とのトレードオフ関係について示す特性図である。 測定回路について示す回路図である。 ドレイン電流と、ソース−ドレイン間電圧と、の関係について示す説明図である。 実施の形態１にかかる半導体装置と、従来の半導体装置と、のＬ負荷ターンオフ波形について示す特性図である。 実施の形態１にかかる半導体装置の内蔵ダイオード部を挟むｐ型半導体層の間隔について示した断面図である。 内蔵ダイオード部を挟むｐ型半導体層の間隔と、素子耐圧と、の関係について示す説明図である。 実施の形態１にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造について示す断面図である。 実施の形態１にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造について示す断面図である。 実施の形態１にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造について示す断面図である。 実施の形態１にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造について示す断面図である。 実施の形態１にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造について示す断面図である。 実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。 実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の構造について示す断面図である。 実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造を示す断面図である。 実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造を示す断面図である。 実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造を示す断面図である。 実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造を示す断面図である。 実施の形態２にかかる半導体装置に用いられる超接合型半導体基板の製造途中の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す平面図である。 図２２の切断線Ｂ−Ｂ'における断面構造を示す断面図である。 実施の形態４にかかる半導体装置の要部の構造を示す断面図である。 従来の縦型ＭＯＳデバイスの構造について示す断面図である。 従来の超接合型基板の構造を示す断面図である。 図２６の切断線Ｃ−Ｃ'における電界分布を示す説明図である。
符号の説明
１ ｎ型半導体基板
２、２１ ｎ型半導体層
４ ｐ型半導体層
７ チャネル層
９ 絶縁層
１０ ソース電極
２２ 高濃度領域
２４ 活性領域部
２５ 周辺耐圧構造部
１００ 超接合型半導体基板

Claims (10)

  1. 高不純物濃度の第１導電型の半導体基板と、前記半導体基板上に設けられた、第１導電型領域および第２導電型領域が交互に接合されてなる並列ｐｎ構造部と、前記並列ｐｎ構造部の表面の一部に設けられた第２導電型のチャネル領域と、前記チャネル領域の表面の一部に設けられた第１導電型のソース領域と、前記ソース領域の一部に、前記チャネル領域を貫通し、前記並列ｐｎ構造部に達するように設けられたトレンチと、前記トレンチの表面に、ゲート酸化膜を介して設けられたゲート電極と、前記ゲート電極の表面に設けられた絶縁層と、前記絶縁層の表面に設けられ、前記チャネル領域および前記ソース領域の表面に接するソース電極と、を備えた活性領域を具備した半導体装置において、
    前記並列ｐｎ構造部の一の第１導電型領域の表面であって、当該一の第１導電型領域に隣接する前記第２導電型領域間の中央に設けられた、前記チャネル領域に接する第１導電型の高濃度領域と、
    前記絶縁層の、前記高濃度領域の設けられた前記第１導電型領域の上の領域に、前記チャネル領域に達するように設けられた開口部と、
    を備え、
    前記ソース電極は、前記開口部において前記チャネル領域と接し、
    前記高濃度領域は、ゲートパッドの下となる領域、もしくは、前記活性領域と当該活性領域の外側に設けられた非活性領域との境界となる領域に設けられていることを特徴とする半導体装置。
  2. 高不純物濃度の第１導電型の半導体基板と、前記半導体基板上に設けられた、第１導電型領域および第２導電型領域が交互に接合されてなる並列ｐｎ構造部と、前記並列ｐｎ構造部の表面の一部に設けられた第２導電型のチャネル領域と、前記チャネル領域の表面の一部に設けられた第１導電型のソース領域と、前記ソース領域と前記チャネル領域とに接し、前記並列ｐｎ構造部の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の表面に設けられた絶縁層と、前記絶縁層の表面に設けられ、前記チャネル領域および前記ソース領域の表面に接するソース電極と、を備えた活性領域を具備した半導体装置において、
    前記並列ｐｎ構造部の一の第１導電型領域の表面であって、当該第１導電型領域に隣接する前記第２導電型領域間の中央に設けられた、前記チャネル領域に接する第１導電型の高濃度領域と、
    前記絶縁層の、前記高濃度領域の設けられた前記第１導電型領域の上の領域に、前記チャネル領域に達するように設けられた開口部と、
    を備え、
    前記ソース電極は、前記開口部において前記チャネル領域と接し、
    前記高濃度領域は、ゲートパッドの下となる領域、もしくは、前記活性領域と当該活性領域の外側に設けられた非活性領域との境界となる領域に設けられていることを特徴とする半導体装置。
  3. 前記ゲートパッドの下となる領域、もしくは、前記活性領域と前記非活性領域との境界となる領域の前記第１導電型領域の幅は、前記並列ｐｎ構造部における他の第１導電型領域の幅の１倍以上３倍以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１導電型領域は、第１のドリフト層の表面に、当該第１のドリフト層より不純物濃度の低い第２のドリフト層が設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記半導体基板と、前記並列ｐｎ構造部と、の間に、第１導電型のバッファ層を備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 高不純物濃度の第１導電型の半導体基板と、前記半導体基板上に設けられた、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部と、を具備した半導体装置において、
    前記並列ｐｎ構造部の表面の一部に設けられた第２導電型のチャネル領域と、前記チャネル領域の表面の一部に設けられた第１導電型のソース領域と、前記ソース領域の一部に、前記チャネル領域を貫通し、前記並列ｐｎ構造部に達するように設けられたトレンチと、前記トレンチの表面に、ゲート酸化膜を介して設けられたゲート電極と、前記ゲート電極の表面に設けられた絶縁層と、前記絶縁層の表面に設けられ、前記チャネル領域および前記ソース領域の表面に接するソース電極と、を備えた活性領域と、
    前記活性領域の外側に設けられた非活性領域と、
    前記非活性領域において前記並列ｐｎ構造部の表面に設けられた前記チャネル領域と、
    前記非活性領域において前記チャネル領域の表面に設けられた前記絶縁層と、
    前記絶縁層の表面の一部および前記非活性領域の最外周に設けられ前記並列ｐｎ構造部の前記第１導電型領域に電気的に接続されたドレイン電極と、
    前記絶縁層の表面に、前記ソース電極および前記ドレイン電極に接し、ソース側がアノードとなり、ドレイン側がカソードとなるように設けられた、前記活性領域より耐圧の低いダイオードと、
    を備え、
    前記ダイオードは、前記並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする半導体装置。
  7. 高不純物濃度の第１導電型の半導体基板と、前記半導体基板上に設けられた、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部と、を具備した半導体装置において、
    前記並列ｐｎ構造部の表面の一部に設けられた第２導電型のチャネル領域と、前記チャネル領域の表面の一部に設けられた第１導電型のソース領域と、前記ソース領域と前記チャネル領域とに接し、前記並列ｐｎ構造部の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の表面に設けられた絶縁層と、前記絶縁層の表面の一部に設けられ、前記チャネル領域および前記ソース領域の表面に接するソース電極と、を備えた活性領域と、
    前記活性領域の外側に設けられた非活性領域と、
    前記非活性領域において前記並列ｐｎ構造部の表面に設けられた前記チャネル領域と、
    前記非活性領域において前記チャネル領域の表面に設けられた前記絶縁層と、
    前記絶縁層の表面の一部および前記非活性領域の最外周に設けられ前記並列ｐｎ構造部の前記第１導電型領域に電気的に接続されたドレイン電極と、
    前記絶縁層の表面に、前記ソース電極および前記ドレイン電極に接し、ソース側がアノードとなり、ドレイン側がカソードとなるように設けられた、前記活性領域より耐圧の低いダイオードと、
    を備え、
    前記ダイオードは、前記並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする半導体装置。
  8. 高不純物濃度の第１導電型の半導体基板と、前記半導体基板上に設けられた、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部と、を具備した半導体装置において、
    前記並列ｐｎ構造部の表面の一部に設けられた第２導電型のチャネル領域と、前記チャネル領域の表面の一部に設けられた第１導電型のソース領域と、前記ソース領域の一部に、前記チャネル領域を貫通し、前記並列ｐｎ構造部に達するように設けられたトレンチと、前記トレンチの表面に、ゲート酸化膜を介して設けられたゲート電極と、前記ゲート電極の表面に設けられた絶縁層と、前記絶縁層の表面の一部に設けられ、前記チャネル領域および前記ソース領域の表面に接するソース電極と、を備えた活性領域と、
    前記活性領域の外側に設けられた非活性領域と、
    前記非活性領域において前記並列ｐｎ構造部の表面に設けられた前記チャネル領域と、
    前記非活性領域において前記チャネル領域の表面に設けられた前記絶縁層と、
    前記絶縁層の表面の一部および前記非活性領域の最外周に設けられ前記並列ｐｎ構造部の前記第１導電型領域に電気的に接続されたドレイン電極と、
    前記絶縁層の表面に、前記ゲート電極および前記ドレイン電極に接し、ゲート側がアノードとなり、ドレイン側がカソードとなるように設けられた、前記活性領域より耐圧の低いダイオードと、
    を備え、
    前記ダイオードは、前記並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする半導体装置。
  9. 高不純物濃度の第１導電型の半導体基板と、前記半導体基板上に設けられた、第１導電型領域および第２導電型領域が交互に接合されてなるストライプ形状の並列ｐｎ構造部と、を具備した半導体装置において、
    前記並列ｐｎ構造部の表面の一部に設けられた第２導電型のチャネル領域と、前記チャネル領域の表面の一部に設けられた第１導電型のソース領域と、前記ソース領域と前記チャネル領域とに接し、前記並列ｐｎ構造部の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の表面に設けられた絶縁層と、前記絶縁層の表面の一部に設けられ、前記チャネル領域および前記ソース領域の表面に接するソース電極と、を備えた活性領域と、
    前記活性領域の外側に設けられた非活性領域と、
    前記非活性領域において前記並列ｐｎ構造部の表面に設けられた前記チャネル領域と、
    前記非活性領域において前記チャネル領域の表面に設けられた前記絶縁層と、
    前記絶縁層の表面の一部および前記非活性領域の最外周に設けられ前記並列ｐｎ構造部の前記第１導電型領域に電気的に接続されたドレイン電極と、
    前記絶縁層の表面に、前記ゲート電極および前記ドレイン電極に接し、ゲート側がアノードとなり、ドレイン側がカソードとなるように設けられた、前記活性領域より耐圧の低いダイオードと、
    を備え、
    前記ダイオードは、前記並列ｐｎ構造部のストライプを横切る向きに設けられていることを特徴とする半導体装置。
  10. 前記並列ｐｎ構造部は、ストライプ形状であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
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