JP3431467B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
- Publication number
- JP3431467B2 JP3431467B2 JP25235097A JP25235097A JP3431467B2 JP 3431467 B2 JP3431467 B2 JP 3431467B2 JP 25235097 A JP25235097 A JP 25235097A JP 25235097 A JP25235097 A JP 25235097A JP 3431467 B2 JP3431467 B2 JP 3431467B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- region
- type base
- conductive type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 230000015556 catabolic process Effects 0.000 claims description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 137
- 239000010408 film Substances 0.000 description 29
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧の縦型半導
体素子とその制御回路としての横型半導体素子とを一体
化した高耐圧半導体装置に係り、特に、縦型高耐圧素子
がトレンチ構造を有するＩＧＢＴ(Insulated Gate Bipo
lor Transistor) 等であり、制御回路が多結晶半導体か
らなる電界効果トランジスタ又はバイポーラ・トランジ
スタ等である高耐圧半導体装置に関する。
体素子とその制御回路としての横型半導体素子とを一体
化した高耐圧半導体装置に係り、特に、縦型高耐圧素子
がトレンチ構造を有するＩＧＢＴ(Insulated Gate Bipo
lor Transistor) 等であり、制御回路が多結晶半導体か
らなる電界効果トランジスタ又はバイポーラ・トランジ
スタ等である高耐圧半導体装置に関する。
【０００２】
【従来の技術】パワー・エレクトロニクス分野では、高
速スイッチング特性と高出力特性とを兼ね備えた縦型Ｉ
ＧＢＴが優れたパワースイッチング素子として多く用い
られている。また、この種のスイッチング素子は、動作
の際に、ゲート・ドライバ回路又は過電流保護回路等の
制御回路が同時に用いられる。
速スイッチング特性と高出力特性とを兼ね備えた縦型Ｉ
ＧＢＴが優れたパワースイッチング素子として多く用い
られている。また、この種のスイッチング素子は、動作
の際に、ゲート・ドライバ回路又は過電流保護回路等の
制御回路が同時に用いられる。
【０００３】従って、これらの制御回路と縦型ＩＧＢＴ
とを一体化させて同時に作成することにより、大幅なコ
ストダウンや装置面積の縮小化が期待される。具体的に
は、例えば、縦型ＩＧＢＴのパッド等の上部に絶縁膜を
介して多結晶シリコンからなる薄膜電界効果トランジス
タ（ＴＦＴ）を制御回路として作成する構造がある。
とを一体化させて同時に作成することにより、大幅なコ
ストダウンや装置面積の縮小化が期待される。具体的に
は、例えば、縦型ＩＧＢＴのパッド等の上部に絶縁膜を
介して多結晶シリコンからなる薄膜電界効果トランジス
タ（ＴＦＴ）を制御回路として作成する構造がある。
【０００４】図１０は縦型ＩＧＢＴと制御回路とが集積
化された高耐圧半導体装置の構成を示す断面図である。
この高耐圧半導体装置は、レジストマスクを使って表面
から選択的にｐ型不純物をイオン注入してｐ型ベース領
域（ウェル）５が形成される。次に、酸化により、単結
晶シリコンからなるｎ- 型基板１の表面上に５００ｎｍ
〜１μｍ程度の厚さのフィールド酸化膜２が形成され
る。一方、ｎ- 型基板１の裏面では、拡散により、ｎ+
型バッファ層３及びｐ+ 型ドレイン層４が形成される。
化された高耐圧半導体装置の構成を示す断面図である。
この高耐圧半導体装置は、レジストマスクを使って表面
から選択的にｐ型不純物をイオン注入してｐ型ベース領
域（ウェル）５が形成される。次に、酸化により、単結
晶シリコンからなるｎ- 型基板１の表面上に５００ｎｍ
〜１μｍ程度の厚さのフィールド酸化膜２が形成され
る。一方、ｎ- 型基板１の裏面では、拡散により、ｎ+
型バッファ層３及びｐ+ 型ドレイン層４が形成される。
【０００５】その後、フィールド酸化膜２の上部に非晶
質シリコンが堆積され、アニールにより、非晶質シリコ
ンが多結晶シリコン６に固相成長する。続いて、チャン
ネル・イオン注入により、多結晶シリコンにｐ型活性層
７が形成される。しかる後、縦型ＩＧＢＴ及びＴＦＴの
両者のゲート酸化膜８，９とゲート電極１０，１１とが
同時に形成される。
質シリコンが堆積され、アニールにより、非晶質シリコ
ンが多結晶シリコン６に固相成長する。続いて、チャン
ネル・イオン注入により、多結晶シリコンにｐ型活性層
７が形成される。しかる後、縦型ＩＧＢＴ及びＴＦＴの
両者のゲート酸化膜８，９とゲート電極１０，１１とが
同時に形成される。
【０００６】その後、縦型ＩＧＢＴのｎ+ 型ソース層１
２、ＴＦＴのｎ+ 型ソース領域１３及びｎ+ 型ドレイン
領域１４が、ゲート電極１０，１１をマスクに用いたイ
オン注入により、同時に自己整合的に形成される。以
下、各領域に対して電極をコンタクトすることにより、
縦型ＩＧＢＴ及びその制御回路の集積構造を得ることが
できる。
２、ＴＦＴのｎ+ 型ソース領域１３及びｎ+ 型ドレイン
領域１４が、ゲート電極１０，１１をマスクに用いたイ
オン注入により、同時に自己整合的に形成される。以
下、各領域に対して電極をコンタクトすることにより、
縦型ＩＧＢＴ及びその制御回路の集積構造を得ることが
できる。
【０００７】ところで最近、縦型ＩＧＢＴとしては、以
上のようなプレーナ構造に代えて、電流密度の向上を図
るためにトレンチ構造が用いられてきている。しかしな
がら、トレンチ構造の縦型ＩＧＢＴを製造するには、ｐ
型ベース層表面にｎ+ 型ソース層を形成した後、トレン
チ溝を形成してゲート電極を埋込み形成するという順序
が要求される。一方、ＴＦＴは、ゲート電極を形成し、
ゲート電極をマスクとして自己整合的にソース領域及び
ドレイン領域が形成される。このように、トレンチ構造
の縦型ＩＧＢＴとＴＦＴとは、ゲート電極とソース領域
等との形成順序が逆であるため、同時に作成することが
困難であり、一体化に不向きであるという問題がある。
上のようなプレーナ構造に代えて、電流密度の向上を図
るためにトレンチ構造が用いられてきている。しかしな
がら、トレンチ構造の縦型ＩＧＢＴを製造するには、ｐ
型ベース層表面にｎ+ 型ソース層を形成した後、トレン
チ溝を形成してゲート電極を埋込み形成するという順序
が要求される。一方、ＴＦＴは、ゲート電極を形成し、
ゲート電極をマスクとして自己整合的にソース領域及び
ドレイン領域が形成される。このように、トレンチ構造
の縦型ＩＧＢＴとＴＦＴとは、ゲート電極とソース領域
等との形成順序が逆であるため、同時に作成することが
困難であり、一体化に不向きであるという問題がある。
【０００８】
【発明が解決しようとする課題】以上説明したように従
来の半導体装置では、パワー半導体素子の一つであるト
レンチ構造の縦型ＩＧＢＴとその制御回路を構成する多
結晶シリコンからなるＴＦＴを同時に作成し、一体化す
ることが困難であるという問題がある。
来の半導体装置では、パワー半導体素子の一つであるト
レンチ構造の縦型ＩＧＢＴとその制御回路を構成する多
結晶シリコンからなるＴＦＴを同時に作成し、一体化す
ることが困難であるという問題がある。
【０００９】本発明は上記実情を考慮してなされたもの
で、トレンチ構造のＩＧＢＴ等の縦型半導体素子と、そ
の制御回路としてのＴＦＴあるいはバイポーラトランジ
スタ等からなる横型半導体素子とを容易に一体化できる
高耐圧半導体装置を提供することを目的とする。
で、トレンチ構造のＩＧＢＴ等の縦型半導体素子と、そ
の制御回路としてのＴＦＴあるいはバイポーラトランジ
スタ等からなる横型半導体素子とを容易に一体化できる
高耐圧半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の骨子は、トレン
チ構造の縦型半導体素子の第１導電型ソース層や埋込み
ゲート電極と、横型半導体素子の一部とを同時に形成可
能な装置構造とすることにより、トレンチ構造の縦型Ｉ
ＧＢＴ等と、ＴＦＴあるいはバイポーラトランジスタ等
からなる制御回路との一体化を図ることにある。
チ構造の縦型半導体素子の第１導電型ソース層や埋込み
ゲート電極と、横型半導体素子の一部とを同時に形成可
能な装置構造とすることにより、トレンチ構造の縦型Ｉ
ＧＢＴ等と、ＴＦＴあるいはバイポーラトランジスタ等
からなる制御回路との一体化を図ることにある。
【００１１】以上のような本発明の骨子に基づいて、具
体的には以下のような手段が講じられる。請求項１に対
応する発明は、高抵抗の第１導電型ベース層と、この第
１導電型ベース層の一方の表面に形成された第２導電型
ベース層と、この第２導電型ベース層の表面内に形成さ
れた第１導電型ソース層と、前記第１導電型ベース層の
他方の表面に形成された第２導電型ドレイン層と、前記
第１導電型ソース層に接するように前記第２導電型ベー
ス層を貫通する第１の溝内にゲート絶縁膜を介して埋込
み形成されたゲート電極と、前記第１導電型ソース層及
び前記第２導電型ベース層にコンタクトする第１のソー
ス電極と、前記第２導電型ドレイン層にコンタクトする
第１のドレイン電極とを備えた縦型半導体素子と、前記
第１導電型ソース層と同時に前記第２導電型ベース層の
表面に形成された第１導電型ゲート層と、この第１導電
型ゲート層上にゲート絶縁膜を介して形成された第２導
電型ベース領域と、この第２導電型ベース領域を挟むよ
うに形成された第１導電型ソース領域及び第１導電型ド
レイン領域と、前記第１導電型ソース領域にコンタクト
する第２のソース電極と、前記第１導電型ドレイン領域
にコンタクトする第２のドレイン電極とを備えた横型半
導体素子とを具備した高耐圧半導体装置である。
体的には以下のような手段が講じられる。請求項１に対
応する発明は、高抵抗の第１導電型ベース層と、この第
１導電型ベース層の一方の表面に形成された第２導電型
ベース層と、この第２導電型ベース層の表面内に形成さ
れた第１導電型ソース層と、前記第１導電型ベース層の
他方の表面に形成された第２導電型ドレイン層と、前記
第１導電型ソース層に接するように前記第２導電型ベー
ス層を貫通する第１の溝内にゲート絶縁膜を介して埋込
み形成されたゲート電極と、前記第１導電型ソース層及
び前記第２導電型ベース層にコンタクトする第１のソー
ス電極と、前記第２導電型ドレイン層にコンタクトする
第１のドレイン電極とを備えた縦型半導体素子と、前記
第１導電型ソース層と同時に前記第２導電型ベース層の
表面に形成された第１導電型ゲート層と、この第１導電
型ゲート層上にゲート絶縁膜を介して形成された第２導
電型ベース領域と、この第２導電型ベース領域を挟むよ
うに形成された第１導電型ソース領域及び第１導電型ド
レイン領域と、前記第１導電型ソース領域にコンタクト
する第２のソース電極と、前記第１導電型ドレイン領域
にコンタクトする第２のドレイン電極とを備えた横型半
導体素子とを具備した高耐圧半導体装置である。
【００１２】また、請求項２に対応する発明は、高抵抗
の第１導電型ベース層と、この第１導電型ベース層の一
方の表面に形成された第２導電型ベース層と、この第２
導電型ベース層の表面に非晶質シリコンの堆積により形
成された第１導電型ソース層と、前記第１導電型ベース
層の他方の表面に形成された第２導電型ドレイン層と、
前記第１導電型ソース層に接するように前記第２導電型
ベース層を貫通する第１の溝内にゲート絶縁膜を介して
埋込み形成されたゲート電極と、前記第１導電型ソース
層及び前記第２導電型ベース層にコンタクトする第１の
ソース電極と、前記第２導電型ドレイン層にコンタクト
する第１のドレイン電極とを備えた縦型半導体素子と、
前記非晶質シリコンと同時に堆積された非晶質シリコン
からなり、前記第２導電型ベース層の表面に絶縁膜を介
して形成された第２導電型ベース領域と、この第２導電
型ベース領域上にゲート絶縁膜を介して形成されたゲー
ト層と、前記非晶質シリコンと同時に堆積された非晶質
シリコンからなり、前記第２導電型ベース領域を挟むよ
うに形成された第１導電型ソース領域及び第１導電型ド
レイン領域と、前記第１導電型ソース領域にコンタクト
する第２のソース電極と、前記第１導電型ドレイン領域
にコンタクトする第２のドレイン電極とを備えた横型半
導体素子とを具備した高耐圧半導体装置である。
の第１導電型ベース層と、この第１導電型ベース層の一
方の表面に形成された第２導電型ベース層と、この第２
導電型ベース層の表面に非晶質シリコンの堆積により形
成された第１導電型ソース層と、前記第１導電型ベース
層の他方の表面に形成された第２導電型ドレイン層と、
前記第１導電型ソース層に接するように前記第２導電型
ベース層を貫通する第１の溝内にゲート絶縁膜を介して
埋込み形成されたゲート電極と、前記第１導電型ソース
層及び前記第２導電型ベース層にコンタクトする第１の
ソース電極と、前記第２導電型ドレイン層にコンタクト
する第１のドレイン電極とを備えた縦型半導体素子と、
前記非晶質シリコンと同時に堆積された非晶質シリコン
からなり、前記第２導電型ベース層の表面に絶縁膜を介
して形成された第２導電型ベース領域と、この第２導電
型ベース領域上にゲート絶縁膜を介して形成されたゲー
ト層と、前記非晶質シリコンと同時に堆積された非晶質
シリコンからなり、前記第２導電型ベース領域を挟むよ
うに形成された第１導電型ソース領域及び第１導電型ド
レイン領域と、前記第１導電型ソース領域にコンタクト
する第２のソース電極と、前記第１導電型ドレイン領域
にコンタクトする第２のドレイン電極とを備えた横型半
導体素子とを具備した高耐圧半導体装置である。
【００１３】さらに、請求項３に対応する発明は、高抵
抗の第１導電型ベース層と、この第１導電型ベース層の
一方の表面に形成された第２導電型ベース層と、この第
２導電型ベース層の表面に非晶質又は多結晶シリコンの
堆積により形成された第１導電型ソース層と、前記第１
導電型ベース層の他方の表面に形成された第２導電型ド
レイン層と、前記第１導電型ソース層に接するように前
記第２導電型ベース層を貫通する第１の溝内にゲート絶
縁膜を介して埋込み形成されたゲート電極と、前記第１
導電型ソース層及び前記第２導電型ベース層にコンタク
トするソース電極と、前記第２導電型ドレイン層にコン
タクトするドレイン電極とを備えた縦型半導体素子と、
前記非晶質又は多結晶シリコンと同時に堆積された非晶
質又は多結晶シリコンからなり、前記第２導電型ベース
層の表面に絶縁膜を介して形成された第１導電型活性層
と、この第１導電型活性層内に形成された第１導電型コ
レクタ領域と、前記第１導電型活性層内で前記第１導電
型コレクタ層に隣接して形成された第２導電型ベース領
域と、この第２導電型ベース領域に接して形成された第
１導電型エミッタ領域と、前記第１導電型コレクタ領域
にコンタクトするコレクタ電極と、前記第２導電型ベー
ス領域にコンタクトするベース電極と、前記第１導電型
エミッタ領域にコンタクトするエミッタ電極とを備えた
横型半導体素子とを具備した高耐圧半導体装置である。
抗の第１導電型ベース層と、この第１導電型ベース層の
一方の表面に形成された第２導電型ベース層と、この第
２導電型ベース層の表面に非晶質又は多結晶シリコンの
堆積により形成された第１導電型ソース層と、前記第１
導電型ベース層の他方の表面に形成された第２導電型ド
レイン層と、前記第１導電型ソース層に接するように前
記第２導電型ベース層を貫通する第１の溝内にゲート絶
縁膜を介して埋込み形成されたゲート電極と、前記第１
導電型ソース層及び前記第２導電型ベース層にコンタク
トするソース電極と、前記第２導電型ドレイン層にコン
タクトするドレイン電極とを備えた縦型半導体素子と、
前記非晶質又は多結晶シリコンと同時に堆積された非晶
質又は多結晶シリコンからなり、前記第２導電型ベース
層の表面に絶縁膜を介して形成された第１導電型活性層
と、この第１導電型活性層内に形成された第１導電型コ
レクタ領域と、前記第１導電型活性層内で前記第１導電
型コレクタ層に隣接して形成された第２導電型ベース領
域と、この第２導電型ベース領域に接して形成された第
１導電型エミッタ領域と、前記第１導電型コレクタ領域
にコンタクトするコレクタ電極と、前記第２導電型ベー
ス領域にコンタクトするベース電極と、前記第１導電型
エミッタ領域にコンタクトするエミッタ電極とを備えた
横型半導体素子とを具備した高耐圧半導体装置である。
【００１４】また、請求項４に対応する発明は、第１導
電型ベース層と前記第２導電型ドレイン層との間に第１
導電型バッファ層が形成されている請求項１乃至請求項
３のいずれか１項に対応する高耐圧半導体装置である。 （作用）従って、本発明は以上のような手段を講じたこ
とにより、縦型半導体素子の第１導電型ソース層や埋込
みゲート電極と、横型半導体素子の一部とが同時に形成
可能なので、トレンチ構造のＩＧＢＴ等の縦型半導体素
子と、その制御回路を構成するＴＦＴおよびバイポーラ
・トランジスタ等の横型半導体素子とを一体化して同時
に作成でき、高性能かつ低コストの高耐圧半導体装置を
提供することができる。
電型ベース層と前記第２導電型ドレイン層との間に第１
導電型バッファ層が形成されている請求項１乃至請求項
３のいずれか１項に対応する高耐圧半導体装置である。 （作用）従って、本発明は以上のような手段を講じたこ
とにより、縦型半導体素子の第１導電型ソース層や埋込
みゲート電極と、横型半導体素子の一部とが同時に形成
可能なので、トレンチ構造のＩＧＢＴ等の縦型半導体素
子と、その制御回路を構成するＴＦＴおよびバイポーラ
・トランジスタ等の横型半導体素子とを一体化して同時
に作成でき、高性能かつ低コストの高耐圧半導体装置を
提供することができる。
【００１５】また、本発明のうち、請求項４に対応する
発明は、第１導電型ベース層と第２導電型ドレイン層と
の間に第１導電型バッファ層を設けたことにより、順方
向阻止状態での耐圧を向上させることができる。さら
に、本発明は、横型半導体素子を多結晶半導体にて形成
した場合、より一層の低コスト化を実現させることがで
きる。
発明は、第１導電型ベース層と第２導電型ドレイン層と
の間に第１導電型バッファ層を設けたことにより、順方
向阻止状態での耐圧を向上させることができる。さら
に、本発明は、横型半導体素子を多結晶半導体にて形成
した場合、より一層の低コスト化を実現させることがで
きる。
【００１６】
【発明の実施の形態】以下、本発明の各実施形態につい
て図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。この高
耐圧半導体装置は、不純物濃度が１×１０14ｃｍ-3程度
のｎ- 型活性層（ベース層）２１の一方の表面にｎ+ 型
バッファ層２２を介してｐ+ 型ドレイン層２３が形成さ
れている。また、ｎ- 型活性層２１の他方の表面にはｐ
型ベース層２４が選択的に形成されている。ｐ型ベース
層２４表面には、ｐ+ 型コンタクト層２４ａ、ｎ+ 型ソ
ース層２５及びｎ+ 型ゲート層２６が選択的に形成され
ている。ｎ+ 型ゲート層２６の一端部に接してｐ型ベー
ス層２４を通過してｎ- 型活性層２１に至る表面領域に
は、ＬＯＣＯＳ酸化膜２７が選択的に形成されている。
て図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。この高
耐圧半導体装置は、不純物濃度が１×１０14ｃｍ-3程度
のｎ- 型活性層（ベース層）２１の一方の表面にｎ+ 型
バッファ層２２を介してｐ+ 型ドレイン層２３が形成さ
れている。また、ｎ- 型活性層２１の他方の表面にはｐ
型ベース層２４が選択的に形成されている。ｐ型ベース
層２４表面には、ｐ+ 型コンタクト層２４ａ、ｎ+ 型ソ
ース層２５及びｎ+ 型ゲート層２６が選択的に形成され
ている。ｎ+ 型ゲート層２６の一端部に接してｐ型ベー
ス層２４を通過してｎ- 型活性層２１に至る表面領域に
は、ＬＯＣＯＳ酸化膜２７が選択的に形成されている。
【００１７】ｎ+ 型ソース層２５内には、ｎ+ 型ソース
層２５及びｐ型ベース層２４を貫通してｎ- 型活性層２
１の途中まで至る深さの複数の溝２８が選択的に形成さ
れている。なお、各溝２８は、外側の第１の溝と、この
第１の溝の内側の第２の溝があり、第１の溝は少なくと
も一部がｐ+ 型ドレイン層２３の長手方向に略平行に延
在している。
層２５及びｐ型ベース層２４を貫通してｎ- 型活性層２
１の途中まで至る深さの複数の溝２８が選択的に形成さ
れている。なお、各溝２８は、外側の第１の溝と、この
第１の溝の内側の第２の溝があり、第１の溝は少なくと
も一部がｐ+ 型ドレイン層２３の長手方向に略平行に延
在している。
【００１８】ここで、ＩＧＢＴ領域に位置する各溝２８
内と、ＴＦＴ領域に位置するｐ型ベース層２４上、ｎ+
型ゲート層２６上及びＬＯＣＯＳ酸化膜２７上には、ゲ
ート酸化膜２９が形成されている。また、ＩＧＢＴ領域
に位置する各溝２８内のゲート酸化膜２９上と、ＴＦＴ
領域に位置するｎ+ 型ゲート層２６の他端部上方の酸化
膜２９上、及びＬＯＣＯＳ酸化膜２７上には、それぞれ
ＩＧＢＴのゲート電極３０と、ＴＦＴのソース領域３１
及びドレイン領域３２が第１の多結晶シリコンから形成
されている。また、ＩＧＢＴの溝２８内のゲート電極３
０上と、ＴＦＴのソース・ドレイン領域３１，３２間の
酸化膜２９上には、それぞれＩＧＢＴのゲート電極３３
と、ＴＦＴのｐ型ベース領域３４及びｎ型活性層３５と
が第２の多結晶シリコンから形成されている。
内と、ＴＦＴ領域に位置するｐ型ベース層２４上、ｎ+
型ゲート層２６上及びＬＯＣＯＳ酸化膜２７上には、ゲ
ート酸化膜２９が形成されている。また、ＩＧＢＴ領域
に位置する各溝２８内のゲート酸化膜２９上と、ＴＦＴ
領域に位置するｎ+ 型ゲート層２６の他端部上方の酸化
膜２９上、及びＬＯＣＯＳ酸化膜２７上には、それぞれ
ＩＧＢＴのゲート電極３０と、ＴＦＴのソース領域３１
及びドレイン領域３２が第１の多結晶シリコンから形成
されている。また、ＩＧＢＴの溝２８内のゲート電極３
０上と、ＴＦＴのソース・ドレイン領域３１，３２間の
酸化膜２９上には、それぞれＩＧＢＴのゲート電極３３
と、ＴＦＴのｐ型ベース領域３４及びｎ型活性層３５と
が第２の多結晶シリコンから形成されている。
【００１９】また、ＩＧＢＴ領域では、ゲート電極３
０，３３にコンタクトするゲート配線３６と、ｐ+ 型コ
ンタクト層２４ａ及びｎ+ 型ソース層２５にコンタクト
するソース電極３７とが形成されている。なお、ｐ+ 型
コンタクト層２４ａは、ｐ型ベース層２４と同一の導電
型であり、広義のｐ型ベース層２４に含まれる。
０，３３にコンタクトするゲート配線３６と、ｐ+ 型コ
ンタクト層２４ａ及びｎ+ 型ソース層２５にコンタクト
するソース電極３７とが形成されている。なお、ｐ+ 型
コンタクト層２４ａは、ｐ型ベース層２４と同一の導電
型であり、広義のｐ型ベース層２４に含まれる。
【００２０】ＴＦＴ領域では、ソース領域３１にコンタ
クトするソース電極３８、ドレイン領域３２にコンタク
トするドレイン電極３９が形成されている。また、基板
裏面のｐ+ 型ドレイン層２３上にはＩＧＢＴのドレイン
電極４０が形成されている。
クトするソース電極３８、ドレイン領域３２にコンタク
トするドレイン電極３９が形成されている。また、基板
裏面のｐ+ 型ドレイン層２３上にはＩＧＢＴのドレイン
電極４０が形成されている。
【００２１】次に、以上のような高耐圧半導体装置の製
造方法及び作用を説明する。拡散により、ｎ- 型活性層
２１の裏面にｎ+ 型バッファ層２２及びｐ+ 型ドレイン
層２３が順次形成される。あるいは低抵抗ｐ+ 型基板上
にｎ+ 型バッファ層及びｎ- 型活性層をエピタキシャル
成長させてもよい。
造方法及び作用を説明する。拡散により、ｎ- 型活性層
２１の裏面にｎ+ 型バッファ層２２及びｐ+ 型ドレイン
層２３が順次形成される。あるいは低抵抗ｐ+ 型基板上
にｎ+ 型バッファ層及びｎ- 型活性層をエピタキシャル
成長させてもよい。
【００２２】また、ｎ- 型活性層２１の表面に選択的に
ボロンがイオン注入された後、図２（ａ）に示すよう
に、ウェル拡散によるｐ型ベース層２４の形成と同時に
ロコス酸化によるＬＯＣＯＳ酸化膜２７の形成が行なわ
れ、ひ素のイオン注入及び拡散により、ＩＧＢＴのｎ+
型ソース層２５及びＴＦＴのバック・ゲートとなるｎ+
型ゲート層２６が形成される。
ボロンがイオン注入された後、図２（ａ）に示すよう
に、ウェル拡散によるｐ型ベース層２４の形成と同時に
ロコス酸化によるＬＯＣＯＳ酸化膜２７の形成が行なわ
れ、ひ素のイオン注入及び拡散により、ＩＧＢＴのｎ+
型ソース層２５及びＴＦＴのバック・ゲートとなるｎ+
型ゲート層２６が形成される。
【００２３】次に、図２（ｂ）に示すように、ｎ+ 型ソ
ース層２５内に選択的に溝２８が形成され、ゲート酸化
による酸化膜２９の形成、及び多結晶シリコン層の堆積
が行なわれる。この多結晶シリコン層は、ＩＧＢＴの埋
込みゲート電極３０、ＴＦＴのソース領域３１、ドレイ
ン領域３２となる。
ース層２５内に選択的に溝２８が形成され、ゲート酸化
による酸化膜２９の形成、及び多結晶シリコン層の堆積
が行なわれる。この多結晶シリコン層は、ＩＧＢＴの埋
込みゲート電極３０、ＴＦＴのソース領域３１、ドレイ
ン領域３２となる。
【００２４】続いて、図２（ｃ）に示すように、非晶質
シリコンが溝内及びＴＦＴの活性層となる領域に堆積さ
れ、アニールによる固相成長により多結晶化され、チャ
ンネル・イオン注入され、溝内側のゲート電極３３と、
ＴＦＴのｎ型活性層３４，３５とが作成される。
シリコンが溝内及びＴＦＴの活性層となる領域に堆積さ
れ、アニールによる固相成長により多結晶化され、チャ
ンネル・イオン注入され、溝内側のゲート電極３３と、
ＴＦＴのｎ型活性層３４，３５とが作成される。
【００２５】以下、多結晶シリコンが堆積され、エッチ
バックにより平坦化される。また、ボロンのイオン注入
により、ｐ型ベース領域３４が作成される。層間膜堆
積、コンタクトホールの形成、各電極３６〜４０となる
アルミのスパッタリング及びエッチングが行なわれ、図
１に示す装置が完成する。
バックにより平坦化される。また、ボロンのイオン注入
により、ｐ型ベース領域３４が作成される。層間膜堆
積、コンタクトホールの形成、各電極３６〜４０となる
アルミのスパッタリング及びエッチングが行なわれ、図
１に示す装置が完成する。
【００２６】上述したように本実施形態によれば、例え
ばＴＦＴのｎ+ 型ゲート層２６をソース・ドレイン領域
３１，３２よりも下方に位置するバックゲート構造とし
たことにより、トレンチ構造のＩＧＢＴと、横型のＴＦ
Ｔとを種々、工程を共通化させつつ、一体的に形成する
ことができる。
ばＴＦＴのｎ+ 型ゲート層２６をソース・ドレイン領域
３１，３２よりも下方に位置するバックゲート構造とし
たことにより、トレンチ構造のＩＧＢＴと、横型のＴＦ
Ｔとを種々、工程を共通化させつつ、一体的に形成する
ことができる。
【００２７】すなわち、縦型ＩＧＢＴのｎ+ 型ソース層
２５や埋込みゲート電極３０，３３と、横型ＴＦＴの一
部（２６，３１，３２，３４，３５）とを同時に形成で
きる構造なので、縦型トレンチＩＧＢＴと同時に制御回
路を作成することができ、装置の低コスト化を実現する
ことができる。
２５や埋込みゲート電極３０，３３と、横型ＴＦＴの一
部（２６，３１，３２，３４，３５）とを同時に形成で
きる構造なので、縦型トレンチＩＧＢＴと同時に制御回
路を作成することができ、装置の低コスト化を実現する
ことができる。
【００２８】なお、このＴＦＴは、例えば図３に示すよ
うに、ＩＧＢＴの過電流を検出してオン状態となり、Ｉ
ＧＢＴのゲート電圧を下げる動作を行なう過電流保護回
路に好適である。なお、図中のダイオードＤは、本実施
形態の装置に対し、外付けしても一体化してもよい。 （第２の実施形態）図４は本発明の第２の実施形態に係
る高耐圧半導体装置の構成を示す断面図であり、図１と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べる。なお、以
下の各実施形態についても同様にして重複した説明を省
略する。
うに、ＩＧＢＴの過電流を検出してオン状態となり、Ｉ
ＧＢＴのゲート電圧を下げる動作を行なう過電流保護回
路に好適である。なお、図中のダイオードＤは、本実施
形態の装置に対し、外付けしても一体化してもよい。 （第２の実施形態）図４は本発明の第２の実施形態に係
る高耐圧半導体装置の構成を示す断面図であり、図１と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べる。なお、以
下の各実施形態についても同様にして重複した説明を省
略する。
【００２９】すなわち、本実施形態は、第１の実施形態
の変形であり、ＩＧＢＴ領域にてｐ型ベース層２４表面
に多結晶シリコンからなるｎ+ 型ソース層２５ａが選択
的に形成され、これと同時に、ＴＦＴ領域にてＬＯＣＯ
Ｓ酸化膜２７上に、ｎ型ソース領域４２ｓとｎ型ドレイ
ン領域４２ｄとでｐ型べース領域４２ｂを挟んでなる活
性領域４２が形成されたものである。なお、この活性領
域４２上にはゲート酸化膜２９を介して多結晶シリコン
からなるゲート電極４３が選択的に形成されている。
の変形であり、ＩＧＢＴ領域にてｐ型ベース層２４表面
に多結晶シリコンからなるｎ+ 型ソース層２５ａが選択
的に形成され、これと同時に、ＴＦＴ領域にてＬＯＣＯ
Ｓ酸化膜２７上に、ｎ型ソース領域４２ｓとｎ型ドレイ
ン領域４２ｄとでｐ型べース領域４２ｂを挟んでなる活
性領域４２が形成されたものである。なお、この活性領
域４２上にはゲート酸化膜２９を介して多結晶シリコン
からなるゲート電極４３が選択的に形成されている。
【００３０】以上のような構造では、拡散によるｐ型ベ
ース層２４の形成後、非晶質シリコンの堆積により、図
５（ａ）に示すように、ＩＧＢＴ領域のｎ+ 型ソース層
２５ａ及びＴＦＴの活性領域４２が形成される。活性領
域４２の形成後、ボロンのイオン注入により、ＴＦＴの
ｐ型ベース領域４２ｂが作成される。続いて、図５
（ｂ）に示すように、溝２８の形成、ゲート酸化による
酸化膜２９の形成の後、多結晶シリコンの堆積により、
ＩＧＢＴ及びＴＦＴのゲート電極３０，４３が形成され
る。以下、前述同様に、電極構造の形成により、図４に
示す装置が完成する。
ース層２４の形成後、非晶質シリコンの堆積により、図
５（ａ）に示すように、ＩＧＢＴ領域のｎ+ 型ソース層
２５ａ及びＴＦＴの活性領域４２が形成される。活性領
域４２の形成後、ボロンのイオン注入により、ＴＦＴの
ｐ型ベース領域４２ｂが作成される。続いて、図５
（ｂ）に示すように、溝２８の形成、ゲート酸化による
酸化膜２９の形成の後、多結晶シリコンの堆積により、
ＩＧＢＴ及びＴＦＴのゲート電極３０，４３が形成され
る。以下、前述同様に、電極構造の形成により、図４に
示す装置が完成する。
【００３１】以上のような本実施形態としても、第１の
実施形態と同様の効果を得ることができる。なお、ＩＧ
ＢＴのｎ+ 型ソース層２５ａとなる多結晶シリコンに代
えて、多結晶シリコン・ゲルマニウムを堆積してもよ
い。この場合、ＴＦＴ領域では、ゲート電極４３の界面
でへテロ接合が形成され、ラッチ・アップし難くなり、
負荷短絡耐量を上げることが可能となる。 （第３の実施形態）図６は本発明の第３の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。本実施
形態は、第１の実施形態の変形であり、ＴＦＴ領域に対
応するＢｉＴｒ領域にて、ｎ+ 型ゲート層２６に代え
て、ｎ+ 型エミッタ層４４がｐ型ベース層２４表面に選
択的に形成され、このｎ+ 型エミッタ層４４上に順次ｐ
型ベース領域４５及びｎ+ 型コレクタ領域４６が形成さ
れている。
実施形態と同様の効果を得ることができる。なお、ＩＧ
ＢＴのｎ+ 型ソース層２５ａとなる多結晶シリコンに代
えて、多結晶シリコン・ゲルマニウムを堆積してもよ
い。この場合、ＴＦＴ領域では、ゲート電極４３の界面
でへテロ接合が形成され、ラッチ・アップし難くなり、
負荷短絡耐量を上げることが可能となる。 （第３の実施形態）図６は本発明の第３の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。本実施
形態は、第１の実施形態の変形であり、ＴＦＴ領域に対
応するＢｉＴｒ領域にて、ｎ+ 型ゲート層２６に代え
て、ｎ+ 型エミッタ層４４がｐ型ベース層２４表面に選
択的に形成され、このｎ+ 型エミッタ層４４上に順次ｐ
型ベース領域４５及びｎ+ 型コレクタ領域４６が形成さ
れている。
【００３２】以上のような構造では、拡散によるｐ型ベ
ース層２４の形成後、図７（ａ）に示すように、ひ素の
イオン注入により、ＩＧＢＴのｎ+ 型ソース層２５およ
び横型バイポーラ・トランジスタのｎ+ 型エミッタ層４
４が形成される。図７（ｂ）に示すように、非晶質シリ
コンの堆積により、ＴＦＴの活性領域が作成されると同
時にバイポーラ・トランジスタのｐ型ベース領域４５が
形成される。図７（ｃ）に示すように、トレンチ溝２８
を掘ってゲート酸化を行った後、ｐ型ベース領域４５の
一部の酸化膜２９を剥離し、多結晶シリコンを堆積し、
バイポーラ・トランジスタのｎ+ 型コレクタ領域４６を
形成する。以下、前述同様に、電極構造の形成により、
図６に示す装置が完成する。
ース層２４の形成後、図７（ａ）に示すように、ひ素の
イオン注入により、ＩＧＢＴのｎ+ 型ソース層２５およ
び横型バイポーラ・トランジスタのｎ+ 型エミッタ層４
４が形成される。図７（ｂ）に示すように、非晶質シリ
コンの堆積により、ＴＦＴの活性領域が作成されると同
時にバイポーラ・トランジスタのｐ型ベース領域４５が
形成される。図７（ｃ）に示すように、トレンチ溝２８
を掘ってゲート酸化を行った後、ｐ型ベース領域４５の
一部の酸化膜２９を剥離し、多結晶シリコンを堆積し、
バイポーラ・トランジスタのｎ+ 型コレクタ領域４６を
形成する。以下、前述同様に、電極構造の形成により、
図６に示す装置が完成する。
【００３３】以上のような本実施形態としても、第１の
実施形態と同様の効果を得ることができる。なお、ｎ+
型コレクタ層４６は多結晶シリコンの代わりに多結晶シ
リコン・ゲルマニウムを堆積してもよい。この場合ヘテ
ロ接合となり、バイポーラ・トランジスタの高速化が可
能となる。 （第４の実施形態）図８は本発明の第４の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。本実施
形態は、第１の実施形態の変形であり、ＩＧＢＴ領域に
てｐ型ベース層２４表面に多結晶シリコンからなるｎ+
型ソース層２５ａが選択的に形成され、ＴＦＴ領域に対
応するＢｉＴｒ領域にて、ＬＯＣＯＳ酸化膜２７上に
は、ｎ型コレクタ領域４７ｃ及びｐ型ベース領域４７ｂ
からなる活性領域４７が形成されている。なお、ｎ型コ
レクタ領域４７ｃ近傍のｐ型ベース領域４７ｂ上には多
結晶シリコンからなるｎ型エミッタ領域４８が選択的に
形成され、ｎ型エミッタ領域４８上にはエミッタ電極５
０が形成されている。また、ｎ型コレクタ領域４７ｃか
ら離れたｐ型ベース領域４７ｂの端部上にはベース電極
５１が形成されている。ｎ型コレクタ領域４７ｃ上には
コレクタ電極５２が形成されている。
実施形態と同様の効果を得ることができる。なお、ｎ+
型コレクタ層４６は多結晶シリコンの代わりに多結晶シ
リコン・ゲルマニウムを堆積してもよい。この場合ヘテ
ロ接合となり、バイポーラ・トランジスタの高速化が可
能となる。 （第４の実施形態）図８は本発明の第４の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。本実施
形態は、第１の実施形態の変形であり、ＩＧＢＴ領域に
てｐ型ベース層２４表面に多結晶シリコンからなるｎ+
型ソース層２５ａが選択的に形成され、ＴＦＴ領域に対
応するＢｉＴｒ領域にて、ＬＯＣＯＳ酸化膜２７上に
は、ｎ型コレクタ領域４７ｃ及びｐ型ベース領域４７ｂ
からなる活性領域４７が形成されている。なお、ｎ型コ
レクタ領域４７ｃ近傍のｐ型ベース領域４７ｂ上には多
結晶シリコンからなるｎ型エミッタ領域４８が選択的に
形成され、ｎ型エミッタ領域４８上にはエミッタ電極５
０が形成されている。また、ｎ型コレクタ領域４７ｃか
ら離れたｐ型ベース領域４７ｂの端部上にはベース電極
５１が形成されている。ｎ型コレクタ領域４７ｃ上には
コレクタ電極５２が形成されている。
【００３４】以上のような構造は、拡散によるｐ型ベー
ス層２４の形成後、非晶質又は多結晶シリコンの堆積に
より、図９（ａ）に示すように、ＩＧＢＴのｎ+ 型ソー
ス層２５ａおよび横型バイポーラ・トランジスタの活性
領域４７が形成される。次いで、横型バイポーラ・トラ
ンジスタのｐ型ベース層４７ｂを形成する。図９（ｂ）
に示すように、トレンチ溝２８を掘ってゲート酸化を行
った後、多結晶シリコンの堆積により、ＩＧＢＴのゲー
ト電極３０が作成され、ポリ酸化の後、ｐ型ベース領域
４７ｂ上の一部の酸化膜２９が剥離される。その後、多
結晶シリコンの堆積により、バイポーラ・トランジスタ
のｎ型エミッタ領域４８がｐ型ベース層４７ｂ上に形成
される。
ス層２４の形成後、非晶質又は多結晶シリコンの堆積に
より、図９（ａ）に示すように、ＩＧＢＴのｎ+ 型ソー
ス層２５ａおよび横型バイポーラ・トランジスタの活性
領域４７が形成される。次いで、横型バイポーラ・トラ
ンジスタのｐ型ベース層４７ｂを形成する。図９（ｂ）
に示すように、トレンチ溝２８を掘ってゲート酸化を行
った後、多結晶シリコンの堆積により、ＩＧＢＴのゲー
ト電極３０が作成され、ポリ酸化の後、ｐ型ベース領域
４７ｂ上の一部の酸化膜２９が剥離される。その後、多
結晶シリコンの堆積により、バイポーラ・トランジスタ
のｎ型エミッタ領域４８がｐ型ベース層４７ｂ上に形成
される。
【００３５】以上のような本実施形態としても、第１の
実施形態と同様の効果を得ることができる。なお、ＩＧ
ＢＴのｎ+ 型ソース層２５ａとなる多結晶シリコンに代
えて、多結晶シリコン・ゲルマニウムを堆積してもよ
い。この場合、バイポーラトランジスタのエミッタ・ベ
ース界面がヘテロ接合となり、第３の実施形態と同様に
ラッチ・アップし難くなり、負荷短絡耐量を上げること
が可能となる。 （他の実施形態）なお、上記各実施形態は、横型半導体
素子をｎチャネルＴＦＴ又はＮＰＮトランジスタとした
場合について説明したが、これに限らず、横型半導体素
子をｐチャネルＴＦＴ又はＰＮＰトランジスタとして
も、本発明を同様に実施して同様の効果を得ることがで
きる。
実施形態と同様の効果を得ることができる。なお、ＩＧ
ＢＴのｎ+ 型ソース層２５ａとなる多結晶シリコンに代
えて、多結晶シリコン・ゲルマニウムを堆積してもよ
い。この場合、バイポーラトランジスタのエミッタ・ベ
ース界面がヘテロ接合となり、第３の実施形態と同様に
ラッチ・アップし難くなり、負荷短絡耐量を上げること
が可能となる。 （他の実施形態）なお、上記各実施形態は、横型半導体
素子をｎチャネルＴＦＴ又はＮＰＮトランジスタとした
場合について説明したが、これに限らず、横型半導体素
子をｐチャネルＴＦＴ又はＰＮＰトランジスタとして
も、本発明を同様に実施して同様の効果を得ることがで
きる。
【００３６】また、上記各実施形態は、横型半導体素子
を多結晶シリコンから形成した場合について説明した
が、これに限らず、横型半導体素子を単結晶シリコンか
ら形成しても、本発明と同様な効果を得ることができ
る。
を多結晶シリコンから形成した場合について説明した
が、これに限らず、横型半導体素子を単結晶シリコンか
ら形成しても、本発明と同様な効果を得ることができ
る。
【００３７】また、上記各実施形態は、縦型半導体素子
をＩＧＢＴとした場合について説明したが、これに限ら
ず、縦型半導体素子をＩＥＧＴ（Injection Enhancemen
t Gate Bipolor Transistor ）としても、本発明と同様
な効果を得ることができる。その他、本発明はその要旨
を逸脱しない範囲で種々変形して実施できる。
をＩＧＢＴとした場合について説明したが、これに限ら
ず、縦型半導体素子をＩＥＧＴ（Injection Enhancemen
t Gate Bipolor Transistor ）としても、本発明と同様
な効果を得ることができる。その他、本発明はその要旨
を逸脱しない範囲で種々変形して実施できる。
【００３８】
【発明の効果】以上説明したように本発明によれば、ト
レンチ構造のＩＧＢＴ等の縦型半導体素子と、その制御
回路としてのＴＦＴあるいはバイポーラトランジスタ等
からなる横型半導体素子とを容易に一体化できる高耐圧
半導体装置を提供できる。
レンチ構造のＩＧＢＴ等の縦型半導体素子と、その制御
回路としてのＴＦＴあるいはバイポーラトランジスタ等
からなる横型半導体素子とを容易に一体化できる高耐圧
半導体装置を提供できる。
【図１】本発明の第１の実施形態に係る高耐圧半導体装
置の構成を示す断面図
置の構成を示す断面図
【図２】同実施の形態における製造工程図
【図３】同実施の形態における適用例を示す回路図
【図４】本発明の第２の実施形態に係る高耐圧半導体装
置の構成を示す断面図
置の構成を示す断面図
【図５】同実施の形態における製造工程図
【図６】本発明の第３の実施形態に係る高耐圧半導体装
置の構成を示す断面図
置の構成を示す断面図
【図７】同実施の形態における製造工程図
【図８】本発明の第４の実施形態に係る高耐圧半導体装
置の構成を示す断面図
置の構成を示す断面図
【図９】同実施の形態における製造工程図
【図１０】従来の縦型ＩＧＢＴと制御回路とが集積化さ
れた高耐圧半導体装置の構成を示す断面図
れた高耐圧半導体装置の構成を示す断面図
２１…ｎ- 型活性層
２２…ｎ+ 型バッファ層
２３…ｐ+ 型ドレイン層
２４，４９…ｐ型ベース層
２５，２５ａ…ｎ+ 型ソース層
２６…ｎ+ 型ゲート層
２７…ＬＯＣＯＳ酸化膜
２８…溝
２９…ゲート酸化膜
３０，３３，４３…ゲート電極
３１…ソース領域
３２…ドレイン領域
３４，４２ｂ，４５，４７ｂ…ｐ型ベース領域
３５…ｎ型活性層
３６…ゲート配線
３７，３８…ソース電極
３９，４０…ドレイン電極
４２，４７…活性領域
４２ｓ…ｎ型ソース領域
４２ｄ…ｎ型ドレイン領域
４４…ｎ+ 型エミッタ層
４６…ｎ+ 型コレクタ領域
４７ｃ…ｎ型コレクタ領域
４８…ｎ型エミッタ領域
５０…エミッタ電極
５１…ベース電極
５２…コレクタ電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ６５８Ｆ
29/786
Claims (4)
- 【請求項１】 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の一方の表面に形成された第２
導電型ベース層と、 この第２導電型ベース層の表面内に形成された第１導電
型ソース層と、 前記第１導電型ベース層の他方の表面に形成された第２
導電型ドレイン層と、 前記第１導電型ソース層に接するように前記第２導電型
ベース層を貫通する第１の溝内にゲート絶縁膜を介して
埋込み形成されたゲート電極と、 前記第１導電型ソース層及び前記第２導電型ベース層に
コンタクトする第１のソース電極と、 前記第２導電型ドレイン層にコンタクトする第１のドレ
イン電極とを備えた縦型半導体素子と、前記第１導電型ソース層と同時に 前記第２導電型ベース
層の表面に形成された第１導電型ゲート層と、 この第１導電型ゲート層上にゲート絶縁膜を介して形成
された第２導電型ベース領域と、 この第２導電型ベース領域を挟むように形成された第１
導電型ソース領域及び第１導電型ドレイン領域と、 前記第１導電型ソース領域にコンタクトする第２のソー
ス電極と、 前記第１導電型ドレイン領域にコンタクトする第２のド
レイン電極とを備えた横型半導体素子とを具備したこと
を特徴とする高耐圧半導体装置。 - 【請求項２】 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の一方の表面に形成された第２
導電型ベース層と、 この第２導電型ベース層の表面に非晶質シリコンの堆積
により形成された第１導電型ソース層と、 前記第１導電型ベース層の他方の表面に形成された第２
導電型ドレイン層と、前記第１導電型ソース層に接する
ように前記第２導電型ベース層を貫通する第１の溝内に
ゲート絶縁膜を介して埋込み形成されたゲート電極と、 前記第１導電型ソース層及び前記第２導電型ベース層に
コンタクトする第１のソース電極と、 前記第２導電型ドレイン層にコンタクトする第１のドレ
イン電極とを備えた縦型半導体素子と、前記非晶質シリコンと同時に堆積された非晶質シリコン
からなり、 前記第２導電型ベース層の表面に絶縁膜を介
して形成された第２導電型ベース領域と、 この第２導電型ベース領域上にゲート絶縁膜を介して形
成されたゲート層と、前記非晶質シリコンと同時に堆積された非晶質シリコン
からなり、 前記第２導電型ベース領域を挟むように形成
された第１導電型ソース領域及び第１導電型ドレイン領
域と、 前記第１導電型ソース領域にコンタクトする第２のソー
ス電極と、 前記第１導電型ドレイン領域にコンタクトする第２のド
レイン電極とを備えた横型半導体素子とを具備したこと
を特徴とする高耐圧半導体装置。 - 【請求項３】 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の一方の表面に形成された第２
導電型ベース層と、 この第２導電型ベース層の表面に非晶質又は多結晶シリ
コンの堆積により形成された第１導電型ソース層と、 前記第１導電型ベース層の他方の表面に形成された第２
導電型ドレイン層と、 前記第１導電型ソース層に接するように前記第２導電型
ベース層を貫通する第１の溝内にゲート絶縁膜を介して
埋込み形成されたゲート電極と、 前記第１導電型ソース層及び前記第２導電型ベース層に
コンタクトするソース電極と、 前記第２導電型ドレイン層にコンタクトするドレイン電
極とを備えた縦型半導体素子と、 前記非晶質又は多結晶シリコンと同時に堆積された非晶
質又は多結晶シリコンからなり、前記第２導電型ベース
層の表面に絶縁膜を介して形成された第１導電型活性層
と、 この第１導電型活性層内に形成された第１導電型コレク
タ領域と、 前記第１導電型活性層内で前記第１導電型コレクタ層に
隣接して形成された第２導電型ベース領域と、 この第２導電型ベース領域に接して形成された第１導電
型エミッタ領域と、 前記第１導電型コレクタ領域にコンタクトするコレクタ
電極と、 前記第２導電型ベース領域にコンタクトするベース電極
と、 前記第１導電型エミッタ領域にコンタクトするエミッタ
電極とを備えた横型半導体素子とを具備したことを特徴
とする高耐圧半導体装置。 - 【請求項４】 前記第１導電型ベース層と前記第２導電
型ドレイン層との間に第１導電型バッファ層が形成され
ていることを特徴とする請求項１乃至請求項３のいずれ
か１項に記載の高耐圧半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235097A JP3431467B2 (ja) | 1997-09-17 | 1997-09-17 | 高耐圧半導体装置 |
| US09/153,295 US6211549B1 (en) | 1997-09-17 | 1998-09-15 | High breakdown voltage semiconductor device including first and second semiconductor elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235097A JP3431467B2 (ja) | 1997-09-17 | 1997-09-17 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197680A JPH1197680A (ja) | 1999-04-09 |
| JP3431467B2 true JP3431467B2 (ja) | 2003-07-28 |
Family
ID=17236073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25235097A Expired - Fee Related JP3431467B2 (ja) | 1997-09-17 | 1997-09-17 | 高耐圧半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6211549B1 (ja) |
| JP (1) | JP3431467B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1193767A2 (en) | 2000-09-28 | 2002-04-03 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor and method of making the same |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9817643D0 (en) * | 1998-08-14 | 1998-10-07 | Philips Electronics Nv | Trench-gate semiconductor device |
| JP3413569B2 (ja) * | 1998-09-16 | 2003-06-03 | 株式会社日立製作所 | 絶縁ゲート型半導体装置およびその製造方法 |
| US7098506B2 (en) | 2000-06-28 | 2006-08-29 | Renesas Technology Corp. | Semiconductor device and method for fabricating the same |
| DE19922187C2 (de) * | 1999-05-12 | 2001-04-26 | Siemens Ag | Niederohmiges VDMOS-Halbleiterbauelement und Verfahren zu dessen Herstellung |
| US7084456B2 (en) * | 1999-05-25 | 2006-08-01 | Advanced Analogic Technologies, Inc. | Trench MOSFET with recessed clamping diode using graded doping |
| US6642577B2 (en) * | 2000-03-16 | 2003-11-04 | Denso Corporation | Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same |
| JP2001284584A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3773755B2 (ja) * | 2000-06-02 | 2006-05-10 | セイコーインスツル株式会社 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| JP4932088B2 (ja) | 2001-02-19 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型半導体装置の製造方法 |
| JP3764343B2 (ja) * | 2001-02-28 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4854868B2 (ja) * | 2001-06-14 | 2012-01-18 | ローム株式会社 | 半導体装置 |
| KR100424450B1 (ko) * | 2001-09-19 | 2004-03-24 | 학교법인고려중앙학원 | 횡형 트렌치 전극 이중 채널 에미터 스위치 사이리스터 |
| TW511297B (en) * | 2001-11-21 | 2002-11-21 | Mosel Vitelic Inc | Manufacture method of DMOS transistor |
| US6838722B2 (en) * | 2002-03-22 | 2005-01-04 | Siliconix Incorporated | Structures of and methods of fabricating trench-gated MIS devices |
| US7079829B2 (en) * | 2002-11-15 | 2006-07-18 | Matsushita Electric Industrial Co, Ltd. | Semiconductor differential circuit, oscillation apparatus, switching apparatus, amplifying apparatus, mixer apparatus and circuit apparatus using same, and semiconductor differential circuit placement method |
| WO2004063181A1 (en) * | 2003-01-03 | 2004-07-29 | Genzyme Corporation | Urea derivatives and their use as anti-inflammatory agents |
| JP4437655B2 (ja) * | 2003-10-02 | 2010-03-24 | 三菱電機株式会社 | 半導体装置及び半導体装置の駆動回路 |
| JP2005236107A (ja) * | 2004-02-20 | 2005-09-02 | Toshiba Corp | 上層メタル電源スタンダードセル、面積圧縮装置および回路最適化装置 |
| JP4595345B2 (ja) * | 2004-02-23 | 2010-12-08 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| JP2005340626A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Corp | 半導体装置 |
| JP4727964B2 (ja) * | 2004-09-24 | 2011-07-20 | 株式会社日立製作所 | 半導体装置 |
| JP4913336B2 (ja) * | 2004-09-28 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2006120789A (ja) * | 2004-10-20 | 2006-05-11 | Toshiba Corp | 半導体装置 |
| JP4955222B2 (ja) * | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5113331B2 (ja) * | 2005-12-16 | 2013-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7838364B2 (en) * | 2006-09-29 | 2010-11-23 | Hynix Semiconductor Inc. | Semiconductor device with bulb-type recessed channel and method for fabricating the same |
| JP4299866B2 (ja) * | 2007-03-02 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP5298488B2 (ja) | 2007-09-28 | 2013-09-25 | 富士電機株式会社 | 半導体装置 |
| US8133783B2 (en) * | 2007-10-26 | 2012-03-13 | Hvvi Semiconductors, Inc. | Semiconductor device having different structures formed simultaneously |
| US7919801B2 (en) * | 2007-10-26 | 2011-04-05 | Hvvi Semiconductors, Inc. | RF power transistor structure and a method of forming the same |
| US8125044B2 (en) * | 2007-10-26 | 2012-02-28 | Hvvi Semiconductors, Inc. | Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture |
| US9425305B2 (en) | 2009-10-20 | 2016-08-23 | Vishay-Siliconix | Structures of and methods of fabricating split gate MIS devices |
| WO2011109559A2 (en) | 2010-03-02 | 2011-09-09 | Kyle Terrill | Structures and methods of fabricating dual gate devices |
| KR101811895B1 (ko) * | 2010-03-23 | 2017-12-22 | 에이비비 슈바이쯔 아게 | 전력 반도체 소자 |
| US9659845B2 (en) | 2010-12-13 | 2017-05-23 | Infineon Technologies Americas Corp. | Power quad flat no-lead (PQFN) package in a single shunt inverter circuit |
| US9524928B2 (en) | 2010-12-13 | 2016-12-20 | Infineon Technologies Americas Corp. | Power quad flat no-lead (PQFN) package having control and driver circuits |
| US9324646B2 (en) | 2010-12-13 | 2016-04-26 | Infineon Technologies America Corp. | Open source power quad flat no-lead (PQFN) package |
| US9443795B2 (en) | 2010-12-13 | 2016-09-13 | Infineon Technologies Americas Corp. | Power quad flat no-lead (PQFN) package having bootstrap diodes on a common integrated circuit (IC) |
| US9620954B2 (en) | 2010-12-13 | 2017-04-11 | Infineon Technologies Americas Corp. | Semiconductor package having an over-temperature protection circuit utilizing multiple temperature threshold values |
| US8587101B2 (en) | 2010-12-13 | 2013-11-19 | International Rectifier Corporation | Multi-chip module (MCM) power quad flat no-lead (PQFN) semiconductor package utilizing a leadframe for electrical interconnections |
| US9362215B2 (en) | 2010-12-13 | 2016-06-07 | Infineon Technologies Americas Corp. | Power quad flat no-lead (PQFN) semiconductor package with leadframe islands for multi-phase power inverter |
| US9711437B2 (en) | 2010-12-13 | 2017-07-18 | Infineon Technologies Americas Corp. | Semiconductor package having multi-phase power inverter with internal temperature sensor |
| US9449957B2 (en) | 2010-12-13 | 2016-09-20 | Infineon Technologies Americas Corp. | Control and driver circuits on a power quad flat no-lead (PQFN) leadframe |
| US9355995B2 (en) | 2010-12-13 | 2016-05-31 | Infineon Technologies Americas Corp. | Semiconductor packages utilizing leadframe panels with grooves in connecting bars |
| DE112012002136T5 (de) | 2011-05-18 | 2014-03-13 | Vishay-Siliconix | Halbleitervorrichtung |
| JP2013069817A (ja) * | 2011-09-21 | 2013-04-18 | Toshiba Corp | 半導体装置 |
| CN103579229B (zh) * | 2012-07-18 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 集成过流保护的mosfet及制造方法 |
| US9184243B2 (en) * | 2013-07-12 | 2015-11-10 | Infineon Technologies Americas Corp. | Monolithic composite III-nitride transistor with high voltage group IV enable switch |
| CN106206551B (zh) * | 2016-08-30 | 2018-11-16 | 西安芯派电子科技有限公司 | 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法 |
| CN109728002B (zh) | 2019-01-03 | 2022-01-11 | 京东方科技集团股份有限公司 | 显示基板、显示装置和显示基板的制造方法 |
| US11217541B2 (en) | 2019-05-08 | 2022-01-04 | Vishay-Siliconix, LLC | Transistors with electrically active chip seal ring and methods of manufacture |
| US11218144B2 (en) | 2019-09-12 | 2022-01-04 | Vishay-Siliconix, LLC | Semiconductor device with multiple independent gates |
| CN113299757A (zh) * | 2021-05-21 | 2021-08-24 | 江苏东海半导体科技有限公司 | 一种抑制尖峰电压的mosfet结构及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283201A (en) * | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
-
1997
- 1997-09-17 JP JP25235097A patent/JP3431467B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-15 US US09/153,295 patent/US6211549B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1193767A2 (en) | 2000-09-28 | 2002-04-03 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor and method of making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1197680A (ja) | 1999-04-09 |
| US6211549B1 (en) | 2001-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3431467B2 (ja) | 高耐圧半導体装置 | |
| KR920005513B1 (ko) | 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치 및 그 제조방법 | |
| KR910002037B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6215160B1 (en) | Semiconductor device having bipolar transistor and field effect transistor and method of manufacturing the same | |
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| JPS60210861A (ja) | 半導体装置 | |
| JPH1187240A (ja) | 半導体装置とその製造方法 | |
| JPH0557741B2 (ja) | ||
| JPH03109775A (ja) | 絶縁ゲート型半導体装置 | |
| JPS60163452A (ja) | バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法 | |
| JP3063278B2 (ja) | 縦型電界効果トランジスタ | |
| JPH0582986B2 (ja) | ||
| JP2504567B2 (ja) | 半導体装置の製造方法 | |
| JPH01132167A (ja) | 半導体装置 | |
| JPH05198804A (ja) | 半導体装置及びその製造方法 | |
| JP3300238B2 (ja) | 半導体装置及びその製造方法 | |
| JP2594296B2 (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH11186402A (ja) | 半導体装置及び半導体製造方法 | |
| JP2508218B2 (ja) | 相補型ｍｉｓ集積回路 | |
| JP2822500B2 (ja) | 半導体集積回路の製造方法 | |
| JP2004022555A (ja) | 絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
| JPH11345889A (ja) | 半導体装置及びその製造方法 | |
| JP3191285B2 (ja) | 半導体装置及びその製造方法 | |
| JP2507055B2 (ja) | 半導体集積回路の製造方法 | |
| JP3272596B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |