JPH1187240A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1187240A JPH1187240A JP9237110A JP23711097A JPH1187240A JP H1187240 A JPH1187240 A JP H1187240A JP 9237110 A JP9237110 A JP 9237110A JP 23711097 A JP23711097 A JP 23711097A JP H1187240 A JPH1187240 A JP H1187240A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 230000005669 field effect Effects 0.000 claims abstract description 61
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 224
- 239000012535 impurity Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 9
- 108091006146 Channels Proteins 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910010282 TiON Inorganic materials 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- -1 that is Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 バイポーラトランジスタに接合型電界効果ト
ランジスタが接続された複合型バイポーラトランジスタ
装置による半導体装置において、接合型電界効果トラン
ジスタＪ−ＦＥＴにおける大面積化を来すことなく、良
好で安定したそのバイポーラトランジスタの特性を確保
することができるようにする。 【解決手段】 バイポーラトランジスタＴＲと接合型電
界効果トランジスタＪ−ＦＥＴとを有し、バイポーラト
ランジスタのコレクタと接合型電界効果トランジスタの
ソースとが接続されてなる半導体装置において、接合型
電界効果トランジスタのゲート領域１４と、ゲートコン
タクト導電層１７Ｇと、ドレイン領域に対するドレイン
コンタクト導電層１８Ｄとが、同一導電材料もしくは互
いに異なる導電材料によるそれぞれ異なる層として形成
された導電層よりなり、ゲートコンタクト導電層のドレ
イン側の縁部１７Ｇ1 の配置面がドレインコンタクト導
電層のゲート側の縁部１８Ｄ1 の配置面より下方に位置
して形成された構成とする。
ランジスタが接続された複合型バイポーラトランジスタ
装置による半導体装置において、接合型電界効果トラン
ジスタＪ−ＦＥＴにおける大面積化を来すことなく、良
好で安定したそのバイポーラトランジスタの特性を確保
することができるようにする。 【解決手段】 バイポーラトランジスタＴＲと接合型電
界効果トランジスタＪ−ＦＥＴとを有し、バイポーラト
ランジスタのコレクタと接合型電界効果トランジスタの
ソースとが接続されてなる半導体装置において、接合型
電界効果トランジスタのゲート領域１４と、ゲートコン
タクト導電層１７Ｇと、ドレイン領域に対するドレイン
コンタクト導電層１８Ｄとが、同一導電材料もしくは互
いに異なる導電材料によるそれぞれ異なる層として形成
された導電層よりなり、ゲートコンタクト導電層のドレ
イン側の縁部１７Ｇ1 の配置面がドレインコンタクト導
電層のゲート側の縁部１８Ｄ1 の配置面より下方に位置
して形成された構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
バイポーラトランジスタと接合型電界効果トランジスタ
とよりなる複合型バイポーラトランジスタ装置とその製
造方法に関わる。
バイポーラトランジスタと接合型電界効果トランジスタ
とよりなる複合型バイポーラトランジスタ装置とその製
造方法に関わる。
【０００２】
【従来の技術】図８に示すように、バイポーラトランジ
スタＴＲに高耐圧の接合型電界効果トランジスタＪ−Ｆ
ＥＴをカスコード接続することにより、複合構造の高耐
圧バイポーラトランジスタが構成されることは、例え
ば、特開昭５３−６７３６８号公報に開示されている。
スタＴＲに高耐圧の接合型電界効果トランジスタＪ−Ｆ
ＥＴをカスコード接続することにより、複合構造の高耐
圧バイポーラトランジスタが構成されることは、例え
ば、特開昭５３−６７３６８号公報に開示されている。
【０００３】この構成によれば、バイポーラトランジス
タＴＲのコレクタ端子Ｃに高電圧が印加された場合、接
合型電界効果トランジスタＪ−ＦＥＴのゲート接合から
空乏層が広がり、ピンチオフが生じ、これによってバイ
ポーラトランジスタＴＲのコレクタ領域への高電圧の印
加が遮断される。すなわち、バイポーラトランジスタＴ
Ｒのコレクタ−エミッタ間電圧Ｖceとしては、接合型電
界効果トランジスタＪ−ＦＥＴのピンチオフ電圧Ｖp 以
下の電圧のみが印加されることになり、結果的に低耐圧
バイポーラトランジスタにおいて、高耐圧化をはかるこ
とができるようになされている。
タＴＲのコレクタ端子Ｃに高電圧が印加された場合、接
合型電界効果トランジスタＪ−ＦＥＴのゲート接合から
空乏層が広がり、ピンチオフが生じ、これによってバイ
ポーラトランジスタＴＲのコレクタ領域への高電圧の印
加が遮断される。すなわち、バイポーラトランジスタＴ
Ｒのコレクタ−エミッタ間電圧Ｖceとしては、接合型電
界効果トランジスタＪ−ＦＥＴのピンチオフ電圧Ｖp 以
下の電圧のみが印加されることになり、結果的に低耐圧
バイポーラトランジスタにおいて、高耐圧化をはかるこ
とができるようになされている。
【０００４】しかしながら、この構成による場合、バイ
ポーラトランジスタＴＲにおける最大取扱電流が接合型
電界効果トランジスタＪ−ＦＥＴの飽和電流Ｉdss 以下
に制限されてしまう。このために、接合型電界効果トラ
ンジスタＪ−ＦＥＴの飽和電流Ｉdss を高めようとする
と、そのゲート幅（チャネル幅）を大きくする必要が生
じ、接合型電界効果トランジスタＪ−ＦＥＴの占有面積
が大きくなるという不都合が生じる。
ポーラトランジスタＴＲにおける最大取扱電流が接合型
電界効果トランジスタＪ−ＦＥＴの飽和電流Ｉdss 以下
に制限されてしまう。このために、接合型電界効果トラ
ンジスタＪ−ＦＥＴの飽和電流Ｉdss を高めようとする
と、そのゲート幅（チャネル幅）を大きくする必要が生
じ、接合型電界効果トランジスタＪ−ＦＥＴの占有面積
が大きくなるという不都合が生じる。
【０００５】一方、少なくとも、接合型電界効果トラン
ジスタの飽和電流Ｉdss 以下の大電流が取り扱えるよう
にした複合型の高耐圧バイポーラトランジスタが、例え
ば特開昭５４−８９５８１号公報で提案されている。
ジスタの飽和電流Ｉdss 以下の大電流が取り扱えるよう
にした複合型の高耐圧バイポーラトランジスタが、例え
ば特開昭５４−８９５８１号公報で提案されている。
【０００６】これは、例えば、ｎｐｎ型バイポーラトラ
ンジスタＴＲのコレクタと接合型電界効果トランジスタ
Ｊ−ＦＥＴのソースを接続すると共に、バイポーラトラ
ンジスタＴＲのベースとＪ−ＦＥＴのゲートＧとを接続
するものである。この場合においても、コレクタ端子Ｃ
に高電圧が掛かった場合に、接合型電界効果トランジス
タＪ−ＦＥＴをピンチオフして、バイポーラトランジス
タＴＲにＪ−ＦＥＴのピンチオフ電圧Ｖp 以下の電圧の
みが印加されるようにして、結果的に低耐圧バイポーラ
トランジスタにおいて、高耐圧化をはかるものである
が、この場合、バイポーラトランジスタＴＲの飽和状態
時に、Ｊ−ＦＥＴのゲートが順方向にバイアスされるよ
うになされて、Ｊ−ＦＥＴの飽和電流Ｉdss 以上の大電
流を取り扱うことを可能としたものである。
ンジスタＴＲのコレクタと接合型電界効果トランジスタ
Ｊ−ＦＥＴのソースを接続すると共に、バイポーラトラ
ンジスタＴＲのベースとＪ−ＦＥＴのゲートＧとを接続
するものである。この場合においても、コレクタ端子Ｃ
に高電圧が掛かった場合に、接合型電界効果トランジス
タＪ−ＦＥＴをピンチオフして、バイポーラトランジス
タＴＲにＪ−ＦＥＴのピンチオフ電圧Ｖp 以下の電圧の
みが印加されるようにして、結果的に低耐圧バイポーラ
トランジスタにおいて、高耐圧化をはかるものである
が、この場合、バイポーラトランジスタＴＲの飽和状態
時に、Ｊ−ＦＥＴのゲートが順方向にバイアスされるよ
うになされて、Ｊ−ＦＥＴの飽和電流Ｉdss 以上の大電
流を取り扱うことを可能としたものである。
【０００７】これらの構成において、バイポーラトラン
ジスタのＴＲにおいて、低耐圧トランジスタで高耐圧化
をはかるには、接合型電界効果トランジスタＪ−ＦＥＴ
におけるピンチオフ電圧Ｖp の低減化が必要となる。ま
た、これらの構成による場合、バイポーラトランジスタ
ＴＲのコレクタに、直列に接合型電界効果トランジスタ
Ｊ−ＦＥＴのソース・ドレイン間接続されることから、
高速応答性、高周波数特性を得る上では、Ｊ−ＦＥＴの
オン抵抗ができるだけ低く選定されることが要求され
る。
ジスタのＴＲにおいて、低耐圧トランジスタで高耐圧化
をはかるには、接合型電界効果トランジスタＪ−ＦＥＴ
におけるピンチオフ電圧Ｖp の低減化が必要となる。ま
た、これらの構成による場合、バイポーラトランジスタ
ＴＲのコレクタに、直列に接合型電界効果トランジスタ
Ｊ−ＦＥＴのソース・ドレイン間接続されることから、
高速応答性、高周波数特性を得る上では、Ｊ−ＦＥＴの
オン抵抗ができるだけ低く選定されることが要求され
る。
【０００８】しかしながら、Ｊ−ＦＥＴにおけるオン抵
抗の低減化、Ｊ−ＦＥＴの飽和電流Ｉdss の向上をはか
るには、チャネル部の不純物濃度を高めることが必要に
なり、このようにチャネル部の濃度を高めると、ピンチ
オフ電圧Ｖp が高められてしまうものであり、ピンチオ
フ電圧Ｖp の低減化と、オン抵抗の低減化およびＩdss
の向上は相容れないものである。また、ピンチオフ電圧
Ｖp を高めることなくＩdss を高め、オン抵抗の低減化
をはかるには、ゲート幅を大にすることが考えられる
が、この場合には、Ｊ−ＦＥＴの占有面積が増大し、装
置の高密度化、小面積化を阻害する。
抗の低減化、Ｊ−ＦＥＴの飽和電流Ｉdss の向上をはか
るには、チャネル部の不純物濃度を高めることが必要に
なり、このようにチャネル部の濃度を高めると、ピンチ
オフ電圧Ｖp が高められてしまうものであり、ピンチオ
フ電圧Ｖp の低減化と、オン抵抗の低減化およびＩdss
の向上は相容れないものである。また、ピンチオフ電圧
Ｖp を高めることなくＩdss を高め、オン抵抗の低減化
をはかるには、ゲート幅を大にすることが考えられる
が、この場合には、Ｊ−ＦＥＴの占有面積が増大し、装
置の高密度化、小面積化を阻害する。
【０００９】
【発明が解決しようとする課題】本発明は、上述したよ
うな、バイポーラトランジスタに接合型電界効果トラン
ジスタが接続された複合型バイポーラトランジスタ装置
による半導体装置において、接合型電界効果トランジス
タＪ−ＦＥＴにおける大面積化を来すことなく、良好で
安定したそのバイポーラトランジスタの特性を確保する
ことができるようにした半導体装置とその製造方法を提
供するものである。
うな、バイポーラトランジスタに接合型電界効果トラン
ジスタが接続された複合型バイポーラトランジスタ装置
による半導体装置において、接合型電界効果トランジス
タＪ−ＦＥＴにおける大面積化を来すことなく、良好で
安定したそのバイポーラトランジスタの特性を確保する
ことができるようにした半導体装置とその製造方法を提
供するものである。
【００１０】
【課題を解決するための手段】本発明は、バイポーラト
ランジスタと接合型電界効果トランジスタとを有し、バ
イポーラトランジスタのコレクタと接合型電界効果トラ
ンジスタのソースとが接続されてなる半導体装置におい
て、接合型電界効果トランジスタのゲート領域に対して
オーミックコンタクトされるゲートコンタクト導電層
と、ドレイン領域に対してコンタクトされるドレインコ
ンタクト導電層とが、同一導電材料もしくは互いに異な
る導電材料によるそれぞれ異なる層として形成された導
電層よりなり、ゲートコンタクト導電層のドレイン側の
縁部の配置面が、ドレインコンタクト導電層のゲート側
の縁部の配置面より下方に位置して形成された構成とす
る。
ランジスタと接合型電界効果トランジスタとを有し、バ
イポーラトランジスタのコレクタと接合型電界効果トラ
ンジスタのソースとが接続されてなる半導体装置におい
て、接合型電界効果トランジスタのゲート領域に対して
オーミックコンタクトされるゲートコンタクト導電層
と、ドレイン領域に対してコンタクトされるドレインコ
ンタクト導電層とが、同一導電材料もしくは互いに異な
る導電材料によるそれぞれ異なる層として形成された導
電層よりなり、ゲートコンタクト導電層のドレイン側の
縁部の配置面が、ドレインコンタクト導電層のゲート側
の縁部の配置面より下方に位置して形成された構成とす
る。
【００１１】また、本発明は、バイポーラトランジスタ
と接合型電界効果トランジスタとを有し、バイポーラト
ランジスタのコレクタと接合型電界効果トランジスタの
ソースとが接続されてなる半導体装置の製造方法におい
て、接合型電界効果トランジスタにおけるゲートコンタ
クト導電層の形成工程と、ゲートコンタクト導電層上に
層間絶縁層を形成する工程と、その後に接合型電界効果
トランジスタのドレインコンタクト導電層を形成するド
レインコンタクト導電層の形成工程とを行って、ゲート
コンタクト導電層のドレイン側の縁部の配置面が、ドレ
インコンタクト導電層のゲート側の縁部の配置面より上
方に位置するように形成して目的とする半導体装置を得
る。
と接合型電界効果トランジスタとを有し、バイポーラト
ランジスタのコレクタと接合型電界効果トランジスタの
ソースとが接続されてなる半導体装置の製造方法におい
て、接合型電界効果トランジスタにおけるゲートコンタ
クト導電層の形成工程と、ゲートコンタクト導電層上に
層間絶縁層を形成する工程と、その後に接合型電界効果
トランジスタのドレインコンタクト導電層を形成するド
レインコンタクト導電層の形成工程とを行って、ゲート
コンタクト導電層のドレイン側の縁部の配置面が、ドレ
インコンタクト導電層のゲート側の縁部の配置面より上
方に位置するように形成して目的とする半導体装置を得
る。
【００１２】尚、本明細書におけるコンタクト導電層の
縁部の配置面とは、コンタクト導電層が、多層構造によ
る場合、例えば半導体層によるコンタクト導電層と金属
層によるコンタクト導電層との積層構造等による場合、
下層の導電層の縁部の配置面を指称するものとする。
縁部の配置面とは、コンタクト導電層が、多層構造によ
る場合、例えば半導体層によるコンタクト導電層と金属
層によるコンタクト導電層との積層構造等による場合、
下層の導電層の縁部の配置面を指称するものとする。
【００１３】上述の本発明構成によれば、接合型電界効
果トランジスタにおけるゲートコンタクト導電層のドレ
イン側の縁部の配置面と、ドレインコンタクト導電層の
ゲート側の縁部の配置面が異なる面とされたことから、
両導電層の面積を必要充分に保持した状態で、充分近接
してあるいは互いに重なるように配置することができる
こと、またこれによりゲート部とドレイン電極コンタク
ト部とを充分近接して配置できることから、高密度化と
共に、オン抵抗の低減化、Ｉdss の向上がはかられる。
また、ゲートコンタクト導電層のドレイン側の縁部の配
置面を、ドレインコンタクト導電層のゲート側の縁部の
配置面とは異なるとし、かつその下方の配置面とするこ
とから、このゲートコンタクト導電層を、ドレイン領域
上に絶縁層を介して張り出すように延在させることがで
き、これによって、この張出し部においていわばＭＩＳ
−ＦＥＴ構造が構成されることから、これによる電界効
果によって、ピンチオフ電圧Ｖp の低減化が図られる。
したがって、このピンチオフ電圧Ｖp を低減化するため
に、チャネル部における不純物濃度を、特段に低めるこ
とを回避できることから、オン抵抗が高められるとか、
Ｉdss が低下する不都合が回避され、ピンチオフ電圧Ｖ
p を低くでき、しかもオン抵抗の低減、Ｉdss の向上が
はかられ、安定して優れた特性を有するバイポーラトラ
ンジスタを製造することができる。
果トランジスタにおけるゲートコンタクト導電層のドレ
イン側の縁部の配置面と、ドレインコンタクト導電層の
ゲート側の縁部の配置面が異なる面とされたことから、
両導電層の面積を必要充分に保持した状態で、充分近接
してあるいは互いに重なるように配置することができる
こと、またこれによりゲート部とドレイン電極コンタク
ト部とを充分近接して配置できることから、高密度化と
共に、オン抵抗の低減化、Ｉdss の向上がはかられる。
また、ゲートコンタクト導電層のドレイン側の縁部の配
置面を、ドレインコンタクト導電層のゲート側の縁部の
配置面とは異なるとし、かつその下方の配置面とするこ
とから、このゲートコンタクト導電層を、ドレイン領域
上に絶縁層を介して張り出すように延在させることがで
き、これによって、この張出し部においていわばＭＩＳ
−ＦＥＴ構造が構成されることから、これによる電界効
果によって、ピンチオフ電圧Ｖp の低減化が図られる。
したがって、このピンチオフ電圧Ｖp を低減化するため
に、チャネル部における不純物濃度を、特段に低めるこ
とを回避できることから、オン抵抗が高められるとか、
Ｉdss が低下する不都合が回避され、ピンチオフ電圧Ｖ
p を低くでき、しかもオン抵抗の低減、Ｉdss の向上が
はかられ、安定して優れた特性を有するバイポーラトラ
ンジスタを製造することができる。
【００１４】また、この半導体装置を製造するに、本発
明方法によれば、工程数の増加を来すことがないことか
ら生産性の低下、コスト高を来すことがないものであ
る。
明方法によれば、工程数の増加を来すことがないことか
ら生産性の低下、コスト高を来すことがないものであ
る。
【００１５】
【発明の実施の形態】本発明装置および本発明製造方法
の実施の形態を説明する。本発明においては、共通の半
導体基板に、図８または図９で説明したように、一導電
型のバイポーラトランジスタＴＲのコレクタ、例えばｎ
ｐｎ型のｎ型のコレクタと、一導電型の接合型電界効果
トランジスタＪ−ＦＥＴのソース、例えばｎ型のソース
とが接続された構成とする。そして、図８に示すよう
に、バイポーラトランジスタＴＲのエミッタと接合型電
界効果トランジスタＪ−ＦＥＴのゲートとが接続した構
成とするか、図９に示すように、バイポーラトランジス
タＴＲのベースと接合型電界効果トランジスタＪ−ＦＥ
Ｔのゲートとが接続した構成とする。この構成におい
て、そのＪ−ＦＥＴのゲート領域に対するゲートコンタ
クト導電層と、ドレイン領域に対するドレインコンタク
ト導電層とが、同一導電材料もしくは互いに異なる導電
材料による異なる層として形成された導電層により構成
する。そして、ゲートコンタクト導電層のドレイン側の
縁部が、ドレイン領域上に絶縁層を介して形成され、そ
の配置面が、ドレインコンタクト導電層のゲート側の縁
部の配置面より下方に位置する構成とする。
の実施の形態を説明する。本発明においては、共通の半
導体基板に、図８または図９で説明したように、一導電
型のバイポーラトランジスタＴＲのコレクタ、例えばｎ
ｐｎ型のｎ型のコレクタと、一導電型の接合型電界効果
トランジスタＪ−ＦＥＴのソース、例えばｎ型のソース
とが接続された構成とする。そして、図８に示すよう
に、バイポーラトランジスタＴＲのエミッタと接合型電
界効果トランジスタＪ−ＦＥＴのゲートとが接続した構
成とするか、図９に示すように、バイポーラトランジス
タＴＲのベースと接合型電界効果トランジスタＪ−ＦＥ
Ｔのゲートとが接続した構成とする。この構成におい
て、そのＪ−ＦＥＴのゲート領域に対するゲートコンタ
クト導電層と、ドレイン領域に対するドレインコンタク
ト導電層とが、同一導電材料もしくは互いに異なる導電
材料による異なる層として形成された導電層により構成
する。そして、ゲートコンタクト導電層のドレイン側の
縁部が、ドレイン領域上に絶縁層を介して形成され、そ
の配置面が、ドレインコンタクト導電層のゲート側の縁
部の配置面より下方に位置する構成とする。
【００１６】ゲートコンタクト導電層のドレイン側の縁
部は、上記接合型電界効果トランジスタのドレイン領域
上に絶縁層を介して張り出すように延在させる。
部は、上記接合型電界効果トランジスタのドレイン領域
上に絶縁層を介して張り出すように延在させる。
【００１７】また、ゲートコンタクト導電層とベースコ
ンタクト導電層とは、同一導電層によるパターン化によ
って構成することができる。
ンタクト導電層とは、同一導電層によるパターン化によ
って構成することができる。
【００１８】そして、上述の構成において、ゲートコン
タクト導電層の上記ドレイン側の縁部の端縁と、ドレイ
ンコンタクト導電層のゲート側の縁部の端縁との上記半
導体基板面に沿う方向の距離は、他の分離された同一導
電層のパターン化によって形成された導電層間の距離よ
り小に選定された構成とすることができる。
タクト導電層の上記ドレイン側の縁部の端縁と、ドレイ
ンコンタクト導電層のゲート側の縁部の端縁との上記半
導体基板面に沿う方向の距離は、他の分離された同一導
電層のパターン化によって形成された導電層間の距離よ
り小に選定された構成とすることができる。
【００１９】また、本発明による半導体装置の製造方法
は、上述した本発明装置を製造するに、そのＪ−ＦＥＴ
のゲート領域に対するゲートコンタクト導電層をドレイ
ン領域上に絶縁層を介して形成し、このゲートコンタク
ト導電層の形成の後に、ゲートコンタクト導電層上の層
間絶縁層を形成し、その後にドレイン領域に対するコン
タクト導電層の形成を行って、目的とする上述の本発明
半導体装置を得る。
は、上述した本発明装置を製造するに、そのＪ−ＦＥＴ
のゲート領域に対するゲートコンタクト導電層をドレイ
ン領域上に絶縁層を介して形成し、このゲートコンタク
ト導電層の形成の後に、ゲートコンタクト導電層上の層
間絶縁層を形成し、その後にドレイン領域に対するコン
タクト導電層の形成を行って、目的とする上述の本発明
半導体装置を得る。
【００２０】図１〜図４を参照して、本発明製造方法の
一例によって本発明による半導体装置の一例を得る場合
を説明する。この例では、同一半導体基板上に、ｎｐｎ
型のバイポーラトランジスタＴＲと、ｎチャネル接合型
電界効果トランジスタＪ−ＦＥＴとが少なくとも形成さ
れ、バイポーラトランジスタＴＲのｎ型のコレクタと、
ｎチャネル接合型電界効果トランジスタＪ−ＦＥＴのｎ
型のソースとが接続された構成による半導体装置を構成
した場合であり、図示しないが、接合型電界効果トラン
ジスタのゲートと、バイポーラトランジスタＴＲのエミ
ッタもしくはベースとが、電気的に接続された構成とし
て、図８もしくは図９の回路構成を有する半導体装置を
構成した場合である。
一例によって本発明による半導体装置の一例を得る場合
を説明する。この例では、同一半導体基板上に、ｎｐｎ
型のバイポーラトランジスタＴＲと、ｎチャネル接合型
電界効果トランジスタＪ−ＦＥＴとが少なくとも形成さ
れ、バイポーラトランジスタＴＲのｎ型のコレクタと、
ｎチャネル接合型電界効果トランジスタＪ−ＦＥＴのｎ
型のソースとが接続された構成による半導体装置を構成
した場合であり、図示しないが、接合型電界効果トラン
ジスタのゲートと、バイポーラトランジスタＴＲのエミ
ッタもしくはベースとが、電気的に接続された構成とし
て、図８もしくは図９の回路構成を有する半導体装置を
構成した場合である。
【００２１】この例においては、図１Ａに示すように、
例えばｐ型の単結晶Ｓｉ基体よりなる半導体基体２を用
意し、その一主面１ａ上に、半導体層３、例えばｎ型の
抵抗率が０．３〜５．０Ω・ｃｍ、厚さが０．５〜２．
５μｍ程度のＳｉ半導体層をエピタキシャル成長して半
導体基板１を構成する。この半導体層３のエピタキシャ
ル成長に先立って半導体基体２の主面１ａに、最終的に
トランジスタＴＲを形成する部分に、イオン注入法、拡
散法等によってｎ型の不純物を高濃度に選択的に導入し
て高不純物濃度のコレクタ埋込み領域４を形成し、その
後、半導体層３のエピタキシャル成長を行う。このと
き、半導体層３のエピタキシャル成長に際しての加熱に
よって半導体基体２に導入された不純物が半導体層３に
一部拡散して、コレクタ埋込み領域４が半導体基体２か
ら半導体層３に差し渡って形成される。
例えばｐ型の単結晶Ｓｉ基体よりなる半導体基体２を用
意し、その一主面１ａ上に、半導体層３、例えばｎ型の
抵抗率が０．３〜５．０Ω・ｃｍ、厚さが０．５〜２．
５μｍ程度のＳｉ半導体層をエピタキシャル成長して半
導体基板１を構成する。この半導体層３のエピタキシャ
ル成長に先立って半導体基体２の主面１ａに、最終的に
トランジスタＴＲを形成する部分に、イオン注入法、拡
散法等によってｎ型の不純物を高濃度に選択的に導入し
て高不純物濃度のコレクタ埋込み領域４を形成し、その
後、半導体層３のエピタキシャル成長を行う。このと
き、半導体層３のエピタキシャル成長に際しての加熱に
よって半導体基体２に導入された不純物が半導体層３に
一部拡散して、コレクタ埋込み領域４が半導体基体２か
ら半導体層３に差し渡って形成される。
【００２２】図１Ｂに示すように、各半導体素子の形成
部、すなわちこの例では、バイポーラトランジスタＴＲ
と接合型電界効果トランジスタＪ−ＦＥＴの形成部間
と、他の回路素子の形成部間に、周知の LOCOS（Local
Oxidation of Silicon）によって素子分離絶縁層を例え
ば格子状に形成する。
部、すなわちこの例では、バイポーラトランジスタＴＲ
と接合型電界効果トランジスタＪ−ＦＥＴの形成部間
と、他の回路素子の形成部間に、周知の LOCOS（Local
Oxidation of Silicon）によって素子分離絶縁層を例え
ば格子状に形成する。
【００２３】また、バイポーラトランジスタＴＲの形成
部に例えばコレクタ埋込み領域２に達する深さにコレク
タ電極取り出し領域６を、接合型電界効果トランジスタ
Ｊ−ＦＥＴの形成部の相対向する両外側部にそれぞれソ
ース高濃度領域７とドレイン高濃度領域８とをそれぞれ
ｎ型不純物を高濃度に導入して形成する。これら領域
６、７および８の形成は、例えばＰ（りん）イオンを５
０〜１００ｋｅＶで１×１０15／cm2 〜１×１０16／cm
2 のドーズ量でイオン注入することによって形成でき
る。そして、半導体基板１の表面を、例えばフォトレジ
ストの塗布およびエッチバックによって平坦化し、素子
分離絶縁層５下にｐ型のチャネルストップ領域ＣＳを、
イオン注入によって形成する。半導体基板１の平坦化面
には、例えば厚さ５０〜２００ｎｍのＳｉＯ2 をＣＶＤ
(Chemical Vapor Deposition) 法等によって成膜して絶
縁層９を形成する。
部に例えばコレクタ埋込み領域２に達する深さにコレク
タ電極取り出し領域６を、接合型電界効果トランジスタ
Ｊ−ＦＥＴの形成部の相対向する両外側部にそれぞれソ
ース高濃度領域７とドレイン高濃度領域８とをそれぞれ
ｎ型不純物を高濃度に導入して形成する。これら領域
６、７および８の形成は、例えばＰ（りん）イオンを５
０〜１００ｋｅＶで１×１０15／cm2 〜１×１０16／cm
2 のドーズ量でイオン注入することによって形成でき
る。そして、半導体基板１の表面を、例えばフォトレジ
ストの塗布およびエッチバックによって平坦化し、素子
分離絶縁層５下にｐ型のチャネルストップ領域ＣＳを、
イオン注入によって形成する。半導体基板１の平坦化面
には、例えば厚さ５０〜２００ｎｍのＳｉＯ2 をＣＶＤ
(Chemical Vapor Deposition) 法等によって成膜して絶
縁層９を形成する。
【００２４】図２Ａに示すように、図１Ｂで形成した絶
縁層９に、例えばフォトリソグラフィによるパターンエ
ッチングによって、バイポーラトランジスタＴＲの形成
部における最終的にベース領域を形成する部分上と、接
合型電界効果トランジスタＪ−ＦＥＴのゲート領域を形
成する部分上とにそれぞれ不純物導入窓９ｗ1 および９
ｗ2 を穿設する。その後、先ず、不純物導入窓９ｗ1 お
よび９ｗ2 を通じて半導体層３の表面に接して全面的に
第１の多結晶半導体層１０例えばＳｉ多結晶半導体層を
８０〜２５０ｎｍの厚さにＣＶＤ法等によって形成す
る。この半導体層１０は、その成膜に際して高濃度にｐ
型の不純物を含有する層として形成するか、あるいは半
導体層の成膜の後に、例えばボロンＢ+ またはＢＦ2 +
をイオン注入して高濃度にｐ型の不純物を含有する層と
する。
縁層９に、例えばフォトリソグラフィによるパターンエ
ッチングによって、バイポーラトランジスタＴＲの形成
部における最終的にベース領域を形成する部分上と、接
合型電界効果トランジスタＪ−ＦＥＴのゲート領域を形
成する部分上とにそれぞれ不純物導入窓９ｗ1 および９
ｗ2 を穿設する。その後、先ず、不純物導入窓９ｗ1 お
よび９ｗ2 を通じて半導体層３の表面に接して全面的に
第１の多結晶半導体層１０例えばＳｉ多結晶半導体層を
８０〜２５０ｎｍの厚さにＣＶＤ法等によって形成す
る。この半導体層１０は、その成膜に際して高濃度にｐ
型の不純物を含有する層として形成するか、あるいは半
導体層の成膜の後に、例えばボロンＢ+ またはＢＦ2 +
をイオン注入して高濃度にｐ型の不純物を含有する層と
する。
【００２５】その後、この多結晶半導体層１０をフォト
リソグラフィによるパターンエッチングして、それぞれ
最終的に得るバイポーラトランジスタにおけるベースコ
ンタクト導電層の輪郭形状に対応するパターンと、接合
型電界効果トランジスタＪ−ＦＥＴのゲートコンタクト
導電層の輪郭形状に対応するパターンにパターン化す
る。そして、これら不純物が含有された第１の多結晶半
導体層１０を覆って全面的に例えばＳｉＯ2 をＣＶＤ法
によって２００〜５００ｎｍ程度の厚さに成膜した層間
絶縁層１９を全面的に形成する。このとき、必要に応じ
て、熱処理を行って多結晶半導体層１０のＳｉの結晶粒
の成長を促進してその低抵抗化と均一化をはかることが
できる。
リソグラフィによるパターンエッチングして、それぞれ
最終的に得るバイポーラトランジスタにおけるベースコ
ンタクト導電層の輪郭形状に対応するパターンと、接合
型電界効果トランジスタＪ−ＦＥＴのゲートコンタクト
導電層の輪郭形状に対応するパターンにパターン化す
る。そして、これら不純物が含有された第１の多結晶半
導体層１０を覆って全面的に例えばＳｉＯ2 をＣＶＤ法
によって２００〜５００ｎｍ程度の厚さに成膜した層間
絶縁層１９を全面的に形成する。このとき、必要に応じ
て、熱処理を行って多結晶半導体層１０のＳｉの結晶粒
の成長を促進してその低抵抗化と均一化をはかることが
できる。
【００２６】図２Ｂに示すように、層間絶縁層１９およ
び第１の多結晶半導体層１０の、バイポーラトランジス
タの真性ベース領域の形成部上に、不純物の導入窓１１
を、フォトリソグラフィによるパターンエッチング等に
よって形成し、この窓１１を通じて、ｐ型の不純物を導
入して真性ベース領域１２を形成する。この不純物導入
による真性ベース１２の形成は、例えばＢＦ2 + を５ｋ
ｅＶ〜２００ｋｅＶで５．０×１０11〜５．０×１０14
／cm2 のドーズ量でイオン注入するか、またはＢ+ を５
ｋｅＶ〜１００ｋｅＶで５．０×１０11〜５．０×１０
14／cm2 ドーズ量のイオン注入条件程度で行うことがで
きる。また、この不純物の導入は、気相拡散によって行
うこともできる。また、必要に応じて、ＳＩＣ(Selecti
ve Implanted Collector) （図示せず）を形成するため
に、例えばｎ型の不純物イオン例えばＰ+ を、５０ｋｅ
Ｖ〜４００ｋｅＶで、５．０×１０11／cm2 〜１．０×
１０13／cm2 のドーズ量でイオン注入することによって
形成することができる。
び第１の多結晶半導体層１０の、バイポーラトランジス
タの真性ベース領域の形成部上に、不純物の導入窓１１
を、フォトリソグラフィによるパターンエッチング等に
よって形成し、この窓１１を通じて、ｐ型の不純物を導
入して真性ベース領域１２を形成する。この不純物導入
による真性ベース１２の形成は、例えばＢＦ2 + を５ｋ
ｅＶ〜２００ｋｅＶで５．０×１０11〜５．０×１０14
／cm2 のドーズ量でイオン注入するか、またはＢ+ を５
ｋｅＶ〜１００ｋｅＶで５．０×１０11〜５．０×１０
14／cm2 ドーズ量のイオン注入条件程度で行うことがで
きる。また、この不純物の導入は、気相拡散によって行
うこともできる。また、必要に応じて、ＳＩＣ(Selecti
ve Implanted Collector) （図示せず）を形成するため
に、例えばｎ型の不純物イオン例えばＰ+ を、５０ｋｅ
Ｖ〜４００ｋｅＶで、５．０×１０11／cm2 〜１．０×
１０13／cm2 のドーズ量でイオン注入することによって
形成することができる。
【００２７】次に、図３に示すように、不純物導入窓１
１の内側面にサイドウオール２９を形成する。このサイ
ドウオール２９の形成は、周知の方法、例えばＣＶＤ法
等によってＳｉＯ2 を４００ｎｍ〜１μｍ程度の厚さに
堆積し、ＲＩＥ（反応性イオンエッチング）による垂直
方向に高いエッチング性を示す異方性エッチングを全面
的に行うことによって形成することができる。そして、
このサイドウオール２９が形成された窓１１内を含んで
全面的にｎ型不純物を含む例えば多結晶Ｓｉによる第２
の多結晶半導体層１３を形成する。この半導体層１３
は、その成膜に際してｎ型不純物例えばＡｓ、Ｐ（り
ん）を含有する半導体層とし成膜することもできるし、
多結晶半導体層１３の成膜の後に、これにｎ型の不純物
例えばＡｓ、Ｐ（りん）等をイオン注入することによっ
て不純物含有の多結晶半導体層とすることもできる。そ
の後、例えばフォトリソグラフィによるパターンエッチ
ングを行って第２の多結晶半導体層１３をエミッタコン
タクト導電層のパターンにパターン化する。次に、例え
ば全面的にＣＶＤ法によってＳｉＯ2 膜（図示せず）を
１００ｎｍ〜５００ｎｍの厚さに堆積し、７００℃〜１
２００℃程度の熱処理を５秒〜２時間行って、第１の多
結晶半導体層１０から、半導体層３にそれぞれｐ型の不
純物の拡散を行って、バイポーラトランジスタＴＲの形
成部においては、先に形成した真性ベース領域１２ｉの
周囲に高い不純物濃度のｐ型のグラフトベース領域１２
ｇを形成して、これらによってベース領域１２を形成す
ると共に、接合型電界効果トランジスタＪ−ＦＥＴの形
成部においては、ゲート領域１４を形成する。また、こ
れと同時に第２の多結晶半導体層１３からｎ型の不純物
を拡散して、高不純物濃度のエミッタ領域１５を形成す
る。
１の内側面にサイドウオール２９を形成する。このサイ
ドウオール２９の形成は、周知の方法、例えばＣＶＤ法
等によってＳｉＯ2 を４００ｎｍ〜１μｍ程度の厚さに
堆積し、ＲＩＥ（反応性イオンエッチング）による垂直
方向に高いエッチング性を示す異方性エッチングを全面
的に行うことによって形成することができる。そして、
このサイドウオール２９が形成された窓１１内を含んで
全面的にｎ型不純物を含む例えば多結晶Ｓｉによる第２
の多結晶半導体層１３を形成する。この半導体層１３
は、その成膜に際してｎ型不純物例えばＡｓ、Ｐ（り
ん）を含有する半導体層とし成膜することもできるし、
多結晶半導体層１３の成膜の後に、これにｎ型の不純物
例えばＡｓ、Ｐ（りん）等をイオン注入することによっ
て不純物含有の多結晶半導体層とすることもできる。そ
の後、例えばフォトリソグラフィによるパターンエッチ
ングを行って第２の多結晶半導体層１３をエミッタコン
タクト導電層のパターンにパターン化する。次に、例え
ば全面的にＣＶＤ法によってＳｉＯ2 膜（図示せず）を
１００ｎｍ〜５００ｎｍの厚さに堆積し、７００℃〜１
２００℃程度の熱処理を５秒〜２時間行って、第１の多
結晶半導体層１０から、半導体層３にそれぞれｐ型の不
純物の拡散を行って、バイポーラトランジスタＴＲの形
成部においては、先に形成した真性ベース領域１２ｉの
周囲に高い不純物濃度のｐ型のグラフトベース領域１２
ｇを形成して、これらによってベース領域１２を形成す
ると共に、接合型電界効果トランジスタＪ−ＦＥＴの形
成部においては、ゲート領域１４を形成する。また、こ
れと同時に第２の多結晶半導体層１３からｎ型の不純物
を拡散して、高不純物濃度のエミッタ領域１５を形成す
る。
【００２８】このようにして、コレクタ埋込み領域４上
に例えばｎ型の半導体層３の一部をコレクタ領域１６と
し、これの上にｐ型のベース領域１２が形成され、更に
これの上にｎ型のエミッタ領域１５が形成されたバイポ
ーラトランジスタＴＲが形成され、ゲート領域１４によ
るゲート接合Ｊ1 が、ｐ型の半導体基体２とｎ型の半導
体層３とのｐ−ｎ接合を言わば下部ゲート接合Ｊ2 とし
て、両者間にチャネル部１６が形成され、このチャネル
部の両側をソース領域およびドレイン領域としてこれら
にそれぞれソース高濃度領域７とドレイン高濃度領域８
とが形成された接合型電界効果トランジスタＪ−ＦＥＴ
が、同一半導体基板１上に構成される。
に例えばｎ型の半導体層３の一部をコレクタ領域１６と
し、これの上にｐ型のベース領域１２が形成され、更に
これの上にｎ型のエミッタ領域１５が形成されたバイポ
ーラトランジスタＴＲが形成され、ゲート領域１４によ
るゲート接合Ｊ1 が、ｐ型の半導体基体２とｎ型の半導
体層３とのｐ−ｎ接合を言わば下部ゲート接合Ｊ2 とし
て、両者間にチャネル部１６が形成され、このチャネル
部の両側をソース領域およびドレイン領域としてこれら
にそれぞれソース高濃度領域７とドレイン高濃度領域８
とが形成された接合型電界効果トランジスタＪ−ＦＥＴ
が、同一半導体基板１上に構成される。
【００２９】そして、図４に示すように、半導体基板上
に形成された各絶縁層９，１９等に対して、コレクタ電
極取り出し領域６上、ソース高濃度領域７上、ドレイン
高濃度領域８上、ゲートコンタクト導電層１７Ｇ上、更
に上述した全面的に絶縁層の形成がなされた場合には、
エミッタコンタクト導電層１７Ｅ上に、それぞれコンタ
クト窓を穿設し、これら窓内を含んで全面的にそれぞれ
の領域にオーミックにコンタクトする良導電性を有する
導電層を形成する。この導電層は、例えばバリア金属層
としてのＴｉ層およびＴｉＯＮ層を介してＡｌ等の金属
導電層を、それぞれ蒸着、スパッタリング等によって全
面的に被着したＴｉ／ＴｉＯＮ／Ａｌ構造とすることに
よって形成し得る。そして、この金属導電層に対してフ
ォトリソグラフィによるパターンエッチングを行って、
この例では、コレクタ電極取り出し領域６上とソース高
濃度領域７上とに差し渡って両者を電気的に接続するコ
ンタクト導電層１８CSを形成すると同時に、ドレイン高
濃度領域８上にドレインコンタクト導電層１８Ｄを形成
し、ゲートコンタクト導電層１７Ｇおよびエミッタコン
タクト導電層１７Ｅ上にそれぞれ良導電性のゲートおよ
びエミッタの各上層コンタクト導電層１８Ｇおよび１８
Ｅを形成する。
に形成された各絶縁層９，１９等に対して、コレクタ電
極取り出し領域６上、ソース高濃度領域７上、ドレイン
高濃度領域８上、ゲートコンタクト導電層１７Ｇ上、更
に上述した全面的に絶縁層の形成がなされた場合には、
エミッタコンタクト導電層１７Ｅ上に、それぞれコンタ
クト窓を穿設し、これら窓内を含んで全面的にそれぞれ
の領域にオーミックにコンタクトする良導電性を有する
導電層を形成する。この導電層は、例えばバリア金属層
としてのＴｉ層およびＴｉＯＮ層を介してＡｌ等の金属
導電層を、それぞれ蒸着、スパッタリング等によって全
面的に被着したＴｉ／ＴｉＯＮ／Ａｌ構造とすることに
よって形成し得る。そして、この金属導電層に対してフ
ォトリソグラフィによるパターンエッチングを行って、
この例では、コレクタ電極取り出し領域６上とソース高
濃度領域７上とに差し渡って両者を電気的に接続するコ
ンタクト導電層１８CSを形成すると同時に、ドレイン高
濃度領域８上にドレインコンタクト導電層１８Ｄを形成
し、ゲートコンタクト導電層１７Ｇおよびエミッタコン
タクト導電層１７Ｅ上にそれぞれ良導電性のゲートおよ
びエミッタの各上層コンタクト導電層１８Ｇおよび１８
Ｅを形成する。
【００３０】このようにして、同一半導体基板１上に、
バイポーラトランジスタＴＲと接合型電界効果トランジ
スタＪ−ＦＥＴとが形成され、バイポーラトランジスタ
ＴＲのベース領域１２のグラフトベース領域１２ｉ上
と、接合型電界効果トランジスタＪ−ＦＥＴのゲート領
域１４上とに同一の導電層、すなわち第１の多結晶半導
体層１０により構成されたベースコンタクト導電層１７
Ｂとゲートコンタクト導電層１７Ｇが、それぞれ、いわ
ばセルフアラインによってコンタクトされ、エミッタ領
域１５には、第２の多結晶半導体層１１によるエミッタ
コンタクト導電層１７Ｅが、セルフアラインによってコ
ンタクトされた構成の半導体装置が構成される。
バイポーラトランジスタＴＲと接合型電界効果トランジ
スタＪ−ＦＥＴとが形成され、バイポーラトランジスタ
ＴＲのベース領域１２のグラフトベース領域１２ｉ上
と、接合型電界効果トランジスタＪ−ＦＥＴのゲート領
域１４上とに同一の導電層、すなわち第１の多結晶半導
体層１０により構成されたベースコンタクト導電層１７
Ｂとゲートコンタクト導電層１７Ｇが、それぞれ、いわ
ばセルフアラインによってコンタクトされ、エミッタ領
域１５には、第２の多結晶半導体層１１によるエミッタ
コンタクト導電層１７Ｅが、セルフアラインによってコ
ンタクトされた構成の半導体装置が構成される。
【００３１】そして、図示しないが、例えばエミッタの
上層コンタクト導電層１８Ｅと、ゲートの上層コンタク
ト導電層１８Ｇとを連続したパターンに形成するなどの
方法によって互いに電気的に接続することによって図８
で説明した回路構成による半導体装置とする。あるい
は、上述の構成において、図示しないが、例えば接合型
電界効果トランジスタＪ−ＦＥＴのゲート領域１４と、
バイポーラトランジスタＴＲのベース領域１２例えばグ
ラフトベース領域１２ｇとを同時に連続したパターンに
形成することによって、図９で説明した回路構成を有す
る半導体装置とする。すなわち、ｎチャネル型の接合型
電界効果トランジスタＪ−ＦＥＴのゲートと、ｎｐｎ型
のバイポーラトランジスタＴＲのエミッタもしくはベー
スとが接続され、Ｊ−ＦＥＴのソースとＴＲのコレクタ
とが接続されてトランジスタが高耐圧化された半導体装
置が構成される。
上層コンタクト導電層１８Ｅと、ゲートの上層コンタク
ト導電層１８Ｇとを連続したパターンに形成するなどの
方法によって互いに電気的に接続することによって図８
で説明した回路構成による半導体装置とする。あるい
は、上述の構成において、図示しないが、例えば接合型
電界効果トランジスタＪ−ＦＥＴのゲート領域１４と、
バイポーラトランジスタＴＲのベース領域１２例えばグ
ラフトベース領域１２ｇとを同時に連続したパターンに
形成することによって、図９で説明した回路構成を有す
る半導体装置とする。すなわち、ｎチャネル型の接合型
電界効果トランジスタＪ−ＦＥＴのゲートと、ｎｐｎ型
のバイポーラトランジスタＴＲのエミッタもしくはベー
スとが接続され、Ｊ−ＦＥＴのソースとＴＲのコレクタ
とが接続されてトランジスタが高耐圧化された半導体装
置が構成される。
【００３２】そして、本発明による半導体装置において
は、そのゲートコンタクト導電層１７Ｇと、ドレインコ
ンタクト導電層１８Ｄとをそれぞれ異なる工程で形成し
た導電層、すなわち互いに異なる層として形成したこと
により、ゲートコンタクト導電層１７Ｇのドレイン側の
縁部１７Ｇ1 の配置面と、ドレインコンタクト導電層１
８Ｄのゲート側の縁部１８Ｄ1 の配置面とを、厚さ方向
に異なる配置面とするものであり、このようにすること
によって、ゲートコンタクト導電層１７Ｇと、ドレイン
コンタクト導電層１８Ｄとは、層間絶縁層１９を介して
積層ないしは近接させる。すなわち、これら縁部１７Ｇ
1 および１８Ｄ1 の、基板１の板面方向の間隔は、他の
同一導電層によって形成されるコンタクト導電層相互間
の板面方向の距離より小に選定される。
は、そのゲートコンタクト導電層１７Ｇと、ドレインコ
ンタクト導電層１８Ｄとをそれぞれ異なる工程で形成し
た導電層、すなわち互いに異なる層として形成したこと
により、ゲートコンタクト導電層１７Ｇのドレイン側の
縁部１７Ｇ1 の配置面と、ドレインコンタクト導電層１
８Ｄのゲート側の縁部１８Ｄ1 の配置面とを、厚さ方向
に異なる配置面とするものであり、このようにすること
によって、ゲートコンタクト導電層１７Ｇと、ドレイン
コンタクト導電層１８Ｄとは、層間絶縁層１９を介して
積層ないしは近接させる。すなわち、これら縁部１７Ｇ
1 および１８Ｄ1 の、基板１の板面方向の間隔は、他の
同一導電層によって形成されるコンタクト導電層相互間
の板面方向の距離より小に選定される。
【００３３】また、この本発明による半導体装置におい
ては、ゲートコンタクト導電層１７Ｇと、ドレインコン
タクト導電層１８Ｄとを、異なる層に形成したことによ
り、ゲートコンタクト導電層１７Ｇをドレインコンタク
ト導電層１８Ｄのゲート側の縁部１８Ｄ1 の配置面より
下方に、つまりゲートコンタクト導電層１７Ｇをゲート
領域１４からドレイン側に、絶縁層９を介して延在さ
せ、此処にＭＩＳ（この例ではＭＯＳ）構造部を構成す
るものである。
ては、ゲートコンタクト導電層１７Ｇと、ドレインコン
タクト導電層１８Ｄとを、異なる層に形成したことによ
り、ゲートコンタクト導電層１７Ｇをドレインコンタク
ト導電層１８Ｄのゲート側の縁部１８Ｄ1 の配置面より
下方に、つまりゲートコンタクト導電層１７Ｇをゲート
領域１４からドレイン側に、絶縁層９を介して延在さ
せ、此処にＭＩＳ（この例ではＭＯＳ）構造部を構成す
るものである。
【００３４】この図４で示す本発明装置においては、上
述したように、例えば図８もしくは図９で示す回路構成
とされていることから、冒頭に述べたように、バイポー
ラトランジスタＴＲの高耐圧が図られるとともに、接合
型電界効果トランジスタＪ−ＦＥＴにおけるゲートコン
タクト導電層１７Ｇのドレイン側の縁部１７Ｇ1 の配置
面と、ドレインコンタクト導電層１８Ｄのゲート側の縁
部１８Ｄ1 の配置面が異なる面とされたことから、両導
電層の面積を必要充分に保持した状態で、充分近接して
あるいは互いに重なるように配置することができるこ
と、またこれによりゲート部とドレイン電極コンタクト
部とを充分近接して配置できることから、高密度化と共
に、オン抵抗の低減化、Ｉdss の向上がはかられる。
述したように、例えば図８もしくは図９で示す回路構成
とされていることから、冒頭に述べたように、バイポー
ラトランジスタＴＲの高耐圧が図られるとともに、接合
型電界効果トランジスタＪ−ＦＥＴにおけるゲートコン
タクト導電層１７Ｇのドレイン側の縁部１７Ｇ1 の配置
面と、ドレインコンタクト導電層１８Ｄのゲート側の縁
部１８Ｄ1 の配置面が異なる面とされたことから、両導
電層の面積を必要充分に保持した状態で、充分近接して
あるいは互いに重なるように配置することができるこ
と、またこれによりゲート部とドレイン電極コンタクト
部とを充分近接して配置できることから、高密度化と共
に、オン抵抗の低減化、Ｉdss の向上がはかられる。
【００３５】また、ゲートコンタクト導電層１７Ｇのド
レイン側の縁部１７Ｇ1 を、ドレイン側に張り出してＭ
ＩＳないしはＭＯＳ構造としたことにより、ゲートに逆
バイアス印加時に形成される空乏層が、ゲート領域１４
の接合Ｊ1 と、ＭＩＳ−ＦＥＴないしはＭＯＳ−ＦＥＴ
効果との両方の作用により形成されるので、Ｊ−ＦＥＴ
のピンチオフ電圧Ｖp の、より低電圧化、およびリーク
電流の低減を実現することができる。
レイン側の縁部１７Ｇ1 を、ドレイン側に張り出してＭ
ＩＳないしはＭＯＳ構造としたことにより、ゲートに逆
バイアス印加時に形成される空乏層が、ゲート領域１４
の接合Ｊ1 と、ＭＩＳ−ＦＥＴないしはＭＯＳ−ＦＥＴ
効果との両方の作用により形成されるので、Ｊ−ＦＥＴ
のピンチオフ電圧Ｖp の、より低電圧化、およびリーク
電流の低減を実現することができる。
【００３６】また、上述したように、ゲートコンタクト
導電層１７Ｇのドレイン側の縁部１とドレインコンタク
ト導電層１８Ｄとが異なる層として形成したことによ
り、両者の縁部の板面方向の距離を、同一層で形成した
場合のフォトリソグラフィおよびエッチングで制限され
る最小距離（間隔）より近づけることができることか
ら、いわばゲート電極およびドレイン電極としてのゲー
ト上層コンタクト導電層１８Ｇおよびドレインコンタク
ト導電層１８Ｄとを、上述した例におけるように、同一
導電層の例えばＴｉ／ＴｉＯＮ／Ａｌ構造の金属層によ
って形成した場合にも、上述のＭＩＳないしはＭＯＳ構
造部を充分ドレイン側に張り出す（延在）させることが
できて、上述のＭＯＳないしはＭＩＳ−ＦＥＴ効果を高
めることができる。
導電層１７Ｇのドレイン側の縁部１とドレインコンタク
ト導電層１８Ｄとが異なる層として形成したことによ
り、両者の縁部の板面方向の距離を、同一層で形成した
場合のフォトリソグラフィおよびエッチングで制限され
る最小距離（間隔）より近づけることができることか
ら、いわばゲート電極およびドレイン電極としてのゲー
ト上層コンタクト導電層１８Ｇおよびドレインコンタク
ト導電層１８Ｄとを、上述した例におけるように、同一
導電層の例えばＴｉ／ＴｉＯＮ／Ａｌ構造の金属層によ
って形成した場合にも、上述のＭＩＳないしはＭＯＳ構
造部を充分ドレイン側に張り出す（延在）させることが
できて、上述のＭＯＳないしはＭＩＳ−ＦＥＴ効果を高
めることができる。
【００３７】そして、このように、ピンチオフ電圧Ｖp
を低減化が図られるために、チャネル部における不純物
濃度を、特段に低めることを回避できることから、オン
抵抗が高められるとか、Ｉdss が低下する不都合が回避
され、ピンチオフ電圧Ｖp を低くでき、しかもオン抵抗
の低減、Ｉdss の向上がはかられ、安定して優れた特性
を有するバイポーラトランジスタを製造することができ
る。
を低減化が図られるために、チャネル部における不純物
濃度を、特段に低めることを回避できることから、オン
抵抗が高められるとか、Ｉdss が低下する不都合が回避
され、ピンチオフ電圧Ｖp を低くでき、しかもオン抵抗
の低減、Ｉdss の向上がはかられ、安定して優れた特性
を有するバイポーラトランジスタを製造することができ
る。
【００３８】また、上述の本発明製造方法においては、
第１および第２の多結晶半導体層１０および１３を用
い、これらからの半導体基板への不純物導入によってグ
ラフトベース領域およびエミッタ領域の形成を行い、か
つこれら半導体層をこれらグラフトベース領域およびエ
ミッタ領域からの電極取出しコンタクト導電層とするこ
とによって、コンタクト導電層と各領域とを自己整合
（セルフアライメント）することができるようにした２
層多結晶層型のバイポーラトランジスタの製造方法をと
るものであるが、本発明によれば、通常のバイポーラ集
積回路における、この種の２層多結晶層型のバイポーラ
トランジスタの製造方法に比して何ら工程数を増加する
ことがなく、簡易な方法で、接合型電界効果トランジス
タＪ−ＦＥＴとバイポーラトランジスタＴＲとが形成さ
れた半導体装置を構成することができる。
第１および第２の多結晶半導体層１０および１３を用
い、これらからの半導体基板への不純物導入によってグ
ラフトベース領域およびエミッタ領域の形成を行い、か
つこれら半導体層をこれらグラフトベース領域およびエ
ミッタ領域からの電極取出しコンタクト導電層とするこ
とによって、コンタクト導電層と各領域とを自己整合
（セルフアライメント）することができるようにした２
層多結晶層型のバイポーラトランジスタの製造方法をと
るものであるが、本発明によれば、通常のバイポーラ集
積回路における、この種の２層多結晶層型のバイポーラ
トランジスタの製造方法に比して何ら工程数を増加する
ことがなく、簡易な方法で、接合型電界効果トランジス
タＪ−ＦＥＴとバイポーラトランジスタＴＲとが形成さ
れた半導体装置を構成することができる。
【００３９】尚、上述した例では、バイポーラトランジ
スタＴＲのコレクタ電極取出し領域６と、接合型電界効
果トランジスタＪ−ＦＥＴのソース高濃度領域７とを、
それぞれ形成した場合であるが、図５〜図７に例示する
ように、両領域６および７を共通の領域６７として形成
することができる。図５〜図７において、図１〜図４と
対応する部分には同一符号を付して、図１〜図４で説明
した構造および製造方法の重複説明を省略するが、図５
にその概略断面図を示す例では、図４におけるエミッタ
上層コンタクト導電層１８Ｅと、ゲート上層コンタクト
導電層１８Ｇとが連結されたパターンによる共通のコン
タクト導電層１８EGによって連結された構成とすること
によって、図８で説明した回路構成を有する構成とした
場合である。またこの場合、ベースコンタクト導電層１
７Ｂの一部上の絶縁層１９にコンタクト窓を穿設してこ
のコンタクト窓を通じてベース端子導出に供するベース
の上層コンタクト導電層１８Ｂを形成した場合である。
そして、この場合、各コンタクト導電層１８Ｂ、１８EG
は、ドレインコンタクト導電層の形成と同時に、すなわ
ち上述したように、例えばＴｉ／ＴｉＯＮ／Ａｌ構造の
金属層から、パターンエッチングによって同時に形成す
ることができる。
スタＴＲのコレクタ電極取出し領域６と、接合型電界効
果トランジスタＪ−ＦＥＴのソース高濃度領域７とを、
それぞれ形成した場合であるが、図５〜図７に例示する
ように、両領域６および７を共通の領域６７として形成
することができる。図５〜図７において、図１〜図４と
対応する部分には同一符号を付して、図１〜図４で説明
した構造および製造方法の重複説明を省略するが、図５
にその概略断面図を示す例では、図４におけるエミッタ
上層コンタクト導電層１８Ｅと、ゲート上層コンタクト
導電層１８Ｇとが連結されたパターンによる共通のコン
タクト導電層１８EGによって連結された構成とすること
によって、図８で説明した回路構成を有する構成とした
場合である。またこの場合、ベースコンタクト導電層１
７Ｂの一部上の絶縁層１９にコンタクト窓を穿設してこ
のコンタクト窓を通じてベース端子導出に供するベース
の上層コンタクト導電層１８Ｂを形成した場合である。
そして、この場合、各コンタクト導電層１８Ｂ、１８EG
は、ドレインコンタクト導電層の形成と同時に、すなわ
ち上述したように、例えばＴｉ／ＴｉＯＮ／Ａｌ構造の
金属層から、パターンエッチングによって同時に形成す
ることができる。
【００４０】また、図６に示す例においては、上述した
と同様に、例えば例えばＴｉ／ＴｉＯＮ／Ａｌ構造によ
るドレインコンタクト導電層１８Ｄの形成と同時に、そ
れぞれ第１の多結晶半導体層１０によって構成されたベ
ースコンタクト導電層１７Ｂとゲートコンタクト導電層
１７Ｇとにオーミックコンタクトするコンタクト導電層
１８CGを、上述したと同様に例えばドレインコンタクト
導電層１８Ｄの形成と同時に形成して、バイポーラトラ
ンジスタＴＲのベースと接合型電界効果トランジスタＪ
−ＦＥＴのゲートとが接続された図９に示す回路構成に
よる半導体装置を構成した場合である。
と同様に、例えば例えばＴｉ／ＴｉＯＮ／Ａｌ構造によ
るドレインコンタクト導電層１８Ｄの形成と同時に、そ
れぞれ第１の多結晶半導体層１０によって構成されたベ
ースコンタクト導電層１７Ｂとゲートコンタクト導電層
１７Ｇとにオーミックコンタクトするコンタクト導電層
１８CGを、上述したと同様に例えばドレインコンタクト
導電層１８Ｄの形成と同時に形成して、バイポーラトラ
ンジスタＴＲのベースと接合型電界効果トランジスタＪ
−ＦＥＴのゲートとが接続された図９に示す回路構成に
よる半導体装置を構成した場合である。
【００４１】また、図７に示す例では、図１〜図４で説
明した第１の多結晶半導体層１０によって構成するベー
スコンタクト導電層１７Ｂとゲートコンタクト導電層１
７Ｇとを連続したパターンとして第１の多結晶半導体層
１０による共通のコンタクト導電層１７BGとして構成
し、図９に示す回路構成による半導体装置を構成した場
合である。
明した第１の多結晶半導体層１０によって構成するベー
スコンタクト導電層１７Ｂとゲートコンタクト導電層１
７Ｇとを連続したパターンとして第１の多結晶半導体層
１０による共通のコンタクト導電層１７BGとして構成
し、図９に示す回路構成による半導体装置を構成した場
合である。
【００４２】そして、これら図５〜図７に示した各例の
半導体装置およびその製造方法は、図１〜図４で説明し
たと同様に、図８あるいは図９の構成とされたことによ
ってバイポーラトランジスタＴＲの高耐圧化がはかられ
ると同時に、前述したと同様の理由から、ピンチオフ電
圧Ｖp を低減化が図られるために、チャネル部における
不純物濃度を低めることなく、したがって、オン抵抗の
向上、Ｉdss の向上をはることができ、安定して優れた
特性を有するバイポーラトランジスタを、製造工程数を
増加することがなく、簡易な方法で、接合型電界効果ト
ランジスタＪ−ＦＥＴとバイポーラトランジスタＴＲと
を有する半導体装置として構成することができる。そし
て、これら図５〜図７に示す構造とするときは、バイポ
ーラトランジスタＴＲのコレクタと接合型電界効果トラ
ンジスタＪ−ＦＥＴのソースとが、高濃度領域６７によ
っていわば直結された構造とされたことから、コレクタ
抵抗の低減、コレクタ飽和電圧の低下、および、より素
子面積の縮小を実現できる。また、高濃度領域６７を有
することなくバイポーラトランジスタＴＲのコレクタ
と、接合型電界効果トランジスタＪ−ＦＥＴのソースと
が、高濃度埋込み領域４によって直結された構成として
素子面積の縮小化をはかることができる。
半導体装置およびその製造方法は、図１〜図４で説明し
たと同様に、図８あるいは図９の構成とされたことによ
ってバイポーラトランジスタＴＲの高耐圧化がはかられ
ると同時に、前述したと同様の理由から、ピンチオフ電
圧Ｖp を低減化が図られるために、チャネル部における
不純物濃度を低めることなく、したがって、オン抵抗の
向上、Ｉdss の向上をはることができ、安定して優れた
特性を有するバイポーラトランジスタを、製造工程数を
増加することがなく、簡易な方法で、接合型電界効果ト
ランジスタＪ−ＦＥＴとバイポーラトランジスタＴＲと
を有する半導体装置として構成することができる。そし
て、これら図５〜図７に示す構造とするときは、バイポ
ーラトランジスタＴＲのコレクタと接合型電界効果トラ
ンジスタＪ−ＦＥＴのソースとが、高濃度領域６７によ
っていわば直結された構造とされたことから、コレクタ
抵抗の低減、コレクタ飽和電圧の低下、および、より素
子面積の縮小を実現できる。また、高濃度領域６７を有
することなくバイポーラトランジスタＴＲのコレクタ
と、接合型電界効果トランジスタＪ−ＦＥＴのソースと
が、高濃度埋込み領域４によって直結された構成として
素子面積の縮小化をはかることができる。
【００４３】尚、本発明装置および製造方法は、上述し
た例に限られるものではなく、例えばバイポーラトラン
ジスタＴＲとして、ｐｎｐ型のトランジスタとし、接合
型電界効果トランジスタとしてｐチャネルＪ−ＦＥＴと
するとか、また、半導体素子を共通に形成した半導体装
置等として構成することもできるなど、本発明は、上述
した例に限られるものではなく、種々の変形変更を行う
ことができることはいうまでもない。
た例に限られるものではなく、例えばバイポーラトラン
ジスタＴＲとして、ｐｎｐ型のトランジスタとし、接合
型電界効果トランジスタとしてｐチャネルＪ−ＦＥＴと
するとか、また、半導体素子を共通に形成した半導体装
置等として構成することもできるなど、本発明は、上述
した例に限られるものではなく、種々の変形変更を行う
ことができることはいうまでもない。
【００４４】
【発明の効果】上述したように、本発明装置、および本
発明製造方法によれば、バイポーラトランジスタと接合
型電界効果トランジスタとを有し、バイポーラトランジ
スタのコレクタと接合型電界効果トランジスタのソース
とが接続されて高耐圧化がはかられた半導体装置におい
て、接合型電界効果トランジスタにおけるゲートコンタ
クト導電層のドレイン側の縁部の配置面と、ドレインコ
ンタクト導電層のゲート側の縁部の配置面が異なる面と
されたことから、両導電層の面積を必要充分に保持した
状態で、充分近接してあるいは互いに重なるように配置
することができること、またこれによりゲート部とドレ
イン電極コンタクト部とを充分近接して配置できること
から、高密度化と共に、オン抵抗の低減化、Ｉdss の向
上がはかられる。また、ゲートコンタクト導電層のドレ
イン側の縁部の配置面を、ドレインコンタクト導電層の
ゲート側の縁部の配置面とは異なるとし、かつその下方
の配置面とすることから、このゲートコンタクト導電層
を、ドレイン領域上に絶縁層を介して張り出すように延
在させることができ、これによって、この張出し部にお
いていわばＭＩＳ−ＦＥＴ構造が構成されることから、
これによる電界効果によって、ピンチオフ電圧Ｖp の低
減化が図られる。したがって、このピンチオフ電圧Ｖp
を低減化するために、チャネル部における不純物濃度
を、特段に低めることた回避されることから、オン抵抗
が高められるとか、Ｉdss が低下する不都合が回避さ
れ、ピンチオフ電圧Ｖp を低くでき、しかもオン抵抗の
低減、Ｉdss の向上がはかられ、安定して優れた特性を
有するバイポーラトランジスタを製造することができ
る。
発明製造方法によれば、バイポーラトランジスタと接合
型電界効果トランジスタとを有し、バイポーラトランジ
スタのコレクタと接合型電界効果トランジスタのソース
とが接続されて高耐圧化がはかられた半導体装置におい
て、接合型電界効果トランジスタにおけるゲートコンタ
クト導電層のドレイン側の縁部の配置面と、ドレインコ
ンタクト導電層のゲート側の縁部の配置面が異なる面と
されたことから、両導電層の面積を必要充分に保持した
状態で、充分近接してあるいは互いに重なるように配置
することができること、またこれによりゲート部とドレ
イン電極コンタクト部とを充分近接して配置できること
から、高密度化と共に、オン抵抗の低減化、Ｉdss の向
上がはかられる。また、ゲートコンタクト導電層のドレ
イン側の縁部の配置面を、ドレインコンタクト導電層の
ゲート側の縁部の配置面とは異なるとし、かつその下方
の配置面とすることから、このゲートコンタクト導電層
を、ドレイン領域上に絶縁層を介して張り出すように延
在させることができ、これによって、この張出し部にお
いていわばＭＩＳ−ＦＥＴ構造が構成されることから、
これによる電界効果によって、ピンチオフ電圧Ｖp の低
減化が図られる。したがって、このピンチオフ電圧Ｖp
を低減化するために、チャネル部における不純物濃度
を、特段に低めることた回避されることから、オン抵抗
が高められるとか、Ｉdss が低下する不都合が回避さ
れ、ピンチオフ電圧Ｖp を低くでき、しかもオン抵抗の
低減、Ｉdss の向上がはかられ、安定して優れた特性を
有するバイポーラトランジスタを製造することができ
る。
【００４５】また、この半導体装置を製造するに、本発
明方法によれば、工程数の増加を来すことがないことか
ら生産性の低下、コスト高の招来を回避できる。
明方法によれば、工程数の増加を来すことがないことか
ら生産性の低下、コスト高の招来を回避できる。
【００４６】したがって、本発明によれば、高性能、高
密度、高集積、高信頼性の半導体装置、ひいては高性
能、高密度、高集積、高信頼性の大集積回路を実現可能
とするものである。
密度、高集積、高信頼性の半導体装置、ひいては高性
能、高密度、高集積、高信頼性の大集積回路を実現可能
とするものである。
【図１】ＡおよびＢは、本発明製造方法に一例の各一工
程における概略断面図である。
程における概略断面図である。
【図２】ＡおよびＢは、本発明製造方法に一例の各一工
程における概略断面図である。
程における概略断面図である。
【図３】本発明製造方法に一例の各一工程における概略
断面図である。
断面図である。
【図４】本発明製造方法に一例の各一工程における概略
断面図である。
断面図である。
【図５】本発明による半導体装置の他の一例の概略断面
図である。
図である。
【図６】本発明による半導体装置の他の一例の概略断面
図である。
図である。
【図７】本発明による半導体装置の他の一例の概略断面
図である。
図である。
【図８】本発明による半導体装置の回路図である。
【図９】本発明による半導体装置の回路図である。
１ 半導体基板、２ 半導体基体、３ 半導体層、４
コレクタ埋込み領域、５ 素子分離絶縁層、６ コレク
タ電極取り出し領域、７ ソース高濃度領域、８ ドレ
イン高濃度領域、９ 絶縁層、１０ 第１の多結晶半導
体層、１１ 不純物導入領域、１２ ベース領域、１２
ｉ 真性ベース領域、１２ｇ グラフトベース領域、１
３ 第２の多結晶半導体層、１４ ゲート領域、１５
エミッタ領域、１６ コレクタ領域、１７Ｅ エミッタ
コンタクト導電層、１７Ｂ ベースコンタクト導電層、
１７Ｇ ゲートコンタクト導電層、１７Ｇ1 縁部、１
７BG，１７EG コンタクト導電層、１８Ｅ エミッタ上
層コンタクト導電層、１８Ｄ ドレインコンタクト導電
層、１８Ｄ1 縁部、１８CS，１８EG コンタクト導電
層、１８Ｂ ベース上層コンタクト導電層、６７ 高濃
度領域、Ｊ1 ，Ｊ2ゲート接合、ＣＳ チャネルストッ
プ領域
コレクタ埋込み領域、５ 素子分離絶縁層、６ コレク
タ電極取り出し領域、７ ソース高濃度領域、８ ドレ
イン高濃度領域、９ 絶縁層、１０ 第１の多結晶半導
体層、１１ 不純物導入領域、１２ ベース領域、１２
ｉ 真性ベース領域、１２ｇ グラフトベース領域、１
３ 第２の多結晶半導体層、１４ ゲート領域、１５
エミッタ領域、１６ コレクタ領域、１７Ｅ エミッタ
コンタクト導電層、１７Ｂ ベースコンタクト導電層、
１７Ｇ ゲートコンタクト導電層、１７Ｇ1 縁部、１
７BG，１７EG コンタクト導電層、１８Ｅ エミッタ上
層コンタクト導電層、１８Ｄ ドレインコンタクト導電
層、１８Ｄ1 縁部、１８CS，１８EG コンタクト導電
層、１８Ｂ ベース上層コンタクト導電層、６７ 高濃
度領域、Ｊ1 ，Ｊ2ゲート接合、ＣＳ チャネルストッ
プ領域
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/808
Claims (8)
- 【請求項１】 バイポーラトランジスタと接合型電界効
果トランジスタとを有し、上記バイポーラトランジスタ
のコレクタと上記接合型電界効果トランジスタのソース
とが接続されてなる半導体装置において、 上記接合型電界効果トランジスタのゲート領域に対して
コンタクトされるゲートコンタクト導電層と、ドレイン
領域に対してコンタクトされるドレインコンタクト導電
層とが、同一導電材料もしくは互いに異なる導電材料に
よるそれぞれ異なる層として形成された導電層よりな
り、 上記ゲートコンタクト導電層のドレイン側の縁部の配置
面が、上記ドレインコンタクト導電層の上記ゲート側の
縁部の配置面より下方に位置して形成されたことを特徴
とする半導体装置。 - 【請求項２】 上記バイポーラトランジスタのベースコ
ンタクト導電層と、上記接合型電界効果トランジスタの
上記ゲートコンタクト導電層とが、同層導電層によって
形成されたことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 上記ゲートコンタクト導電層の上記ドレ
イン側の縁部の端縁と、上記ドレインコンタクト導電層
の上記ゲート側の縁部の端縁との上記半導体基板面に沿
う方向の距離が、他の分離された同一導電層のパターン
化によって形成された導電層間の距離より小に選定され
たことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 上記バイポーラトランジスタのコレクタ
と、上記接合型電界効果トランジスタのソースとが共通
の半導体領域によって形成されたことを特徴とする請求
項１に記載の半導体装置。 - 【請求項５】 上記バイポーラトランジスタのベースコ
ンタクト導電層と、上記接合型電界効果トランジスタの
ゲートコンタクト導電層とが、同層導電層によって形成
されたことを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 バイポーラトランジスタと接合型電界効
果トランジスタとを有し、上記バイポーラトランジスタ
のコレクタと上記接合型電界効果トランジスタのソース
とが接続されてなる半導体装置の製造方法において、 上記接合型電界効果トランジスタにおけるゲートコンタ
クト導電層の形成工程と、 該ゲートコンタクト導電層上に層間絶縁層を形成する工
程と、 その後に接合型電界効果トランジスタのドレインコンタ
クト導電層を形成するドレインコンタクト導電層の形成
工程とを行って、上記ゲートコンタクト導電層の上記ド
レイン側の縁部の配置面が上記ドレインコンタクト導電
層のゲート側の縁部の配置面より上方に位置するように
形成することを特徴とする半導体装置の製造方法。 - 【請求項７】 上記バイポーラトランジスタのベースコ
ンタクト導電層と、上記接合型電界効果トランジスタの
上記ゲートコンタクト導電層とを、同層導電層によるパ
ターン化によって同時に形成することを特徴とする請求
項６に記載の半導体装置の製造方法。 - 【請求項８】 上記接合型電界効果トランジスタのゲー
ト領域の形成を、該ゲート領域にコンタクトされるゲー
トコンタクト導電層からの不純物拡散によって行うこと
を特徴とする請求項６に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23711097A JP3709668B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体装置とその製造方法 |
| IDP981183A ID20785A (id) | 1997-09-02 | 1998-08-31 | Alat semi-konduktor serta tata cara pembuatannya |
| US09/145,431 US6278143B1 (en) | 1997-09-02 | 1998-09-01 | Semiconductor device with bipolar and J-FET transistors |
| CNB981188214A CN1155103C (zh) | 1997-09-02 | 1998-09-02 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23711097A JP3709668B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187240A true JPH1187240A (ja) | 1999-03-30 |
| JP3709668B2 JP3709668B2 (ja) | 2005-10-26 |
Family
ID=17010571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23711097A Expired - Lifetime JP3709668B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6278143B1 (ja) |
| JP (1) | JP3709668B2 (ja) |
| CN (1) | CN1155103C (ja) |
| ID (1) | ID20785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017092472A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ |
| JP2017092474A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | Ｆｅｔ−バイポーラトランジスタの組み合わせ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60141459D1 (de) * | 2000-03-30 | 2010-04-15 | Nxp Bv | Halbleiterbauelement und dessen herstellungsverfahren |
| US7598521B2 (en) * | 2004-03-29 | 2009-10-06 | Sanyo Electric Co., Ltd. | Semiconductor device in which the emitter resistance is reduced |
| JP5114824B2 (ja) * | 2004-10-15 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| US7560755B2 (en) | 2006-06-09 | 2009-07-14 | Dsm Solutions, Inc. | Self aligned gate JFET structure and method |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| JP4751308B2 (ja) * | 2006-12-18 | 2011-08-17 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタ |
| EP2443658A4 (en) * | 2009-06-19 | 2013-08-07 | Ss Sc Ip Llc | METHODS OF MAKING VERTICAL JUNCTION FIELD EFFECT TRANSISTORS AND BIPOLAR JUNCTION-FREE TRANSISTORS WITHOUT ION IMPLANTATION AND DEVICES MADE THEREFROM |
| SE535380C2 (sv) * | 2011-01-31 | 2012-07-17 | Fairchild Semiconductor | Bipolär transistor i kiselkarbid med övervuxen emitter |
| US9331097B2 (en) | 2014-03-03 | 2016-05-03 | International Business Machines Corporation | High speed bipolar junction transistor for high voltage applications |
| KR101716957B1 (ko) * | 2014-07-02 | 2017-03-15 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 정션 게이트 전계효과 트랜지스터, 반도체 디바이스 및 제조 방법 |
| US10218350B2 (en) | 2016-07-20 | 2019-02-26 | Semiconductor Components Industries, Llc | Circuit with transistors having coupled gates |
| US9947654B2 (en) | 2016-09-08 | 2018-04-17 | Semiconductor Components Industries, Llc | Electronic device including a transistor and a field electrode |
| CN108878513B (zh) * | 2017-05-09 | 2021-09-03 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| CN113823678A (zh) * | 2021-09-03 | 2021-12-21 | 无锡市晶源微电子有限公司 | 一种高压npn器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4485392A (en) * | 1981-12-28 | 1984-11-27 | North American Philips Corporation | Lateral junction field effect transistor device |
| US4600932A (en) * | 1984-10-12 | 1986-07-15 | Gte Laboratories Incorporated | Enhanced mobility buried channel transistor structure |
| JPS62289544A (ja) * | 1986-06-09 | 1987-12-16 | Daikin Ind Ltd | 含フツ素化合物 |
| JPH04291952A (ja) * | 1991-03-20 | 1992-10-16 | Sony Corp | 半導体装置 |
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1997
- 1997-09-02 JP JP23711097A patent/JP3709668B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-31 ID IDP981183A patent/ID20785A/id unknown
- 1998-09-01 US US09/145,431 patent/US6278143B1/en not_active Expired - Lifetime
- 1998-09-02 CN CNB981188214A patent/CN1155103C/zh not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017092472A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1210371A (zh) | 1999-03-10 |
| US6278143B1 (en) | 2001-08-21 |
| ID20785A (id) | 1999-03-04 |
| JP3709668B2 (ja) | 2005-10-26 |
| CN1155103C (zh) | 2004-06-23 |
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| JP2888652B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH046107B2 (ja) |
Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080819 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090819 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100819 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110819 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110819 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120819 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120819 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130819 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
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