JPH09293798A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09293798A JPH09293798A JP8105494A JP10549496A JPH09293798A JP H09293798 A JPH09293798 A JP H09293798A JP 8105494 A JP8105494 A JP 8105494A JP 10549496 A JP10549496 A JP 10549496A JP H09293798 A JPH09293798 A JP H09293798A
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- buried layer
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L21/76—Making of isolation regions between components
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- H01L21/8222—Bipolar technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】パンチスルー耐圧を犠牲にすることなくバイポ
ーラ絶縁分離領域の寸法を縮小する。 【解決手段】バイポーラトランジスタ形成領域の下部お
よびＰチャネル型ＭＯＳトランジスタ形成領域の下部に
それぞれＮ+ 型埋込層３が設けられ、バイポーラトラン
ジスタ形成領域間にＰ型ウエル領域７およびＰ+ 型埋込
層４から構成された絶縁分離領域が設けられた半導体集
積回路装置において、バイポーラトランジスタの絶縁分
離領域のＰ+ 型埋込層４の幅が、この埋込層４の上部に
位置するＰウエル領域７の幅よりも広く形成する。
ーラ絶縁分離領域の寸法を縮小する。 【解決手段】バイポーラトランジスタ形成領域の下部お
よびＰチャネル型ＭＯＳトランジスタ形成領域の下部に
それぞれＮ+ 型埋込層３が設けられ、バイポーラトラン
ジスタ形成領域間にＰ型ウエル領域７およびＰ+ 型埋込
層４から構成された絶縁分離領域が設けられた半導体集
積回路装置において、バイポーラトランジスタの絶縁分
離領域のＰ+ 型埋込層４の幅が、この埋込層４の上部に
位置するＰウエル領域７の幅よりも広く形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係わり、特にバイポーラトランジスタとＣＭＯＳトラ
ンジスタとを同一基板に形成するＢｉーＣＭＯＳデバイ
スの埋込層の構造に関する。
に係わり、特にバイポーラトランジスタとＣＭＯＳトラ
ンジスタとを同一基板に形成するＢｉーＣＭＯＳデバイ
スの埋込層の構造に関する。
【０００２】
【従来の技術】従来のＰ+ 型埋込層とＮ+ 型埋込層をセ
ルフアラインに形成した場合のＢｉーＣＭＯＳデバイス
の断面図を図８に示す。
ルフアラインに形成した場合のＢｉーＣＭＯＳデバイス
の断面図を図８に示す。
【０００３】Ｐ型シリコン基板１とＮ型エピタキシャル
層５の間にＮ+ 型埋込層３とＰ+ 型埋込層４が互いに接
した構造となっている。
層５の間にＮ+ 型埋込層３とＰ+ 型埋込層４が互いに接
した構造となっている。
【０００４】Ｎ+ 型埋込層３が存在するＮ型エピタキシ
ャル層５の一部領域に、Ｐチャネル絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタ、と称す）が
形成されるＮウエル領域６が設けられ、Ｐ+ 型埋込層４
が存在するエピタキシャル層の一部の領域にバイポーラ
トランジスタの絶縁分離領域およびＮチャネルＭＯＳト
ランジスタが形成されるＰウエル領域７が設けられてい
る。
ャル層５の一部領域に、Ｐチャネル絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタ、と称す）が
形成されるＮウエル領域６が設けられ、Ｐ+ 型埋込層４
が存在するエピタキシャル層の一部の領域にバイポーラ
トランジスタの絶縁分離領域およびＮチャネルＭＯＳト
ランジスタが形成されるＰウエル領域７が設けられてい
る。
【０００５】またＰ+ 型埋込層４の存在するエピタキシ
ャル層の他の一部の領域は、Ｎ型ウエル、Ｐ型ウエルが
形成されずにＮ型エピタキシャル層のままであり、ＮＰ
Ｎバイポーラトランジスタが形成される。そしてフィー
ルド絶縁膜８、ゲート酸化膜９、ＮチャネルＭＯＳトラ
ンジスタのゲート電極１０、ＰチャネルＭＯＳトランジ
スタのゲート電極１１、Ｎチャネルソース・ドレイン領
域１３、Ｐチャネルソース・ドレイン領域１４が設けら
れ、それぞれＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタが形成されている。
ャル層の他の一部の領域は、Ｎ型ウエル、Ｐ型ウエルが
形成されずにＮ型エピタキシャル層のままであり、ＮＰ
Ｎバイポーラトランジスタが形成される。そしてフィー
ルド絶縁膜８、ゲート酸化膜９、ＮチャネルＭＯＳトラ
ンジスタのゲート電極１０、ＰチャネルＭＯＳトランジ
スタのゲート電極１１、Ｎチャネルソース・ドレイン領
域１３、Ｐチャネルソース・ドレイン領域１４が設けら
れ、それぞれＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタが形成されている。
【０００６】さらにＮＰＮバイポーラトランジスタのＮ
+ コレクタ引き出し領域１２、外部ベース領域１５、ベ
ース領域１６、エミッタ領域１７が形成されている。
+ コレクタ引き出し領域１２、外部ベース領域１５、ベ
ース領域１６、エミッタ領域１７が形成されている。
【０００７】また、ＮＰＮトランジスタのまわりのＰ+
型埋込層４及びＰウエル領域７はＮＰＮバイポーラトラ
ンジスタの絶縁分離の役目を果たしている。
型埋込層４及びＰウエル領域７はＮＰＮバイポーラトラ
ンジスタの絶縁分離の役目を果たしている。
【０００８】以下、図９および図１０を用いて、一般的
な製造方法を説明する。
な製造方法を説明する。
【０００９】図９（Ａ）に示すように、Ｐ型シリコン基
板１上にシリコン酸化膜２を３０〜１００ｎｍ成長させ
た後、フォトリソグラフィ技術を用いて用いてパターニ
ングする。次に、図９（Ｂ）に示すように、Ｐ型シリコ
ン基板１上のパターニングされたシリコン酸化膜２をマ
スクとして、Ｎ型の不純物、例えば砒素をエネルギー４
０〜８０ｋｅＶ、ドーズ量５×１０14〜５×１０15ｃｍ
-2の条件でイオン注入する。その後、砒素を１０００℃
〜１２００℃の高温で２〜４時間の熱処理を酸素雰囲気
中で行い、Ｐ型シリコン基板１内へ押し込む。これによ
り高濃度にＮ型の不純物を含んだ領域が増速酸化され
て、シリコン酸化膜が厚く形成される。
板１上にシリコン酸化膜２を３０〜１００ｎｍ成長させ
た後、フォトリソグラフィ技術を用いて用いてパターニ
ングする。次に、図９（Ｂ）に示すように、Ｐ型シリコ
ン基板１上のパターニングされたシリコン酸化膜２をマ
スクとして、Ｎ型の不純物、例えば砒素をエネルギー４
０〜８０ｋｅＶ、ドーズ量５×１０14〜５×１０15ｃｍ
-2の条件でイオン注入する。その後、砒素を１０００℃
〜１２００℃の高温で２〜４時間の熱処理を酸素雰囲気
中で行い、Ｐ型シリコン基板１内へ押し込む。これによ
り高濃度にＮ型の不純物を含んだ領域が増速酸化され
て、シリコン酸化膜が厚く形成される。
【００１０】次に、マスクとして利用した熱酸化膜２を
ウエットエッチングして取り除く。これにより、Ｐ型シ
リコン基板１上にはＮ+ 型埋込層領域３のパターン３０
１が形成される。
ウエットエッチングして取り除く。これにより、Ｐ型シ
リコン基板１上にはＮ+ 型埋込層領域３のパターン３０
１が形成される。
【００１１】次に、図９（Ｃ）に示すように、基板１の
全面にＰ型の不純物、例えばボロンをエネルギー８０〜
１２０ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2
の条件でイオン注入する。その後、エピタキシャル成長
してＮ型エピタキシャル層５を０．８〜１．２μｍの厚
さに形成することによりＮ+ 型埋込層３とＰ+ 型埋込層
４が形成される。
全面にＰ型の不純物、例えばボロンをエネルギー８０〜
１２０ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2
の条件でイオン注入する。その後、エピタキシャル成長
してＮ型エピタキシャル層５を０．８〜１．２μｍの厚
さに形成することによりＮ+ 型埋込層３とＰ+ 型埋込層
４が形成される。
【００１２】次に、図１０（Ａ）に示すように、開口１
８Ａを有するフォトレジスト１８をマスクとして、例え
ばボロンをイオン注入して、Ｐウエル領域７を形成す
る。
８Ａを有するフォトレジスト１８をマスクとして、例え
ばボロンをイオン注入して、Ｐウエル領域７を形成す
る。
【００１３】次に、図１０（Ｂ）に示すように、開口１
９Ａを有するフォトレジスト１９をマスクとして、例え
ばリンをイオン注入して、Ｎウエル領域６を形成する。
９Ａを有するフォトレジスト１９をマスクとして、例え
ばリンをイオン注入して、Ｎウエル領域６を形成する。
【００１４】その後、図１０（Ｃ）に示すように、公知
の技術である選択的熱酸化法を用いてフィールド絶縁層
８を形成する。
の技術である選択的熱酸化法を用いてフィールド絶縁層
８を形成する。
【００１５】
【発明が解決しようとする課題】上述した従来のＮ+ 型
とＰ+ 型の埋込層とが接した構造を持つＢｉーＣＭＯＳ
デバイスでは、Ｎ+ 型とＰ+ 型を１回のリソグラフィ工
程で簡単に接することが出来るという利点がある。
とＰ+ 型の埋込層とが接した構造を持つＢｉーＣＭＯＳ
デバイスでは、Ｎ+ 型とＰ+ 型を１回のリソグラフィ工
程で簡単に接することが出来るという利点がある。
【００１６】しかしながら、Ｎ+ 型とＰ+ 型の埋込層が
接するために、バイポーラトランジスタの絶縁分離に要
する面積を縮小できないという問題がある。
接するために、バイポーラトランジスタの絶縁分離に要
する面積を縮小できないという問題がある。
【００１７】これを説明するために、バイポーラトラン
ジスタが向かい合った領域の断面図を図１１に示す。
ジスタが向かい合った領域の断面図を図１１に示す。
【００１８】図１１において、Ｘは、Ｎ+ 型埋込層３間
の距離、すなわちＰ+ 型埋込層の幅およびＰウエル幅で
ある。Ｙは、バイポーラトランジスタの外部ベース領域
とウエル領域及びＰ+ 埋込層間の距離を示している。従
って、バイポーラトランジスタの絶縁分離に要する距離
は、Ｘ＋２Ｙとなる。
の距離、すなわちＰ+ 型埋込層の幅およびＰウエル幅で
ある。Ｙは、バイポーラトランジスタの外部ベース領域
とウエル領域及びＰ+ 埋込層間の距離を示している。従
って、バイポーラトランジスタの絶縁分離に要する距離
は、Ｘ＋２Ｙとなる。
【００１９】ここで便宜上、Ｐウエル領域７でのリーク
パスを”ａ“、Ｐ+ 型埋込層４でのリークパスを”
ｂ“、Ｐウエル領域７とＰ+ 型外部ベース領域１５と間
でのリークパスを”ｃ“、Ｐ+ 型埋込層４とＰ+ 型外部
ベース領域１５との間のリークパスを”ｄ“として示
す。
パスを”ａ“、Ｐ+ 型埋込層４でのリークパスを”
ｂ“、Ｐウエル領域７とＰ+ 型外部ベース領域１５と間
でのリークパスを”ｃ“、Ｐ+ 型埋込層４とＰ+ 型外部
ベース領域１５との間のリークパスを”ｄ“として示
す。
【００２０】Ｘの値は、Ｐウエル領域を挟んだＮ型エピ
領域間もしくはＰ+ 型埋込層を挟んだＮ+ 型埋込層間で
のパンチスルーすなわち、”ａ“か”ｂ“のどちらかの
部分で決まる。
領域間もしくはＰ+ 型埋込層を挟んだＮ+ 型埋込層間で
のパンチスルーすなわち、”ａ“か”ｂ“のどちらかの
部分で決まる。
【００２１】一般に、Ｎ型エピタキシャル層よりもＮ+
型埋込層の方が不純物濃度が高いので、Ｘの値を決定す
る部分は”ｂ“である。
型埋込層の方が不純物濃度が高いので、Ｘの値を決定す
る部分は”ｂ“である。
【００２２】一方、Ｙの値は、外部ベース領域とＰウエ
ルもしくはＰ+ 型埋込層間のいずれか、すなわち”ｃ
“か”ｄ“のどちらかの部分できまる。”ｃ“でのリー
クは、比較的高濃度の外部ベース領域とＰウエル領域間
のパンチスルーであり、”ｄ“でのリークは、デバイス
製造工程中の熱処理工程を経てＰ+ 型埋込層からの不純
物のせりあがりによる。
ルもしくはＰ+ 型埋込層間のいずれか、すなわち”ｃ
“か”ｄ“のどちらかの部分できまる。”ｃ“でのリー
クは、比較的高濃度の外部ベース領域とＰウエル領域間
のパンチスルーであり、”ｄ“でのリークは、デバイス
製造工程中の熱処理工程を経てＰ+ 型埋込層からの不純
物のせりあがりによる。
【００２３】各部の濃度設定にもよるが、”ｄ“より
も”ｃ“が支配的である。
も”ｃ“が支配的である。
【００２４】したがって本発明の目的は、図２に示すよ
うに、”ａ“の部分での距離よりも”ｂ“部分での距離
を長く、かつ”ｄ“の部分での距離よりも”ｃ“部分で
の距離を長く設定すれば、オーバーラップ領域４０１の
部分だけバイポーラトランジスタの絶縁分離に要する距
離Ｘ＋２Ｙは縮小することができるという知見に基づき
バイポーラ絶縁分離領域に必要とする寸法を縮小し、こ
れにより高集積度の半導体集積回路装置を提供すること
である。
うに、”ａ“の部分での距離よりも”ｂ“部分での距離
を長く、かつ”ｄ“の部分での距離よりも”ｃ“部分で
の距離を長く設定すれば、オーバーラップ領域４０１の
部分だけバイポーラトランジスタの絶縁分離に要する距
離Ｘ＋２Ｙは縮小することができるという知見に基づき
バイポーラ絶縁分離領域に必要とする寸法を縮小し、こ
れにより高集積度の半導体集積回路装置を提供すること
である。
【００２５】
【課題を解決するための手段】本発明の特徴は、バイポ
ーラトランジスタ形成領域の下部および第１導電チャネ
ル型ＭＯＳトランジスタ形成領域の下部にそれぞれ濃度
の高い第２導電型の第１の埋込層が設けられ、バイポー
ラトランジスタ形成領域間に第１導電型のウエル領域お
よび該ウエル領域下の濃度の高い第１導電型の第２の埋
込層から構成された絶縁分離領域が設けられた半導体集
積回路装置において、バイポーラトランジスタの絶縁分
離領域の第１導電型の第２の埋込層の幅が、該埋込層上
部に位置する第１導電型のウエル領域の幅よりも広い半
導体集積回路装置にある。ここで、バイポーラトランジ
スタの絶縁分離領域の第１導電型の第２の埋込層はその
端がバイポーラトランジスタの外部ベース領域とオーバ
ーラップしないように形成されていることが好ましい。
また、第２導電型の第１の埋込層と第１導電型の第２の
埋込層は互いに接触するように形成されていることが出
来る。あるいは、第２導電型の第１の埋込層と第１導電
型の第２の埋込層は互いに離間するように形成されてい
ることが出来る。
ーラトランジスタ形成領域の下部および第１導電チャネ
ル型ＭＯＳトランジスタ形成領域の下部にそれぞれ濃度
の高い第２導電型の第１の埋込層が設けられ、バイポー
ラトランジスタ形成領域間に第１導電型のウエル領域お
よび該ウエル領域下の濃度の高い第１導電型の第２の埋
込層から構成された絶縁分離領域が設けられた半導体集
積回路装置において、バイポーラトランジスタの絶縁分
離領域の第１導電型の第２の埋込層の幅が、該埋込層上
部に位置する第１導電型のウエル領域の幅よりも広い半
導体集積回路装置にある。ここで、バイポーラトランジ
スタの絶縁分離領域の第１導電型の第２の埋込層はその
端がバイポーラトランジスタの外部ベース領域とオーバ
ーラップしないように形成されていることが好ましい。
また、第２導電型の第１の埋込層と第１導電型の第２の
埋込層は互いに接触するように形成されていることが出
来る。あるいは、第２導電型の第１の埋込層と第１導電
型の第２の埋込層は互いに離間するように形成されてい
ることが出来る。
【００２６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の第１の実施の形態を示す断
面図であり、ＮＰＮバイポーラトランジスタどうしが隣
り合った領域を示している。
て説明する。図１は本発明の第１の実施の形態を示す断
面図であり、ＮＰＮバイポーラトランジスタどうしが隣
り合った領域を示している。
【００２７】図１において、Ｐ型シリコン基板１とＮ型
エピタキシャル層５の間にＮ+ 型埋込層３とＰ+ 型埋込
層４が互いに接した構造となっている。
エピタキシャル層５の間にＮ+ 型埋込層３とＰ+ 型埋込
層４が互いに接した構造となっている。
【００２８】選択的に設けられたフィールド絶縁層８に
よって区画されて形成されたそれぞれのバイポーラトラ
ンジスタは、Ｎ型エピタキシャル層５をコレクタ領域と
しそこにＮ+ 型コレクタ引き出し領域１２が形成接続さ
れている。また、Ｎ型エピタキシャル層５のコレクタ領
域内にＰ型ベース領域１６およびＰ+ 型外部ベース領域
１６が形成され、Ｐ型ベース領域１６内にＮ+ 型エミッ
タ領域１７が形成されている。
よって区画されて形成されたそれぞれのバイポーラトラ
ンジスタは、Ｎ型エピタキシャル層５をコレクタ領域と
しそこにＮ+ 型コレクタ引き出し領域１２が形成接続さ
れている。また、Ｎ型エピタキシャル層５のコレクタ領
域内にＰ型ベース領域１６およびＰ+ 型外部ベース領域
１６が形成され、Ｐ型ベース領域１６内にＮ+ 型エミッ
タ領域１７が形成されている。
【００２９】すなわち先に説明した図８を参照して、エ
ピタキシャル層のＮチャネルＭＯＳトランジスタが設け
られる箇所にＰウエル領域が形成され、ＰチャネルＭＯ
Ｓトランジスタが設けられる箇所にＮウエル領域が形成
され、さらに図１に示すように、ウエル領域が形成され
ないでＮ型エピタキシャル層のままの箇所にＮＰＮバイ
ポーラトランジスタがそれぞれ形成されている。
ピタキシャル層のＮチャネルＭＯＳトランジスタが設け
られる箇所にＰウエル領域が形成され、ＰチャネルＭＯ
Ｓトランジスタが設けられる箇所にＮウエル領域が形成
され、さらに図１に示すように、ウエル領域が形成され
ないでＮ型エピタキシャル層のままの箇所にＮＰＮバイ
ポーラトランジスタがそれぞれ形成されている。
【００３０】そしてＮＰＮバイポーラトランジスタ間の
エピタキシャル層の箇所、すなわちにそれぞれのＮＰＮ
バイポーラトランジスタのまわりに絶縁分離用のＰ型ウ
エル領域７が形成され、このＰ型ウエル領域７がその下
のＰ+ 型埋込層４とともにＮＰＮバイポーラトランジス
タの絶縁分離領域の役目をはたしている。
エピタキシャル層の箇所、すなわちにそれぞれのＮＰＮ
バイポーラトランジスタのまわりに絶縁分離用のＰ型ウ
エル領域７が形成され、このＰ型ウエル領域７がその下
のＰ+ 型埋込層４とともにＮＰＮバイポーラトランジス
タの絶縁分離領域の役目をはたしている。
【００３１】本発明では、図１および図２に示すよう
に、このバイポーラ絶縁分離領域においてＰ+ 型埋込層
４の幅がＰ型ウエル領域７の幅よりも大きい構造となっ
ている。すなわちＰ型ウエル領域７とＰ+ 型埋込層４と
から成るバイポーラ絶縁分離領域は逆Ｔ字型のＰ型不純
物領域となる。
に、このバイポーラ絶縁分離領域においてＰ+ 型埋込層
４の幅がＰ型ウエル領域７の幅よりも大きい構造となっ
ている。すなわちＰ型ウエル領域７とＰ+ 型埋込層４と
から成るバイポーラ絶縁分離領域は逆Ｔ字型のＰ型不純
物領域となる。
【００３２】このような逆Ｔ字型のＰ型不純物領域構造
は、先に説明したように、パンチスルーへの影響度を考
慮して得られたものであるから、パンチスルー耐圧を犠
牲にすることなく、オーバーラップ領域４０１（図２）
の部分だけバイポーラトランジスタの絶縁分離領域が縮
小され高集積度の半導体集積回路装置となる。
は、先に説明したように、パンチスルーへの影響度を考
慮して得られたものであるから、パンチスルー耐圧を犠
牲にすることなく、オーバーラップ領域４０１（図２）
の部分だけバイポーラトランジスタの絶縁分離領域が縮
小され高集積度の半導体集積回路装置となる。
【００３３】次にこの実施の形態における埋込層の形成
方法を図３および図４を参照して説明する。
方法を図３および図４を参照して説明する。
【００３４】まず図３（Ａ）に示すように、Ｐ型シリコ
ン基板１上にシリコン酸化膜２を３０〜１００ｎｍ成長
させた後、フォトリソグラフィ技術を用いてパターニン
グして開口２Ａを有するシリコン酸化膜のパターン２を
形成する。シリコン酸化膜２のエッチングには、基板に
ダメージを与えないようにウエットエッチングを用い
る。
ン基板１上にシリコン酸化膜２を３０〜１００ｎｍ成長
させた後、フォトリソグラフィ技術を用いてパターニン
グして開口２Ａを有するシリコン酸化膜のパターン２を
形成する。シリコン酸化膜２のエッチングには、基板に
ダメージを与えないようにウエットエッチングを用い
る。
【００３５】次に図３（Ｂ）に示すように、Ｐ型シリコ
ン基板１上のパターニングされた熱酸化膜２をマスクと
して、Ｎ型不純物、例えば砒素をエネルギー４０〜８０
ｋｅＶ、ドーズ量５×１０14〜５×１０15ｃｍ-2の条件
でイオン注入する。その後、砒素を１０００℃から１２
００℃の高温で２〜４時間の熱処理を酸素雰囲気中で行
い、Ｐ型シリコン基板１内へ押し込む。これにより、高
濃度にＮ型の不純物を含んだ領域が増速酸化されて、酸
化膜が厚く形成される。
ン基板１上のパターニングされた熱酸化膜２をマスクと
して、Ｎ型不純物、例えば砒素をエネルギー４０〜８０
ｋｅＶ、ドーズ量５×１０14〜５×１０15ｃｍ-2の条件
でイオン注入する。その後、砒素を１０００℃から１２
００℃の高温で２〜４時間の熱処理を酸素雰囲気中で行
い、Ｐ型シリコン基板１内へ押し込む。これにより、高
濃度にＮ型の不純物を含んだ領域が増速酸化されて、酸
化膜が厚く形成される。
【００３６】次に、マスクとして利用した熱酸化膜２を
ウエットエッチングして取り除く。これにより、Ｐ型シ
リコン基板１上にはＮ+ 型埋込層領域３のパターン３０
１が形成される。
ウエットエッチングして取り除く。これにより、Ｐ型シ
リコン基板１上にはＮ+ 型埋込層領域３のパターン３０
１が形成される。
【００３７】次に図４（Ａ）に示すように、基板全面に
Ｐ型の不純物、例えばボロンをエネルギー８０〜１２０
ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2の条件
でイオン注入する。その後、エピタキシャル成長してＮ
型エピタキシャル層５を０．８〜１．２μｍの厚さに形
成することにより、Ｎ+ 型埋込層３とＰ+ 型埋込層４が
形成される。
Ｐ型の不純物、例えばボロンをエネルギー８０〜１２０
ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2の条件
でイオン注入する。その後、エピタキシャル成長してＮ
型エピタキシャル層５を０．８〜１．２μｍの厚さに形
成することにより、Ｎ+ 型埋込層３とＰ+ 型埋込層４が
形成される。
【００３８】次に図４（Ｂ）に示すように、開口１８Ａ
を有するフォトレジスト１８をマスクとして、開口１８
Ａを通して例えばボロンをイオン注入して、Ｐウエル領
域７を形成する。
を有するフォトレジスト１８をマスクとして、開口１８
Ａを通して例えばボロンをイオン注入して、Ｐウエル領
域７を形成する。
【００３９】ここでＮ+ 型埋込層３間の距離、すなわち
Ｐ+ 型埋込層４の幅寸法を定めるシリコン酸化膜２の開
口１８Ａの寸法を小さくする。
Ｐ+ 型埋込層４の幅寸法を定めるシリコン酸化膜２の開
口１８Ａの寸法を小さくする。
【００４０】その後、図４（Ｃ）に示すように、公知に
技術である選択的熱酸化法を用いて、フィールド絶縁層
８を形成する。
技術である選択的熱酸化法を用いて、フィールド絶縁層
８を形成する。
【００４１】このようにして、製造された第１の実施の
形態によれば、Ｐ+ 型埋設層とＮ+型埋込層の耐圧を従
来同様に維持しつつ、分離間距離を１０μｍから８μｍ
に２０％縮小することができる。
形態によれば、Ｐ+ 型埋設層とＮ+型埋込層の耐圧を従
来同様に維持しつつ、分離間距離を１０μｍから８μｍ
に２０％縮小することができる。
【００４２】次に図５を参照して本発明の第２の実施の
形態を説明する。尚、図５において図１と同一もしくは
類似の箇所は同じ符号で示してあるから、重複する説明
はなるべく省略する。
形態を説明する。尚、図５において図１と同一もしくは
類似の箇所は同じ符号で示してあるから、重複する説明
はなるべく省略する。
【００４３】図５においては、Ｐ型シリコン基板１とＮ
型エピタキシャル層５の間に形成されたＮ+ 型埋込層３
とＰ+ 型埋込層４とが離れた構造となっている。そして
Ｎ+型埋込層３から離間するように形成されたＰ+ 型埋
込層４とその上のＰ型ウエル領域７とからＮＰＮバイポ
ーラトランジスタの絶縁分離の役目をはたすＰ型絶縁分
離領域を構成している。
型エピタキシャル層５の間に形成されたＮ+ 型埋込層３
とＰ+ 型埋込層４とが離れた構造となっている。そして
Ｎ+型埋込層３から離間するように形成されたＰ+ 型埋
込層４とその上のＰ型ウエル領域７とからＮＰＮバイポ
ーラトランジスタの絶縁分離の役目をはたすＰ型絶縁分
離領域を構成している。
【００４４】この実施の形態でも、バイポーラ絶縁領域
のＰ+ 型埋込層４の幅がＰウエル領域７の幅より大きい
構造となっている。
のＰ+ 型埋込層４の幅がＰウエル領域７の幅より大きい
構造となっている。
【００４５】第１の実施の形態では１回のＰＲでＮ+ 型
埋込層３とＰ+ 型埋込層４とを形成することが出来、一
方、第２の実施の形態ではＮ+ 型埋込層３とＰ+ 型埋込
層４との間の耐圧が高くなる。また第１の実施の形態で
も絶縁分離領域のＰ+ 埋込層４の端がバイポーラトラン
ジスタの外部ベース領域１５とオーバーラップしないよ
うに考慮されているが、第２の実施の形態ではさらにＰ
+ 型埋込層４の端がバイポーラトランジスタの外部ベー
領域１５下から離間されるから、Ｐ+ 型埋込層４からの
不純物のせり上がりの影響はさらに小になる。
埋込層３とＰ+ 型埋込層４とを形成することが出来、一
方、第２の実施の形態ではＮ+ 型埋込層３とＰ+ 型埋込
層４との間の耐圧が高くなる。また第１の実施の形態で
も絶縁分離領域のＰ+ 埋込層４の端がバイポーラトラン
ジスタの外部ベース領域１５とオーバーラップしないよ
うに考慮されているが、第２の実施の形態ではさらにＰ
+ 型埋込層４の端がバイポーラトランジスタの外部ベー
領域１５下から離間されるから、Ｐ+ 型埋込層４からの
不純物のせり上がりの影響はさらに小になる。
【００４６】次にこの第２の実施の形態における埋込層
の形成方法を図６および図７を参照して説明する。
の形成方法を図６および図７を参照して説明する。
【００４７】図６（Ａ）および図６（Ｂ）の工程はそれ
ぞれ図３（Ａ）および図３（Ｂ）の工程と同様であるか
ら説明を省略する。
ぞれ図３（Ａ）および図３（Ｂ）の工程と同様であるか
ら説明を省略する。
【００４８】次に図７（Ａ）に示すように、エピタキシ
ャル成長してＮ型エピタキシャル層５を０．８〜１．２
μｍの厚さに形成する。そして、開口８０１Ａを有する
シリコン酸化膜をマスク８０１として、例えばボロンを
エネルギー８００ｋｅＶから１．２ＭｅＶ、ドーズ量１
×１０13〜３×１０13ｃｍ-2の条件でイオン注入して、
Ｐ+ 型埋込層４を形成する。この場合、Ｐ+ 型埋込層４
とＮ+ 型埋込層３は接していない。
ャル成長してＮ型エピタキシャル層５を０．８〜１．２
μｍの厚さに形成する。そして、開口８０１Ａを有する
シリコン酸化膜をマスク８０１として、例えばボロンを
エネルギー８００ｋｅＶから１．２ＭｅＶ、ドーズ量１
×１０13〜３×１０13ｃｍ-2の条件でイオン注入して、
Ｐ+ 型埋込層４を形成する。この場合、Ｐ+ 型埋込層４
とＮ+ 型埋込層３は接していない。
【００４９】次に図７（Ｂ）に示すように、シリコン酸
化膜から成るサイドウオール８０２を形成する。そして
Ｐウエル領域７をイオン注入で形成する。
化膜から成るサイドウオール８０２を形成する。そして
Ｐウエル領域７をイオン注入で形成する。
【００５０】最後に、図７（Ｃ）に示すように、公知の
技術である選択的熱酸化法を用いて、フィールド絶縁層
８を形成する。このようにして製造された第２の実施の
形態によれば、Ｐ+ 埋込層からのせり上がりをさらに抑
制できるため、絶縁分離距離をさらに１０％縮小するこ
とができる。
技術である選択的熱酸化法を用いて、フィールド絶縁層
８を形成する。このようにして製造された第２の実施の
形態によれば、Ｐ+ 埋込層からのせり上がりをさらに抑
制できるため、絶縁分離距離をさらに１０％縮小するこ
とができる。
【００５１】
【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタの絶縁分離距離において、第１導電チャ
ネル型ＭＯＳトランジスタ領域を含む第２導電チャネル
型のウエル領域を前記第１の埋込層幅を小さくして、逆
Ｔ字型のＰ型不純物領域をもつようにしたため、バイポ
ーラ絶縁分離領域に要する距離を縮小する効果を有す
る。
ラトランジスタの絶縁分離距離において、第１導電チャ
ネル型ＭＯＳトランジスタ領域を含む第２導電チャネル
型のウエル領域を前記第１の埋込層幅を小さくして、逆
Ｔ字型のＰ型不純物領域をもつようにしたため、バイポ
ーラ絶縁分離領域に要する距離を縮小する効果を有す
る。
【図１】本発明の第１の実施の形態の半導体集積回路装
置を示した断面図である。
置を示した断面図である。
【図２】図１の一部を示した断面図である。
【図３】本発明の第１の実施の形態の半導体集積回路装
置の製造方法の一部を工程順に示した断面図である。
置の製造方法の一部を工程順に示した断面図である。
【図４】図４の続きの工程を順に示した断面図である。
【図５】本発明の第２の実施の形態の半導体集積回路装
置を示した断面図である。
置を示した断面図である。
【図６】本発明の第２の実施の形態の半導体集積回路装
置の製造方法の一部を工程順に示した断面図である。
置の製造方法の一部を工程順に示した断面図である。
【図７】図６の続きの工程を順に示した断面図である。
【図８】本発明が対象とする半導体集積回路装置を例示
した断面図である。
した断面図である。
【図９】従来技術の半導体集積回路装置の製造方法の一
部を工程順に示した断面図である。
部を工程順に示した断面図である。
【図１０】図９の続きの工程を順に示した断面図であ
る。
る。
【図１１】従来技術の問題点を示した断面図である。
１ Ｐ型ウエル ２ 酸化膜 ３ Ｎ+ 型埋込層 ４ Ｐ+ 型埋込層 ５ Ｎ型エピタキシャル層 ６ Ｎ型ウエル領域 ７ Ｐ型ウエル領域 ８ フィールド絶縁層 ９ ゲート酸化膜 １０ ＮチャネルＭＯＳトランジスタのゲート電極 １１ ＰチャネルＭＯＳトランジスタのゲート電極 １２ Ｎ+ 型コレクタ引き出し領域 １３ Ｎチャネルソース・ドレイン領域 １４ Ｐチャネルソース・ドレイン領域 １５ Ｐ+ 型外部ベース領域 １６ ベース領域 １７ Ｎ+ 型エミッタ領域 １８ フォトレジスト １９ フォトレジスト ３０１ Ｎ+ 型埋込層３のパターン ４０１ オーバーラップ領域 ８０１ 酸化膜マスク ８０２ 酸化膜サイドウォール Ｘ Ｎ+ 型埋込層間の距離（Ｐ+ 型埋込層の幅および
Ｐウエル領域の幅） Ｙ 外部ベース領域とＰウエル領域およびＰ+ 型埋込
層間の距離 ａ Ｐウエル領域でのリークパス ｂ Ｐ+ 型埋込層でのリークパス ｃ Ｐウエル領域と外部ベース領域間でのリークパス ｄ Ｐ+ 型埋込層と外部ベース領域間でのリークパス
Ｐウエル領域の幅） Ｙ 外部ベース領域とＰウエル領域およびＰ+ 型埋込
層間の距離 ａ Ｐウエル領域でのリークパス ｂ Ｐ+ 型埋込層でのリークパス ｃ Ｐウエル領域と外部ベース領域間でのリークパス ｄ Ｐ+ 型埋込層と外部ベース領域間でのリークパス
Claims (4)
- 【請求項１】 バイポーラトランジスタ形成領域の下部
および第１導電チャネル型絶縁ゲート電界効果トランジ
スタ形成領域の下部にそれぞれ濃度の高い第２導電型の
第１の埋込層が設けられ、バイポーラトランジスタ形成
領域間に第１導電型のウエル領域および該ウエル領域下
の濃度の高い第１導電型の第２の埋込層から構成された
絶縁分離領域が設けられた半導体集積回路装置におい
て、 バイポーラトランジスタの絶縁分離領域の第１導電型の
第２の埋込層の幅が、該埋込層上部に位置する第１導電
型のウエル領域の幅よりも広いことを特徴とする半導体
集積回路装置。 - 【請求項２】 バイポーラトランジスタの絶縁分離領域
の第１導電型の第２の埋込層はその端がバイポーラトラ
ンジスタの外部ベース領域とオーバーラップしないよう
に形成されていることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】 第２導電型の第１の埋込層と第１導電型
の第２の埋込層は互いに接触するように形成されている
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 第２導電型の第１の埋込層と第１導電型
の第２の埋込層は互いに離間するように形成されている
ことを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105494A JP2991109B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路装置の製造方法 |
| US08/840,720 US5920107A (en) | 1996-04-25 | 1997-04-25 | Semiconductor integrated circuit device with high integration density |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105494A JP2991109B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293798A true JPH09293798A (ja) | 1997-11-11 |
| JP2991109B2 JP2991109B2 (ja) | 1999-12-20 |
Family
ID=14409160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105494A Expired - Fee Related JP2991109B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5920107A (ja) |
| JP (1) | JP2991109B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111044A (ja) * | 2007-10-29 | 2009-05-21 | Nec Electronics Corp | 半導体装置 |
| JP2010528452A (ja) * | 2007-02-28 | 2010-08-19 | フリースケール セミコンダクター インコーポレイテッド | 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3481801A (en) * | 1966-10-10 | 1969-12-02 | Frances Hugle | Isolation technique for integrated circuits |
| DE2521841C2 (de) * | 1975-05-16 | 1978-04-27 | Schering Ag, 1000 Berlin Und 4619 Bergkamen | Verfahren zum Abdichten und Ausfüllen von Fugen und zum Beschichten von Oberflächen |
| JPH07105439B2 (ja) * | 1986-02-19 | 1995-11-13 | 三洋電機株式会社 | 半導体集積回路装置の製造方法 |
| JP2600151B2 (ja) * | 1986-11-21 | 1997-04-16 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH0245972A (ja) * | 1988-08-08 | 1990-02-15 | Seiko Epson Corp | 半導体装置 |
| JP2820456B2 (ja) * | 1989-09-26 | 1998-11-05 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| DE4303768C2 (de) * | 1992-02-14 | 1995-03-09 | Mitsubishi Electric Corp | Halbleitervorrichtung mit einem bipolaren Transistor und einem Feldeffekttransistor und Verfahren zu deren Herstellung |
| US5406106A (en) * | 1992-06-24 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor Bi-MIS device and method of manufacturing the same |
-
1996
- 1996-04-25 JP JP8105494A patent/JP2991109B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-25 US US08/840,720 patent/US5920107A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010528452A (ja) * | 2007-02-28 | 2010-08-19 | フリースケール セミコンダクター インコーポレイテッド | 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法 |
| JP2009111044A (ja) * | 2007-10-29 | 2009-05-21 | Nec Electronics Corp | 半導体装置 |
| US7714389B2 (en) | 2007-10-29 | 2010-05-11 | Nec Electronics Corporation | Semiconductor device having two bipolar transistors constituting electrostatic protective element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2991109B2 (ja) | 1999-12-20 |
| US5920107A (en) | 1999-07-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |