JP2600151B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、より詳しくはバ
イポーラ素子とCMOS素子との複合素子（Bi−CMOS）から
なる半導体集積回路装置に関する。
イポーラ素子とCMOS素子との複合素子（Bi−CMOS）から
なる半導体集積回路装置に関する。
バイポーラ素子とCMOS素子とが単一基板上に混在して
形成される、いわゆるBi−CMOS半導体集積回路装置にお
いては、素子間の分離、例えばバイポーラ素子領域とPM
OS素子領域、あるいはバイポーラ素子領域とバイポーラ
素子領域の素子分離が重要である。
形成される、いわゆるBi−CMOS半導体集積回路装置にお
いては、素子間の分離、例えばバイポーラ素子領域とPM
OS素子領域、あるいはバイポーラ素子領域とバイポーラ
素子領域の素子分離が重要である。
以下、従来のBi−CMOS半導体集積回路装置の一実施例
につき、図面を参照して説明する。
につき、図面を参照して説明する。
第２図は、Ｐ型基板上に形成されたｎ型エピタキシヤ
ル層に、バイポーラ素子とCMOS素子とを具備する従来の
Bi−CMOS半導体集積回路装置の断面図を示す。
ル層に、バイポーラ素子とCMOS素子とを具備する従来の
Bi−CMOS半導体集積回路装置の断面図を示す。
バイポーラトランジスタ領域とＰチヤンネルMOS電界
効果トランジスタ領域、及びバイポーラトランジスタ領
域とバイポーラトランジスタ領域の分離は、Ｐ型基板10
上に形成されたP+型埋め込み層12と、ｎ型エピタキシヤ
ル層13内に形成され、底部が前記P+型埋め込み層12に接
触するＰ型ウエル14と、前記ｎ型エピタキシャル層13表
面に選択的に形成されたフイールド酸化膜16とから構成
されている。なお、図中、11はN+型埋め込み層、18はベ
ース領域、17はコレクタ領域、19はエミツタ領域、20は
ゲート電極、21はゲート酸化膜、22及び23はｎチヤンネ
ルMOS電界効果トランジスタのソース領域及びドレイン
領域、24及び25はＰチヤンネルMOS電界効果トランジス
タのソース領域及びドレイン領域、26は酸化膜である。
効果トランジスタ領域、及びバイポーラトランジスタ領
域とバイポーラトランジスタ領域の分離は、Ｐ型基板10
上に形成されたP+型埋め込み層12と、ｎ型エピタキシヤ
ル層13内に形成され、底部が前記P+型埋め込み層12に接
触するＰ型ウエル14と、前記ｎ型エピタキシャル層13表
面に選択的に形成されたフイールド酸化膜16とから構成
されている。なお、図中、11はN+型埋め込み層、18はベ
ース領域、17はコレクタ領域、19はエミツタ領域、20は
ゲート電極、21はゲート酸化膜、22及び23はｎチヤンネ
ルMOS電界効果トランジスタのソース領域及びドレイン
領域、24及び25はＰチヤンネルMOS電界効果トランジス
タのソース領域及びドレイン領域、26は酸化膜である。
しかしながら、前述の従来のBi−CMOS半導体集積回路
装置の構成によれば、素子間分離領域にＰ型ウエル14を
用いる必要がある。
装置の構成によれば、素子間分離領域にＰ型ウエル14を
用いる必要がある。
ところが、前記Ｐ型ウエル14を形成する際には高温長
時間熱処理による引伸し拡散工程が必要であるために、
この工程におけるウエルの横方向拡散長を考慮すると、
素子分離幅を狭くすることが困難であり、素子の高集積
化の障害となるという欠点がある。
時間熱処理による引伸し拡散工程が必要であるために、
この工程におけるウエルの横方向拡散長を考慮すると、
素子分離幅を狭くすることが困難であり、素子の高集積
化の障害となるという欠点がある。
そこで、本発明はこのような問題点を解決するもの
で、その目的とするとろは、Bi−CMOS半導体集積回路装
置の機能を妨げることなく、素子分離特性に優れ、かつ
素子の占有面積を減少して素子の集積度を著しく向上さ
せた半導体集積回路装置を提供するところにある。
で、その目的とするとろは、Bi−CMOS半導体集積回路装
置の機能を妨げることなく、素子分離特性に優れ、かつ
素子の占有面積を減少して素子の集積度を著しく向上さ
せた半導体集積回路装置を提供するところにある。
本発明は、単一基板上にバイポーラトランジスタ及び
CMOSトランジスタを有する半導体装置の製造方法におい
て、 前記基板中に複数の第一及び第二導電型埋め込み層を
形成する工程、 前記第一及び第二導電型埋め込み層上に前記CMOSトラ
ンジスタの第二導電型トランジスタ領域及びバイポーラ
トランジスタ領域となる第一導電型の第一半導体層を延
在して形成する工程、 前記第二導電型埋め込み層の一部上の前記第一半導体
層に前記CMOSトランジスタの第一導電型トランジスタの
形成領域となる第二導電型の第二半導体層を形成し熱処
理する工程、 前記第一半導体層及び前記第二半導体層上に第一絶縁
膜を形成する工程、 前記第一絶縁膜上の素子形成領域に第二絶縁膜を形成
する工程、 前記第二絶縁膜を形成する素子形成領域以外の素子分
離領域の下であって、前記第二導電型埋め込み層上に、
バイポーラ素子領域とバイポーラ素子領域との間若しく
はバイポーラ素子領域とCMOS素子領域との間を分離する
第二導電型の第一不純物層及び／又は前記第一導電型ト
ランジスタと前記第二導電型トランジスタとの間を分離
するチャネルストッパー領域となる第二導電型の第二不
純物層を前記第二導電型埋め込み層に接することなく形
成する工程、及び、 前記第二導電型埋め込み層と前記第一及び／又は第二
不純物層と前記第一絶縁膜とが接触する構造を熱処理し
形成する工程とを有することを特徴とする。
CMOSトランジスタを有する半導体装置の製造方法におい
て、 前記基板中に複数の第一及び第二導電型埋め込み層を
形成する工程、 前記第一及び第二導電型埋め込み層上に前記CMOSトラ
ンジスタの第二導電型トランジスタ領域及びバイポーラ
トランジスタ領域となる第一導電型の第一半導体層を延
在して形成する工程、 前記第二導電型埋め込み層の一部上の前記第一半導体
層に前記CMOSトランジスタの第一導電型トランジスタの
形成領域となる第二導電型の第二半導体層を形成し熱処
理する工程、 前記第一半導体層及び前記第二半導体層上に第一絶縁
膜を形成する工程、 前記第一絶縁膜上の素子形成領域に第二絶縁膜を形成
する工程、 前記第二絶縁膜を形成する素子形成領域以外の素子分
離領域の下であって、前記第二導電型埋め込み層上に、
バイポーラ素子領域とバイポーラ素子領域との間若しく
はバイポーラ素子領域とCMOS素子領域との間を分離する
第二導電型の第一不純物層及び／又は前記第一導電型ト
ランジスタと前記第二導電型トランジスタとの間を分離
するチャネルストッパー領域となる第二導電型の第二不
純物層を前記第二導電型埋め込み層に接することなく形
成する工程、及び、 前記第二導電型埋め込み層と前記第一及び／又は第二
不純物層と前記第一絶縁膜とが接触する構造を熱処理し
形成する工程とを有することを特徴とする。
また、本発明は、前記CMOSトランジスタの前記第一導
電型トランジスタと前記第二半導体層に隣接した前記第
一半導体層に形成された前記第二導電型トランジスタと
を分離するチャネルストッパー領域となる第二導電型の
前記第二不純物層は、前記バイポーラ素子領域とバイポ
ーラ素子領域との間若しくは前記バイポーラ素子領域と
前記CMOS素子領域との間を分離する前記第一不純物層を
形成する工程と同一工程で形成することを特徴とする。
電型トランジスタと前記第二半導体層に隣接した前記第
一半導体層に形成された前記第二導電型トランジスタと
を分離するチャネルストッパー領域となる第二導電型の
前記第二不純物層は、前記バイポーラ素子領域とバイポ
ーラ素子領域との間若しくは前記バイポーラ素子領域と
前記CMOS素子領域との間を分離する前記第一不純物層を
形成する工程と同一工程で形成することを特徴とする。
以下、本発明の代表的な実施例を図面を参照して説明
する。
する。
なお、図面において同一あるいは相当する部分は同一
符号で示す。
符号で示す。
第１図は本発明による半導体集積回路装置の一実施例
の断面図を示す。
の断面図を示す。
第１図に示す半導体集積回路装置は、バイポーラトラ
ンジスタQbとｎチヤネル型MOS電界効果トランジスタQn
とＰチヤネル型MOS電界効果トランジスタQpとが同一の
Ｐ型基板10上に混在して形成されている。
ンジスタQbとｎチヤネル型MOS電界効果トランジスタQn
とＰチヤネル型MOS電界効果トランジスタQpとが同一の
Ｐ型基板10上に混在して形成されている。
第１図において、バイポーラトランジスタQbはnPn型
であつてｎ型エピタキシヤル層13に形成されている。ｎ
型エピタキシヤル層13はコレクタ領域をなし、その下に
はn+型埋め込み層11が形成されている。このｎ型エピタ
キシヤル層13にＰ型ベース領域18が形成され、さらにこ
のベース領域18にn+型エミツタ領域19が形成されてい
る。また、このｎ型エピタキシヤル層13の別の部分に
は、n+埋め込み層に達するn+型コレクタ拡散層17が拡散
されている。
であつてｎ型エピタキシヤル層13に形成されている。ｎ
型エピタキシヤル層13はコレクタ領域をなし、その下に
はn+型埋め込み層11が形成されている。このｎ型エピタ
キシヤル層13にＰ型ベース領域18が形成され、さらにこ
のベース領域18にn+型エミツタ領域19が形成されてい
る。また、このｎ型エピタキシヤル層13の別の部分に
は、n+埋め込み層に達するn+型コレクタ拡散層17が拡散
されている。
他方、ｎチヤネル型MOS電界効果トランジスタQnはＰ
型ウエル14に形成されている。Ｐ型ウエル14の下にはP+
型埋め込み層12が形成され、さらにこのＰ型ウエル14の
周囲にはP+型チヤネル・ストツパ領域15が形成される。
そして素子と素子との境目には、バイポーラー素子領域
とバイポーラ素子領域との間若しくはバイポーラ素子領
域とCMOS素子領域との間を分離する領域15a（以下、複
合素子間の分離領域という。）が形成される。また、こ
のＰ型ウエル14には、ゲート電極20、ゲート酸化膜21、
n+型ソース領域22、n+型ドレイン領域23が形成されてい
る。
型ウエル14に形成されている。Ｐ型ウエル14の下にはP+
型埋め込み層12が形成され、さらにこのＰ型ウエル14の
周囲にはP+型チヤネル・ストツパ領域15が形成される。
そして素子と素子との境目には、バイポーラー素子領域
とバイポーラ素子領域との間若しくはバイポーラ素子領
域とCMOS素子領域との間を分離する領域15a（以下、複
合素子間の分離領域という。）が形成される。また、こ
のＰ型ウエル14には、ゲート電極20、ゲート酸化膜21、
n+型ソース領域22、n+型ドレイン領域23が形成されてい
る。
さらに、Ｐチヤネル型MOS電界効果トランジスタQpは
ｎ型エピタキシヤル層13に形成されている。ｎ型エピタ
キシヤル層13の下にはn+型埋め込み層11が形成されてい
る。このｎ型エピタキシヤル層13には、ゲート電極20、
ゲート酸化膜21、P+型ソース領域24、P+型ドレイン領域
25が形成されている。
ｎ型エピタキシヤル層13に形成されている。ｎ型エピタ
キシヤル層13の下にはn+型埋め込み層11が形成されてい
る。このｎ型エピタキシヤル層13には、ゲート電極20、
ゲート酸化膜21、P+型ソース領域24、P+型ドレイン領域
25が形成されている。
ところで、バイポーラトランジスタQbとＰチヤネル型
MOS電界効果トランジスタQpの分離領域Qbpは、P+型埋め
込み層12と、このP+型埋め込み層12上に形成された複合
素子間の分離領域15と、フイールド酸化膜16とから構成
されている。この構造は、ｎチヤネル型電界効果トラン
ジスタQnとＰチヤネル型電界効果トランジスタQpの分離
領域Qnp及びバイポーラトランジスタ同志の分離領域
（第１図に図示せず。）にも適用されている。
MOS電界効果トランジスタQpの分離領域Qbpは、P+型埋め
込み層12と、このP+型埋め込み層12上に形成された複合
素子間の分離領域15と、フイールド酸化膜16とから構成
されている。この構造は、ｎチヤネル型電界効果トラン
ジスタQnとＰチヤネル型電界効果トランジスタQpの分離
領域Qnp及びバイポーラトランジスタ同志の分離領域
（第１図に図示せず。）にも適用されている。
ここで注目すべき事項は、上記のように、素子分離領
域がP+型埋め込み層12と、この上に形成された複合素子
間の分離領域15と、フイールド酸化膜16とからなる構造
によれば、Ｐウエル14形成工程とは独立に素子分離領域
を形成することができ、ウエルの横方向拡散長を考慮す
る必要がなくなるため、素子分離幅を狭くすることがで
きる。
域がP+型埋め込み層12と、この上に形成された複合素子
間の分離領域15と、フイールド酸化膜16とからなる構造
によれば、Ｐウエル14形成工程とは独立に素子分離領域
を形成することができ、ウエルの横方向拡散長を考慮す
る必要がなくなるため、素子分離幅を狭くすることがで
きる。
ところで、本構造の半導体集積回路においては、素子
分離領域の不純物プロフアイルは、p+型埋め込み層12形
成工程及びP+型チヤネル・ストツパ領域15形成工程にお
いて適当に調整することが可能であり、これらを最適化
することにより素子分離幅を通常のアイソプレーナ構造
のバイポーラ集積回路装置の素子分離幅に近い値にする
ことができ、素子の占有面積を大幅に減少して集積度の
高い半導体集積回路を実現ならしめることができる。
分離領域の不純物プロフアイルは、p+型埋め込み層12形
成工程及びP+型チヤネル・ストツパ領域15形成工程にお
いて適当に調整することが可能であり、これらを最適化
することにより素子分離幅を通常のアイソプレーナ構造
のバイポーラ集積回路装置の素子分離幅に近い値にする
ことができ、素子の占有面積を大幅に減少して集積度の
高い半導体集積回路を実現ならしめることができる。
次に、上記半導体集積回路装置の製造方法を第３図に
ついて順次説明する。
ついて順次説明する。
（１） まず、第３図（ａ）は本発明による半導体集積
回路装置を製造するために予備加工された半導体基板の
一部を示す。同図において、Ｐ型半導体基板10にはｎ型
エピタキシヤル層13が形成され、また基板10とエピタキ
シヤル層13との間にはＮ＋型埋め込み層11及びP+型埋め
込み層12が形成されている。なお、Ｎ＋型埋め込み層11
は、バイポーラ素子及びpMOS素子が形成される領域に、
ｐ＋型埋め込み層12は、nMOS素子及びチャネルストッパ
領域が形成される領域にそれぞれ形成される。
回路装置を製造するために予備加工された半導体基板の
一部を示す。同図において、Ｐ型半導体基板10にはｎ型
エピタキシヤル層13が形成され、また基板10とエピタキ
シヤル層13との間にはＮ＋型埋め込み層11及びP+型埋め
込み層12が形成されている。なお、Ｎ＋型埋め込み層11
は、バイポーラ素子及びpMOS素子が形成される領域に、
ｐ＋型埋め込み層12は、nMOS素子及びチャネルストッパ
領域が形成される領域にそれぞれ形成される。
（２） 次に、第３図（ｂ）は前記半導体基板にＰ型ウ
エル14を形成した状態を示す。Ｐ型ウエル14はNMOS素子
領域のP+型埋め込み層12上に形成される。
エル14を形成した状態を示す。Ｐ型ウエル14はNMOS素子
領域のP+型埋め込み層12上に形成される。
（３） さらに、第３図（ｃ）は前記半導体基板に複合
素子間の分離領域及びP+型チャンネル・ストッパ領域15
を形成した状態を示す。この複合素子間の分離領域及び
P+型チャネル・ストッパ領域15は、イオン打込みとその
後の引伸し拡散とにより、素子と素子との境目及びＰ型
ウエル14の周囲に形成される。なお、図中26は酸化膜、
27は窒化膜である。この窒化膜27は素子形成領域に選択
的に形成される。
素子間の分離領域及びP+型チャンネル・ストッパ領域15
を形成した状態を示す。この複合素子間の分離領域及び
P+型チャネル・ストッパ領域15は、イオン打込みとその
後の引伸し拡散とにより、素子と素子との境目及びＰ型
ウエル14の周囲に形成される。なお、図中26は酸化膜、
27は窒化膜である。この窒化膜27は素子形成領域に選択
的に形成される。
（４） 第３図（ｄ）は、前記半導体基板にLO−COSに
よる厚いフイールド酸化膜16を形成した状態を示す。こ
のフイールド酸化膜16は素子形成領域以外の部分に形成
される。
よる厚いフイールド酸化膜16を形成した状態を示す。こ
のフイールド酸化膜16は素子形成領域以外の部分に形成
される。
以下、従来の半導体集積回路装置の製造方法に従うこ
とにより、前述した如き効果を奏する半導体集積回路が
比較的少ない工程で形成される。
とにより、前述した如き効果を奏する半導体集積回路が
比較的少ない工程で形成される。
以上本発明を実施例にもとでいて具体的に説明してき
たが、本発明は本実施例に限定されず、その要旨を逸脱
しない範囲で種々変更可能であることは言うまでもな
い。
たが、本発明は本実施例に限定されず、その要旨を逸脱
しない範囲で種々変更可能であることは言うまでもな
い。
以上述べたように、本発明の半導体集積回路装置によ
れば、素子分離領域を埋め込み層と第一及び／又は第二
不純物層と選択絶縁膜からなる構造とすることにより、
素子分離幅を大幅に狭くすることができる。その結果、
素子の占有面積を低減できるため、著しい高密度化が達
成できる。
れば、素子分離領域を埋め込み層と第一及び／又は第二
不純物層と選択絶縁膜からなる構造とすることにより、
素子分離幅を大幅に狭くすることができる。その結果、
素子の占有面積を低減できるため、著しい高密度化が達
成できる。
また、分離領域の不純物プロフアイルは埋め込み奏形
成工程及びチヤネル・ストツパ領域形成工程において調
整して最適化することができ、素子間リークのない素子
分離特性に優れる等の効果を有する。
成工程及びチヤネル・ストツパ領域形成工程において調
整して最適化することができ、素子間リークのない素子
分離特性に優れる等の効果を有する。
以上の説明では主として本発明をその背景となつた利
用分野であるBi−CMOS半導体集積回路装置に適用した場
合について述べたが、それに限定されるものではなく、
例えばCMOS半導体集積回路装置もしくはバイポーラ半導
体集積回路等にも適用可能である。
用分野であるBi−CMOS半導体集積回路装置に適用した場
合について述べたが、それに限定されるものではなく、
例えばCMOS半導体集積回路装置もしくはバイポーラ半導
体集積回路等にも適用可能である。
第１図は本発明の半導体集積回路装置の一実施例を示す
断面図、 第２図は従来の半導体集積回路装置を示す断面図、 第３図（ａ）〜（ｄ）は本発明の実施例を示す半導体集
積回路装置の製造工程断面図である。 10……Ｐ型半導体基板 12……P+型埋め込み層 15……P+型チヤネル・ストツパ領域 16……フイールド酸化膜
断面図、 第２図は従来の半導体集積回路装置を示す断面図、 第３図（ａ）〜（ｄ）は本発明の実施例を示す半導体集
積回路装置の製造工程断面図である。 10……Ｐ型半導体基板 12……P+型埋め込み層 15……P+型チヤネル・ストツパ領域 16……フイールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (2)
- 【請求項１】単一基板上にバイポーラトランジスタ及び
CMOSトランジスタを有する半導体装置の製造方法におい
て、 前記基板中に複数の第一及び第二導電型埋め込み層を形
成する工程、 前記第一及び第二導電型埋め込み層上に前記CMOSトラン
ジスタの第二導電型トランジスタ領域及びバイポーラト
ランジスタ領域となる第一導電型の第一半導体層を延在
して形成する工程、 前記第二導電型埋め込み層の一部上の前記第一半導体層
に前記CMOSトランジスタの第一導電型トランジスタの形
成領域となる第二導電型の第二半導体層を形成し熱処理
する工程、 前記第一半導体層及び前記第二半導体層上に第一絶縁膜
を形成する工程、 前記第一絶縁膜上の素子形成領域に第二絶縁膜を形成す
る工程、 前記第二絶縁膜を形成する素子形成領域以外の素子分離
領域の下であって、前記第二導電型埋め込み層上に、バ
イポーラ素子領域とバイポーラ素子領域との間若しくは
バイポーラ素子領域とCMOS素子領域との間を分離する第
二導電型の第一不純物層及び／又は前記第一導電型トラ
ンジスタと前記第二導電型トランジスタとの間を分離す
るチャネルストッパー領域となる第二導電型の第二不純
物層を前記第二導電型埋め込み層に接することなく形成
する工程、及び、 前記第二導電型埋め込み層と前記第一及び／又は第二不
純物層と前記第一絶縁膜とが接触する構造を熱処理し形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】前記CMOSトランジスタの前記第一導電型ト
ランジスタと前記第二半導体層に隣接した前記第一半導
体層に形成された前記第二導電型トランジスタとを分離
するチャネルストッパー領域となる第二導電型の前記第
二不純物層は、前記バイポーラ素子領域とバイポーラ素
子領域との間若しくは前記バイポーラ素子領域と前記CM
OS素子領域との間を分離する前記第一不純物層を形成す
る工程と同一工程で形成することを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278191A JP2600151B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278191A JP2600151B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131562A JPS63131562A (ja) | 1988-06-03 |
| JP2600151B2 true JP2600151B2 (ja) | 1997-04-16 |
Family
ID=17593859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278191A Expired - Lifetime JP2600151B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600151B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2866389B2 (ja) * | 1989-03-20 | 1999-03-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2991109B2 (ja) * | 1996-04-25 | 1999-12-20 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109262A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体装置の製造法 |
| JPS61212054A (ja) * | 1985-03-18 | 1986-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61214557A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1986
- 1986-11-21 JP JP61278191A patent/JP2600151B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63131562A (ja) | 1988-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |