JPS60109262A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS60109262A JPS60109262A JP58216172A JP21617283A JPS60109262A JP S60109262 A JPS60109262 A JP S60109262A JP 58216172 A JP58216172 A JP 58216172A JP 21617283 A JP21617283 A JP 21617283A JP S60109262 A JPS60109262 A JP S60109262A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し技術分野〕
本発明は半導体のＭ造技術Ｊさらにはマスフケ用いた選
択的不純物導入技術に関し、１ことえば・（イボーラＣ
ＭＯ３−１０におけるベース拡散技術に関するものであ
る。
択的不純物導入技術に関し、１ことえば・（イボーラＣ
ＭＯ３−１０におけるベース拡散技術に関するものであ
る。
一つのシリコン半導体基体表面にノ（イボーラ形トラン
ジスタや相補形絶縁ゲート電界効果トランジスタ（０−
ＭＯＳＦＥＴ）で回路を構成する半導体集積回路装置（
以下Ｂ ｉ −０ＭＯ８−ＩＣと。
ジスタや相補形絶縁ゲート電界効果トランジスタ（０−
ＭＯＳＦＥＴ）で回路を構成する半導体集積回路装置（
以下Ｂ ｉ −０ＭＯ８−ＩＣと。
称する）％−製造する場合に、各素子の形成された領域
を電気的に分離する分離手段（アイソレーション）とし
て半導体基体表面を選択的に酸化した厚い半導体酸化膜
（フィールド酸化膜）が利用されている。
を電気的に分離する分離手段（アイソレーション）とし
て半導体基体表面を選択的に酸化した厚い半導体酸化膜
（フィールド酸化膜）が利用されている。
本発明者は例えば第１図に示すようにシリコン半導体基
体１０表面に薄い酸化膜２を下地にシリコン窒化物（ナ
イトライド）膜３を部分的に形成し、これをマスクとし
て適当な温匿及び湿度灸件で半導体基体表面を酸化する
ことにより第２図に示すように部分的に厚いフィールド
酸化膜２ａＹ形成している。このフィールド酸化膜２
’ａ Ｙ形成した後、第３図に示すようにナイトライド
膜３は除去される。
体１０表面に薄い酸化膜２を下地にシリコン窒化物（ナ
イトライド）膜３を部分的に形成し、これをマスクとし
て適当な温匿及び湿度灸件で半導体基体表面を酸化する
ことにより第２図に示すように部分的に厚いフィールド
酸化膜２ａＹ形成している。このフィールド酸化膜２
’ａ Ｙ形成した後、第３図に示すようにナイトライド
膜３は除去される。
ところでこのようにフィールド酸化膜により分離された
一つの半導体領域にバイポーラ・トランジスタのベース
を形成しようとする場合、全面に０ＶＤ（気相化学堆積
）技術によるシリコン酸化膜１７Ｙ堆積し、その一部を
エッチ除去して、第４図に示すように手記フィールド酸
化膜２ａとＯｖＤ酸化膜１７とをマスクとして不純物？
半導体基体内に導入することにより、例えばＰ型ベース
領域１５を形成し、その後、ＯＶＤ酸化膜ン取り除くこ
とになる。
一つの半導体領域にバイポーラ・トランジスタのベース
を形成しようとする場合、全面に０ＶＤ（気相化学堆積
）技術によるシリコン酸化膜１７Ｙ堆積し、その一部を
エッチ除去して、第４図に示すように手記フィールド酸
化膜２ａとＯｖＤ酸化膜１７とをマスクとして不純物？
半導体基体内に導入することにより、例えばＰ型ベース
領域１５を形成し、その後、ＯＶＤ酸化膜ン取り除くこ
とになる。
このようなプロセスによれば、ＯＶＤ酸化膜の堆積及び
ｐ型ベース拡散後にこのＯＶＤ酸化膜の除去の゛工程が
必要であり、工数が多く複雑となること奢さけられない
という問題点が生じるということが本発明者によつ又あ
ぎらかとされた。
ｐ型ベース拡散後にこのＯＶＤ酸化膜の除去の゛工程が
必要であり、工数が多く複雑となること奢さけられない
という問題点が生じるということが本発明者によつ又あ
ぎらかとされた。
本発明はＥ記にかんがみフィールド酸化時のナイトライ
ドマスクをベース拡散マスクに利用することにより、バ
イポーラ０Ｍ０８−ＩＯの製造工数を削減することン目
的と専るものである。
ドマスクをベース拡散マスクに利用することにより、バ
イポーラ０Ｍ０８−ＩＯの製造工数を削減することン目
的と専るものである。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細省の記述および添付図面からあきらかになるであろ
・ハ 〔発明の概要］ 本願において開示される発明のうち代表的なものの概要
？簡単に説明すれば、下記のとおりである。
明細省の記述および添付図面からあきらかになるであろ
・ハ 〔発明の概要］ 本願において開示される発明のうち代表的なものの概要
？簡単に説明すれば、下記のとおりである。
すなわち、本発明は半導体基体表面にアイソレーション
（又はフィールド）酸化膜を形成し、この酸化膜をマス
クとして選択的に拡散層を形成するにあたり、上記アイ
ソレーション酸化ｊ４：、マスクとして使用したナイト
ライド膜とアイソレーション酸化膜ンともに拡散マスク
として使用することにより、０ＶＤ−酸化膜等を使用す
ることなくプロセスを簡易化し、前記目的ヲ達成するも
のである。
（又はフィールド）酸化膜を形成し、この酸化膜をマス
クとして選択的に拡散層を形成するにあたり、上記アイ
ソレーション酸化ｊ４：、マスクとして使用したナイト
ライド膜とアイソレーション酸化膜ンともに拡散マスク
として使用することにより、０ＶＤ−酸化膜等を使用す
ることなくプロセスを簡易化し、前記目的ヲ達成するも
のである。
〔実施例１〕
第５図乃至第８図は本発明の実施例であって、アイソレ
ージラン酸化膜を利用したベース拡散プロセスの要部Ｙ
示す工程断面図であって、以下の工程（ａｌ −（ｄｌ
に従う。
ージラン酸化膜を利用したベース拡散プロセスの要部Ｙ
示す工程断面図であって、以下の工程（ａｌ −（ｄｌ
に従う。
（ａ） 第５図に２いて示すように、半導体シリコン基
体１上に酸化膜（ＳｉＯｘ膜）２を下地とし℃気相中に
成長したナイトライド（ＳｉｓＮ、）Ｙデポジットし、
ホトエツチングによりその不要部をエッチしてナイトラ
イドマスク３を形成する。
体１上に酸化膜（ＳｉＯｘ膜）２を下地とし℃気相中に
成長したナイトライド（ＳｉｓＮ、）Ｙデポジットし、
ホトエツチングによりその不要部をエッチしてナイトラ
イドマスク３を形成する。
（ｂｌ 高温（又は低温）、高湿条件でフィールド酸化
を行い、第６図に示すようにナイトライドマスクの形成
されない部分に厚いフィールド（アイソレーション）酸
化膜２ａＹ形成する。
を行い、第６図に示すようにナイトライドマスクの形成
されない部分に厚いフィールド（アイソレーション）酸
化膜２ａＹ形成する。
（Ｃ）ベースが形成される領域上の３ｉ、、Ｎ、のみ乞
除去し、第７図に示すようにシリコン基体表面の酸化膜
（２）を除去した状態で基体表面にボロンをイオン打込
み（又はデポジット）する。
除去し、第７図に示すようにシリコン基体表面の酸化膜
（２）を除去した状態で基体表面にボロンをイオン打込
み（又はデポジット）する。
（ｄｌ ボロンを基体１内に熱拡散して第８図に示すよ
うにｐ型ベース領域１５Ｙ形成する。
うにｐ型ベース領域１５Ｙ形成する。
上記のプロセス忙よれば局部酸化時のマスクとして用い
たナイトライドをベース拡散してもそのままマスクとし
て利用できるため、例えばＯＶＤ・５１０１マスクを使
用することなく工程数７削減できる。
たナイトライドをベース拡散してもそのままマスクとし
て利用できるため、例えばＯＶＤ・５１０１マスクを使
用することなく工程数７削減できる。
〔実施例２〕
第９図乃至第２０図は本発明の他の一実施例であってバ
イポーラ０Ｍｌ５・工０プロセスの工程断面図である。
イポーラ０Ｍｌ５・工０プロセスの工程断面図である。
以下各工程に従って詳述する。
（ａｌ 第９図に示すように、ｐ型シリコン半導体基板
（サブストレート）５上にｎ＋型埋込層６を埋込んだ上
にｎ型シリコ７層７ンエビタキシヤル成長させ、ｎ型シ
リコン層の表面に酸化膜２を生成した基体乞用意する。
（サブストレート）５上にｎ＋型埋込層６を埋込んだ上
にｎ型シリコ７層７ンエビタキシヤル成長させ、ｎ型シ
リコン層の表面に酸化膜２を生成した基体乞用意する。
（ｂｌ 酸化膜２の一部Ｚホトエッチすることにより形
成したマスフケ通し又アイソレーション部に高濃度のボ
ロンを深く打込み、次いで別なマスクを通して０ＭＯ８
素子のウェル部に低濃度のボロンを打込み、さらに別な
マス２７通し、て）くイボ−ラ部のコレクタ部に高濃度
のリン乞打込み、然るのち熱拡散することにより、第１
０６に示すようにアイソレーションｐ型領域Ｌ ｐｍウ
ェル領域９及びｎ＋＋コレクタ取出し、領域１ｏを形成
する。
成したマスフケ通し又アイソレーション部に高濃度のボ
ロンを深く打込み、次いで別なマスクを通して０ＭＯ８
素子のウェル部に低濃度のボロンを打込み、さらに別な
マス２７通し、て）くイボ−ラ部のコレクタ部に高濃度
のリン乞打込み、然るのち熱拡散することにより、第１
０６に示すようにアイソレーションｐ型領域Ｌ ｐｍウ
ェル領域９及びｎ＋＋コレクタ取出し、領域１ｏを形成
する。
（Ｃ１全面にＳｉ、Ｎ４（ナイトライド）をデポジット
し、第１１図に示すようにホトレジストよりなルマスク
１３により不要部を除去し、てナイトライドマスク１２
を形成する。
し、第１１図に示すようにホトレジストよりなルマスク
１３により不要部を除去し、てナイトライドマスク１２
を形成する。
（ｄｌ 新たにホトレジストによるマスフケ形成し、チ
ャネルストッパのためのポロン拡散及びリン拡散を順次
行う。第１２図はリン拡散のためのホトレジストマス月
４を形成した状態を示す。
ャネルストッパのためのポロン拡散及びリン拡散を順次
行う。第１２図はリン拡散のためのホトレジストマス月
４を形成した状態を示す。
（ｅ） アイソレーション（フィールド）酸化を行い、
第１３図に示すようにナイトライドマスクの形成されな
い基体表面に厚いアイソレーション（フィールド）酸化
膜２ａｇ形成する。
第１３図に示すようにナイトライドマスクの形成されな
い基体表面に厚いアイソレーション（フィールド）酸化
膜２ａｇ形成する。
（ｆｌ 次いで第１４図に示すようにバイポーラ部の基
体表面の一部のナイトライド膜を除去し、残ったナイト
ライド膜とアイソレーション酸化膜とをマスクドしてベ
ース領域ａ！９形成のためボロンイオン打込み（又はデ
ポジット）する。
体表面の一部のナイトライド膜を除去し、残ったナイト
ライド膜とアイソレーション酸化膜とをマスクドしてベ
ース領域ａ！９形成のためボロンイオン打込み（又はデ
ポジット）する。
（ｇｌ 第１５図に示すようにボ≦ンＹ［＆してベース
ｐ型領域１５）ｋ形成し、新たにホトレジストマスク１
６で覆い、ｐ−型ウェル領域９の表面にリンをイオンあ
さくイオン打込みする。
ｐ型領域１５）ｋ形成し、新たにホトレジストマスク１
６で覆い、ｐ−型ウェル領域９の表面にリンをイオンあ
さくイオン打込みする。
（ｈｌ ホトレジスト１６及び薄い酸化膜を取り除き、
０ＭＯ８部の表面に新たにゲート絶縁膜とし℃薄い熱酸
化膜を形成１した後、全面に気相よりシリコンビデポジ
ットし、バターニングエッチすることにより第１６図に
示すようにポリシリコンゲート１Ｂ、１９を形成する。
０ＭＯ８部の表面に新たにゲート絶縁膜とし℃薄い熱酸
化膜を形成１した後、全面に気相よりシリコンビデポジ
ットし、バターニングエッチすることにより第１６図に
示すようにポリシリコンゲート１Ｂ、１９を形成する。
（ｉｌ ＯＶ Ｄ−８ｉｏｔ Ｊｌｊ １７ ？： 全
面ｋＣ形成シ、第１７図に示すようにその一部ｔホトエ
ッチにより窓開し、これをマスクとしてボロンを打込む
こと九よりバイポーラ部のベース取出し部にｐ−型拡散
層２２を形成すると同時に０ＭＯ８部のｐチャネル側に
ソース・ドレインとなるｐ型拡散層２０゜２１を形成す
る。
面ｋＣ形成シ、第１７図に示すようにその一部ｔホトエ
ッチにより窓開し、これをマスクとしてボロンを打込む
こと九よりバイポーラ部のベース取出し部にｐ−型拡散
層２２を形成すると同時に０ＭＯ８部のｐチャネル側に
ソース・ドレインとなるｐ型拡散層２０゜２１を形成す
る。
（ｊｌ 次いで図示されないが、前工程（ｉ）で形成し
たｐ＋型型数散層ＯＶ Ｄ−５ｔ Ｏｔ膜で覆い、バイ
ポーラ部の一部と０ＭＯ８部の一部乞窓開し、リンをイ
オン打込みし、熱拡散することにより、第１８図に示す
ようにバイポーラ部にエミッタｎ＋型領域２５を形成す
ると同時に０ＭＯ３部のｎチャネル側にソース・ドレイ
ンとなるｎ＋Ｗ＋域２３．２４７形成する。
たｐ＋型型数散層ＯＶ Ｄ−５ｔ Ｏｔ膜で覆い、バイ
ポーラ部の一部と０ＭＯ８部の一部乞窓開し、リンをイ
オン打込みし、熱拡散することにより、第１８図に示す
ようにバイポーラ部にエミッタｎ＋型領域２５を形成す
ると同時に０ＭＯ３部のｎチャネル側にソース・ドレイ
ンとなるｎ＋Ｗ＋域２３．２４７形成する。
（ｋ＋ この後、全面なＰＳＧ（リン・シリケートガラ
ス）で覆い、各領域のコンタクトホトエッチを行い、さ
いごにアルミニウム’ＫＥＮ、バターニングエッチを行
うことにより、第１９図に示すようにｎチャネルＭＯ８
ＦＥＴのドレイン電極２７、同じくソース電極２８、ｐ
チャネルＭＯ８ＦＥＴのドレイン電極２９、同ソース電
極３ｏ、バイポーラｎｐｎ）ランジスタのエミッタ電極
３１．ペース電極３２、及びコレクタ電極３３を形成し
、この上を保護用パッシベーション膜（図示しない）で
覆うことによりバイポーラ０ＭＯ８・ＩＯが完成する。
ス）で覆い、各領域のコンタクトホトエッチを行い、さ
いごにアルミニウム’ＫＥＮ、バターニングエッチを行
うことにより、第１９図に示すようにｎチャネルＭＯ８
ＦＥＴのドレイン電極２７、同じくソース電極２８、ｐ
チャネルＭＯ８ＦＥＴのドレイン電極２９、同ソース電
極３ｏ、バイポーラｎｐｎ）ランジスタのエミッタ電極
３１．ペース電極３２、及びコレクタ電極３３を形成し
、この上を保護用パッシベーション膜（図示しない）で
覆うことによりバイポーラ０ＭＯ８・ＩＯが完成する。
以上の実施例で・饅明Ｉず一大尭ｌ旧ｒ計躬蒔ｒ４−小
効果が得られる。
効果が得られる。
（１）ベース拡散のため０ｖＤ−８ｉＯ７′ｆｔデボジ
・ントし、かつその後に取除く工程が削減できる。
・ントし、かつその後に取除く工程が削減できる。
（２１０ＶＤ−８ｉｎ、ハ熱酸化Ｋ （Ｓ ｉＯｘ ）
ノｊ ’）にち密な膜ではなくピンホールが存在する
。したがってＯＶＤ −ｓｈｏｗ全面除去工程でこのピ
ンホールを通し、て下層のりすい熱酸化膜がエッチされ
てしまうという不良ヲ生じることがあった。本発明夕月
いれば、ベース拡散のための０ＶＤ−８ｉＯ。
ノｊ ’）にち密な膜ではなくピンホールが存在する
。したがってＯＶＤ −ｓｈｏｗ全面除去工程でこのピ
ンホールを通し、て下層のりすい熱酸化膜がエッチされ
てしまうという不良ヲ生じることがあった。本発明夕月
いれば、ベース拡散のための０ＶＤ−８ｉＯ。
マスクは不要となり、前記の不良はおこらず、半導体製
品の信頼性と歩留りの向上７図ることかできる。
品の信頼性と歩留りの向上７図ることかできる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱（−１ない範囲で種々変
更可能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱（−１ない範囲で種々変
更可能であることはいうまでもない。
たとえばアイソレーション酸化膜形成プロセスで下記の
ように工夫することによりＩＯの高集積化が図られる。
ように工夫することによりＩＯの高集積化が図られる。
すなわち、第２０図（第６図に対応する）に示すように
Ｓｉ、Ｎ４膜３ｔマスクとして厚いアイソレージ田ン（
フィールド）酸化膜２ａ＆形成し、その後第２１図に示
すようにベースを形成すべき基体１表面の薄い酸化膜２
をエッチ除去し、次いで第２２図に示すようにさらにフ
ィールド酸化膜の表面部をある厚さだけエッチする。こ
のようにすれば素子となる領域は第２１図のｄｌから第
２２図のｄ、のように実質的に拡がる。すなわち、厚く
もり上った酸化膜２ａの１バードビーク」部分が減少す
ることにより分離領域を小ζくすることで、実質的にア
クティブ領域を拡げ集積度を大とする効果が得られる。
Ｓｉ、Ｎ４膜３ｔマスクとして厚いアイソレージ田ン（
フィールド）酸化膜２ａ＆形成し、その後第２１図に示
すようにベースを形成すべき基体１表面の薄い酸化膜２
をエッチ除去し、次いで第２２図に示すようにさらにフ
ィールド酸化膜の表面部をある厚さだけエッチする。こ
のようにすれば素子となる領域は第２１図のｄｌから第
２２図のｄ、のように実質的に拡がる。すなわち、厚く
もり上った酸化膜２ａの１バードビーク」部分が減少す
ることにより分離領域を小ζくすることで、実質的にア
クティブ領域を拡げ集積度を大とする効果が得られる。
さらに本発明の実施例ではアイソレーション構造として
酸化膜のみを利用するＬＯＯＯ３（局部的選択酸化法）
の場合について説明したが、局部酸化の前に溝を掘るア
イソプレーナ法を利用しうろことはいうまでもない。
酸化膜のみを利用するＬＯＯＯ３（局部的選択酸化法）
の場合について説明したが、局部酸化の前に溝を掘るア
イソプレーナ法を利用しうろことはいうまでもない。
以上の発明では、主とし℃本発明者によってなされた発
明をその背景となった利用分野であるノくイボーラ・０
ＭＯ８半導体製品の製造プロセスに適用した場合につい
て説明したかそれに限定されるものではない。
明をその背景となった利用分野であるノくイボーラ・０
ＭＯ８半導体製品の製造プロセスに適用した場合につい
て説明したかそれに限定されるものではない。
第１図乃至第４図はこれまでの０ＶＤ−３ｉＯ。
を用いる選択酸化拡散プロセスの例を示す工程断面図で
ある。 第５図乃至第８図は本発明の一実施例を示すものであっ
て、選択酸化拡散プロセスの工程断面図である。 第９図乃至第′１９図は本発明の他の一実施例２示すバ
イポーラ・０ＭＯ８半導体装置の製造プロセスの工程断
面図である。 第２０図乃至第２２図は本発明の変形実施例を示す局部
酸化プロセスの工程断面図である。 ｌ・・・シリコン半導体基体、２・・・表面酸化膜（Ｓ
ｉｎ、）、２ａ・・・フィールド（アイソレーション）
酸化膜、３・・・ナイトライド膜（Ｓｉ、Ｎ、）、４・
・・ベース領域、５・・・Ｓｉ基板、６・・・ｎ＋型埋
込み層、７・・・エピタキシャルＳｉ層、８・・・アイ
ソレーションｐ型領域、９・・・ｐ−型ウェル領域、１
０・・・コレクタｎ＋型領域、１１・・・表面酸化膜、
１２・・・ナイトライド膜、１３．１４・・・レジスト
、１５・・・ベース領域、１６・・・レジスト、１７・
・・ＯＶＤ・Ｓｉｎ、、１８・・・ｎチャオ、ルゲート
電極、１９・・・ｐチャネルゲート電極、２０・・・ｐ
チャネルドレイン領域、２１・・・ｐチャネル領域、２
２・・・ベース領域、２３・・・ｎチャネルドレイン領
域、２４・・・ｎチャネルソース領域、２５・・・エミ
ッタ領域、２６・・・リンシリケートガラス（ＰＳＧ
）、２７−３０・・・電極。 代理人 弁理士 高 橋 明 夫７／〜２、）１ “ 第 １ 図 。 ／
ある。 第５図乃至第８図は本発明の一実施例を示すものであっ
て、選択酸化拡散プロセスの工程断面図である。 第９図乃至第′１９図は本発明の他の一実施例２示すバ
イポーラ・０ＭＯ８半導体装置の製造プロセスの工程断
面図である。 第２０図乃至第２２図は本発明の変形実施例を示す局部
酸化プロセスの工程断面図である。 ｌ・・・シリコン半導体基体、２・・・表面酸化膜（Ｓ
ｉｎ、）、２ａ・・・フィールド（アイソレーション）
酸化膜、３・・・ナイトライド膜（Ｓｉ、Ｎ、）、４・
・・ベース領域、５・・・Ｓｉ基板、６・・・ｎ＋型埋
込み層、７・・・エピタキシャルＳｉ層、８・・・アイ
ソレーションｐ型領域、９・・・ｐ−型ウェル領域、１
０・・・コレクタｎ＋型領域、１１・・・表面酸化膜、
１２・・・ナイトライド膜、１３．１４・・・レジスト
、１５・・・ベース領域、１６・・・レジスト、１７・
・・ＯＶＤ・Ｓｉｎ、、１８・・・ｎチャオ、ルゲート
電極、１９・・・ｐチャネルゲート電極、２０・・・ｐ
チャネルドレイン領域、２１・・・ｐチャネル領域、２
２・・・ベース領域、２３・・・ｎチャネルドレイン領
域、２４・・・ｎチャネルソース領域、２５・・・エミ
ッタ領域、２６・・・リンシリケートガラス（ＰＳＧ
）、２７−３０・・・電極。 代理人 弁理士 高 橋 明 夫７／〜２、）１ “ 第 １ 図 。 ／
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一工面上にこの半導体の酸化を統御す
る材料からなるマスク層を形成する工程、上記マスク層
をマスクとし２て上記半導体基体表面を選択的に酸化し
、て厚い酸化膜を形成する工程及び、手記マスク材の一
部と上記厚い酸化膜をマスクとして上記半導体基体内に
不純物を選択的に導入する工程とを含む半導体装置の製
造法。 ２、前記半導体基体はシリコン結晶であり、前記半導体
の酸化を統御する材料はシリコン窒化物である特許請求
の範囲第１項に記載の半導体装置の製造法。 ３、前記半導体装置はバイポーラ・０ＭＯ８半導体集積
回路装置であり、前記不純物の選択的導入によって、０
ＭＯ８素子のウェル領域又は及びパイホーラ素子のベー
ス領域を形成するものである特許請求の範囲第１項又は
第２項に記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216172A JPS60109262A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216172A JPS60109262A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109262A true JPS60109262A (ja) | 1985-06-14 |
Family
ID=16684410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216172A Pending JPS60109262A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109262A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381970A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63131562A (ja) * | 1986-11-21 | 1988-06-03 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-18 JP JP58216172A patent/JPS60109262A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381970A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63131562A (ja) * | 1986-11-21 | 1988-06-03 | Seiko Epson Corp | 半導体装置の製造方法 |
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