JPH02222161A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH02222161A
JPH02222161A JP1042410A JP4241089A JPH02222161A JP H02222161 A JPH02222161 A JP H02222161A JP 1042410 A JP1042410 A JP 1042410A JP 4241089 A JP4241089 A JP 4241089A JP H02222161 A JPH02222161 A JP H02222161A
Authority
JP
Japan
Prior art keywords
film
oxidation
resistant film
substrate
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1042410A
Other languages
English (en)
Other versions
JPH0775243B2 (ja
Inventor
Shigeru Morita
茂 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1042410A priority Critical patent/JPH0775243B2/ja
Priority to US07/480,899 priority patent/US5100830A/en
Priority to KR1019900002256A priority patent/KR930003144B1/ko
Publication of JPH02222161A publication Critical patent/JPH02222161A/ja
Publication of JPH0775243B2 publication Critical patent/JPH0775243B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、酸化膜等の絶縁膜を形成することによって
素子間分離を行うようにした半導体装置の製造方法に関
する。
（従来の技術） 尚密度の集積回路における素子間分離法として、従来で
は選択酸化法（ＬＯＣＯ３法）か良く知られている。こ
のＬＯＣＯ８法は、半導体基板」二に、通常は半導体基
板の表面を酸化して得られる絶縁膜等からなる表面保護
膜を介して、耐酸化性膜、例えばシリコン窒化膜を形成
し、パターニングを行った後にシリコン窒化膜をマスク
に用いて選択酸化を行うことにより、基板上に素子分前
用の厚い絶縁膜を形成するものである。
（発明が解決しようとする課題） ところで、上記のＬＯＣＯ５法では、選択酸化の際に、
マスクとして使用されるシリコン窒化膜の下部にバーズ
ビークと呼ばれる素子分離用絶縁膜の入り込みが生じ、
シリコン窒化膜の寸法と素子分離用絶縁膜の寸法とに誤
差が生じる。この寸法誤差は、シリコン窒化膜と半導体
基板との間に存在する表面保護膜の厚さに依存し、これ
か厚い程、バーズビークは大きくなる。この理由は、選
択酸化時に酸化剤としての酸素か表面保護膜内を拡散し
て半導体基板方向に移動し、シリコン窒化膜の直下でも
基板の酸化か同様に進行するからである。例えは、シリ
コン窒化膜の膜厚を２５０　ｎ　ｒｎ、半導体基板（シ
リコン基板）とシリコン窒化膜との間の表面保護膜（シ
リコン酸化膜）の膜厚を１５０ｎｍ、選択酸化直後の素
子分離用絶縁膜の膜厚を８００　ｎ　ｍ　、シリコン窒
化膜の除去後の素子分離用絶縁膜の膜厚を５００〜６０
０ｎｍとすると、上記寸法誤差は１．２〜１．６μｍ程
度になる。このため、ＬＣ）ＣＯ３法を用いて電気的に
十分な素子分離特性を得ようとする場合の実用的な素子
分離領域の幅は２．０μｍ程度が限界であり、これ以」
二の微細な素子分離には向かないという欠点かある。
また上記バーズビークの問題は、表面保護膜の膜厚を薄
くするか、もしくはこれを全く形成しなければ抑えるこ
とができる。しかし、この表面保護膜は本来、選択酸化
時の半導体基板内へのストレスを緩和し、結晶欠陥の発
生を抑え、耐酸化性膜の除去時には半導体基板表面への
直接的なダメジを防止する効果を持つため、必要以上に
薄くしたり、無くしたりすることは困難である。また、
この素子分離領域のバーズビークの問題は同時に素子領
域の司法誤差ともなり、素子領域の幅の制御が比較的困
難となる欠点もある。
この発明は一１１記のような事情を考慮してなされたち
のであり、ＬＯＣＯ５法を用いた場合の従来方法が持つ
素子分離用絶縁膜の出来上がり寸法の誤差が大きいとい
う欠点を解消し、微細な素子分離用絶縁膜を高精度に形
成することかできる半導体装置の製造方法を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） この発明のＭ′導体装置の製造方法は、半導体基板上に
表面保護膜及び耐酸化性膜を順次形成する工程と、写真
蝕刻法により上記耐酸化性膜を選択的に除去する工程と
、残存した上記耐酸化性膜をマスクに上記基板に反転防
止用の不純物を導入する工程と、残存した上記耐酸化性
膜をマスクに用いた選択酸化法により上記耐酸化性膜の
端部の直下に一部が侵入するように上記基板」二に酸化
膜を形成する工程と、上記耐酸化性膜をマスクに用い、
異方性エツチングにより上記酸化膜を上記耐酸化性膜の
端部に侵入した部分を残して除去する工程と、上記工程
で露出した基板の表面上に選択的に単結晶シリコン層を
形成する工程と、上記耐酸化性膜及び上記表面保護膜を
除去する工程と、 上記工程で露出した基板表面及び上記単結晶シリコン層
の表面に半導体素子を形成する工程とを具備したことを
特徴とする。
（作用） この発明に係る半導体装置の製造方法にあっては、耐酸
化性膜をマスクに用いて選択酸化を行ない半導体基板」
二に素子分離用の酸化膜を形成する。このとき、従来と
同様に耐酸化性膜の端部の直下には酸化膜の一部が侵入
する。この発明の方法では、この耐酸化性膜の端部の直
下に侵入した部分の酸化膜を素子分離用酸化膜として残
し、基板表面を露出させ、この露出した基板の表面に新
たに単結晶シリコン層を形成し、これを素子領域の一部
として使用するものである。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。第１図（ａ）〜（ｇ）はこの発明の第１の実施例の方
法によって製造される半導体装置を各工程順に示ず断面
図である。
まず、第１図（ａ）に示すように、Ｐ型（１００）で比
抵抗が１〜２Ωｃｍのシリコン半導体基板１１を１００
０℃の酸化性雰囲気中で酸化することにより、その表面
に表面保護膜としての膜厚が１．５０　ｎ　ｍのシリコ
ン酸化膜１２を形成し、さらにこのシリコン酸化膜１２
上にＣＶＤ法（化学的気相成長法）により耐酸化性膜と
しての膜厚が２５０ｎｍのシリコン窒化膜１３を堆積形
成する。
次に第１図（ｂ）に示すように、素子形成予定領域（素
子領域）上のシリコン窒化膜１３を選択的に除去した後
、残存したシリコン窒化膜１３をマスクに用いて、反転
防止のためにシリコン基板１１内にボロンを加速電圧１
００’　ｋｅｖ、ドーズ量５　Ｘ　１０１３／　ｃ　ｍ
　２の条件でイオン注入することにより反転防止用のイ
オン注入層１４を形成する。
続いて第１図（Ｃ）に示すように、上記シリコン窒化膜
１３をマスクに用いて、Ｈ２ガスと０２ガスの混合ガス
雰囲気中で１０００℃の熱処理を行うことによりシリコ
ン基板１１を選択的に酸化し、素子分離用絶縁膜（シリ
コン酸化膜）１５を８００ｎｍ程度の膜厚に形成する。
このとき、耐酸化性膜として使用されるシリコン窒化膜
１３の端部の直下に侵入する部分の素子分離用絶縁膜１
５Ａの幅Ωは、バーズビークによる寸法誤差の１／２で
ある約０．６μｍ程度となる。また、この酸化時の熱工
程により、上記イオン注入層１４内のボロンがシリコン
基板ｌｌ内に熱拡散され、素子分離用絶縁膜１５とシリ
コン基板１１との界面付近のシリコン基板１１内に反転
防止層１６が形成される。
次に第１図（ｄ）に示すように、上記シリコン窒化膜１
３をマスクに用いた異方性エツチング（ＲＩ　Ｅ）によ
り、シリコン窒化膜１３の端部の直下に侵入した部分の
素子分離用絶縁膜１５Ａ及び素子分離用絶縁膜１５の一
部である素子分離用絶縁膜１５Ｂを残して素子分離用絶
縁膜１５をその膜厚分だけ選択的に除去する。
次に第１図（ｅ）に示すように、選択性を有する低温エ
ピタキシャル成長法により、上記工程で露出した基板１
１を種結晶としてその表面上に単結晶シリコン層１７を
形成する。このとき、！ｉｉ　板１１　ト同−導電型で
あるＰ型の不純物を同時に添加する。
これにより、複数箇所に上記素子分離用絶縁膜１５Ａ及
び１５Ｂによって絶縁分離されたＰ型の単結晶シリコン
層１７が形成される。なお、このときの成長温度は、上
記反転防止層１６内のボロンか再拡散されないように例
えば４００°Ｃ程度に設定される。また、この単結晶シ
リコン層１７の膜厚は、その後にシリコン酸化膜１２を
除去することを考慮し、その膜厚分だけ上記素子分離用
絶縁膜１５の膜厚よりも薄くなるように形成する。
この後、第１図（ｆ）に示すように、ＣＤＥ（ケミカル
ドライエツチング）によりシリコン窒化膜１３を除去し
、さらにＮＨ４Ｆ溶液によってシリコン酸化膜１２を除
去することにより、単結晶シリコン層１７が形成されて
いない基板ＩＩの表面を露出させる。このとき、予め単
結晶シリコン層１７の膜厚が素子分離用絶縁膜１５のそ
れよりも薄くされているので、シリコン酸化膜１２の除
去後は両者の上面の高さがほぼ一致し、−様な平坦面が
得られる。
次に第１図（ｇ）に示すように、上記単結晶シリコン層
１７内にＮチャネルＭＯＳトランジスタＸ８もしくはバ
イポーラトランジスタ（図示せず）等の素子を公知の製
造プロセスによって形成すると共に、基板】ｌの露出面
にもＭＯＳトランジスタやバイポーラトランジスタ等の
素子（図示せず）を公知の製造プロセスによって形成す
る。
この実施例によれば、第１図（Ｃ）の工程における選択
酸化時に、耐酸化性膜であるシリコン窒化膜１３の端部
の直下に侵入して形成される酸化膜を素子分離用絶縁膜
１５Ａ及び１５Ｂとして残すようにしたので、シリコン
窒化膜１３の最少幅で決まる微細な素子分離領域を形成
することができ、また、！１結晶シリコン層１７からな
る素子領域の幅も正確に制御することができる。例えば
、素子分離用絶縁膜１５Ｂの最少幅はリソグラフィーの
現在の限界値である約０．５μｍ程度にすることができ
、また素子領域も同程度の幅が±０，１μｍの精度で設
定することができる。
１］ 一方、基板［１の表面に素子を形成する場合にＬ　Ｏ，
ＣＯＳ法により素子分離を行うと、従来と同様にバーズ
ビークによる寸法誤差は生じるが必要に応じて素子を形
成することが可能であり、必要とされる機能に応じて単
結晶シリコン層１７とは異なった不純物濃度の基板１１
の表面を利用することができる。
さらに基板１１の表面と単結晶シリコン層１７の表面と
の間は、素子分離用絶縁膜１５Ａのなだらかな表面によ
って連結されているので素子形成面の平坦化は十分であ
り、この上に配線層を形成しても段切が発生する恐れは
ない。
次にこの発明の第２の実施例の方法を説明する。
この実施例の方法は、前記第１図（ａ）〜（ｄ）までの
工程は第１の実施例の場合と同じである。
次に第２図（ａ）に示すように、上記シリコン窒化膜１
３をマスクに用いた異方性エツチングにより基板１１を
エツチングすることにより、その部分の反転防止層１６
を選択的に除去する。
次に第２図（ｂ）に示すように、選択性を有する低温エ
ピタキシャル成長法により、上記工程で露出した基板１
１を種結晶としてその表面上にＰ型の単結晶シリコン層
１７を形成する。これにより、複数箇所に上記素子分離
用絶縁膜１５Ａ及び１５Ｂによって絶縁分離された単結
晶シリコン層１７が形成される。なお、このときの成長
温度も例えば４００℃程度に設定される。また、この単
結晶シリコン層１７の膜厚は、その後にシリコン酸化膜
１２を除去することを考慮し、その膜厚性だけ上記素子
分離用絶縁膜１５の膜厚よりも薄くなるように形成する
。
この後、第２図（Ｃ）に示すように、ＣＤＥ（ケミカル
ドライエツチング）によりシリコン窒化膜１３を除去し
、さらにＮＨ，１Ｆ溶液によってシリコン酸化膜１２を
除去することにより、単結晶シリコン層１７が形成され
ていない基板１１の表面を露出させる。
この後、第４図（ｄ）に示すように、上記単結晶シリコ
ン層１７内にＮチャネルＭＯＳトランジスタ１８や図示
しないバイポーラトランジスタ等の素子を形成すると共
に、基板１１の露出面にＭＯＳトランジスタやバイポー
ラトランジスタ等の図示しない素子を公知の製造プロセ
スによって形成する。
この実施例の方法によれば、第２図（ａ）の工程を追加
し、基板１１をより深くエツチングしたことにより、素
子分離用絶縁膜１５Ａ及び１５Ｂの下面にのみ反転防止
層１６を形成することができる。このため、この実施例
によれば、高濃度の反転防止層１６が単結晶シリコン層
１７に形成される素子に与える悪影響、例えばバックゲ
ート効果の発生を防止することができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記各実施例ではエピタキシャル成長時に基板１１と同
一導電型であるＰ型の単結晶シリコン層１７を成長させ
る場合について説明したが、これは基板１１とは異なる
導電型であるＮ型の単結晶シリコン層を成長させるよう
にしてもよい。
また、エピタキシャル成長時と同時に不純物を添加せず
、成長後に不純物を導入して単結晶シリコン層１７をＮ
型もしくはＰ型にしてもよく、さらには成長後に互いに
異なる導電型の不純物を選択的に導入してＮ型及びＰ型
が混在した状態で単結晶ンリコン層１７を形成するよう
にしてもよい。なお、Ｐ型の単結晶シリコン層を形成す
る場合には、それ以外の単結晶シリコン層の表面をマス
クし、Ｐ型の不純物としてボロンを加速電圧１００ｋｅ
ｖ。
ドーズ量２　Ｘ　１０　】２−２　Ｘ　１０１３／　ｃ
　ｍ　２’の条件でイオン注入する。また、Ｎ型の単結
晶シリコン層を形成する場合には、それ以外の単結晶シ
リコン層の表面をマスクし、Ｎ型の不純物としてリンを
加速電圧１００ｋｅｖ、　　ドーズｍ　２　ｘ　１０１
２−２×１０１３／ｃｍ２の条件でイオン注入する。そ
して両イオンの注入後に熱工程によって拡散を行なう。
このとき必要に応じて、種々の形状のマスクを使用する
ことにより、それぞれの不純物濃度は単結晶シリコン層
毎に変えることができる。
［発明の効果コ 以上説明したようにこの発明によれば、微細な素子分離
用絶縁膜を高精度に形成することができる半導体装置の
製造方法か提供できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例の方法によって製造さ
れる半導体装置を各工程順に示す断面図、第２図はこの
発明の第２の実施例の方法によって製造される半導体装
置を各工程順に示す断面図であ７る。 １１・・・シリコン半導体基板、１２・・・シリコン酸
化膜、１３・・・シリコン窒化膜、１４・・・反転防止
用のイオン注入層、１５・・・素子分離用絶縁膜（シリ
コン酸化膜）、１Ｂ・・・反転防止層、１７・・・単結
晶シリコン層、１８・・・ＮチャネルＭＯＳトランジス
タ。 出願人代理人　弁理士　鈴江武彦 ０ヘー

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板上に表面保護膜及び耐酸化性膜を順次
    形成する工程と、 写真蝕刻法により上記耐酸化性膜を選択的に除去する工
    程と、 残存した上記耐酸化性膜をマスクに上記基板に反転防止
    用の不純物を導入する工程と、 残存した上記耐酸化性膜をマスクに用いた選択酸化法に
    より上記耐酸化性膜の端部の直下に一部が侵入するよう
    に上記基板上に酸化膜を形成する工程と、 上記耐酸化性膜をマスクに用い、異方性エッチングによ
    り上記酸化膜を上記耐酸化性膜の端部に侵入した部分を
    残して除去する工程と、 上記工程で露出した基板の表面上に選択的に単結晶シリ
    コン層を形成する工程と、 上記耐酸化性膜及び上記表面保護膜を除去する工程と、 上記工程で露出した基板表面及び上記単結晶シリコン層
    の表面に半導体素子を形成する工程とを具備したことを
    特徴とする半導体装置の製造方法。
  2. （２）半導体基板上に表面保護膜及び耐酸化性膜を順次
    形成する工程と、 写真蝕刻法により上記耐酸化性膜を選択的に除去する工
    程と、 残存した上記耐酸化性膜をマスクに上記基板に反転防止
    用の不純物を導入する工程と、 残存した上記耐酸化性膜をマスクに用いた選択酸化法に
    より上記耐酸化性膜の端部の直下に一部が侵入するよう
    に上記基板上に酸化膜を形成する工程と、 上記耐酸化性膜をマスクに用い、異方性エッチングによ
    り上記酸化膜を上記耐酸化性膜の端部に侵入した部分を
    残して除去する工程と、 上記耐酸化性膜をマスクに用い、異方性エッチングによ
    り上記反転防止用の不純物導入層の一部を選択的に除去
    する工程と、 上記工程で露出した基板の表面上に選択的に単結晶シリ
    コン層を形成する工程と、 上記耐酸化性膜及び上記表面保護膜を除去する工程と、 上記工程で露出した基板表面及び上記単結晶シリコン層
    の表面に半導体素子を形成する工程とを具備したことを
    特徴とする半導体装置の製造方法。
JP1042410A 1989-02-22 1989-02-22 半導体装置の製造方法 Expired - Fee Related JPH0775243B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1042410A JPH0775243B2 (ja) 1989-02-22 1989-02-22 半導体装置の製造方法
US07/480,899 US5100830A (en) 1989-02-22 1990-02-16 Method of manufacturing a semiconductor device
KR1019900002256A KR930003144B1 (ko) 1989-02-22 1990-02-22 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1042410A JPH0775243B2 (ja) 1989-02-22 1989-02-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH02222161A true JPH02222161A (ja) 1990-09-04
JPH0775243B2 JPH0775243B2 (ja) 1995-08-09

Family

ID=12635299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1042410A Expired - Fee Related JPH0775243B2 (ja) 1989-02-22 1989-02-22 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US5100830A (ja)
JP (1) JPH0775243B2 (ja)
KR (1) KR930003144B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243215A (en) * 1990-05-31 1993-09-07 Fuji Electric Co., Ltd. Semiconductor photodiode device with reduced junction area
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
TW299475B (ja) * 1993-03-30 1997-03-01 Siemens Ag
US5593928A (en) * 1993-11-30 1997-01-14 Lg Semicon Co., Ltd. Method of making a semiconductor device having floating source and drain regions
US5453396A (en) * 1994-05-31 1995-09-26 Micron Technology, Inc. Sub-micron diffusion area isolation with SI-SEG for a DRAM array
US5872044A (en) * 1994-06-15 1999-02-16 Harris Corporation Late process method for trench isolation
GB2291261B (en) * 1994-07-06 1999-03-24 Hyundai Electronics Ind Method of forming a field oxide film in a semiconductor device
US5554562A (en) * 1995-04-06 1996-09-10 Advanced Micro Devices, Inc. Advanced isolation scheme for deep submicron technology
US5920108A (en) * 1995-06-05 1999-07-06 Harris Corporation Late process method and apparatus for trench isolation
US5680345A (en) * 1995-06-06 1997-10-21 Advanced Micro Devices, Inc. Nonvolatile memory cell with vertical gate overlap and zero birds beaks
US6190952B1 (en) * 1999-03-03 2001-02-20 Advanced Micro Devices, Inc. Multiple semiconductor-on-insulator threshold voltage circuit
US6455903B1 (en) 2000-01-26 2002-09-24 Advanced Micro Devices, Inc. Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation
JP2002270685A (ja) * 2001-03-08 2002-09-20 Mitsubishi Electric Corp 半導体装置の製造方法
KR100865365B1 (ko) * 2005-01-12 2008-10-24 샤프 가부시키가이샤 반도체 장치의 제조방법 및 반도체 장치
WO2007023950A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置の製造方法
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61244042A (ja) * 1985-04-22 1986-10-30 Nec Corp 素子分離領域の形成方法
JPS6276645A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 複合半導体結晶体構造
JPS62290146A (ja) * 1986-06-09 1987-12-17 Toshiba Corp 半導体装置の製造方法
KR880008448A (ko) * 1986-12-17 1988-08-31 강진구 측면 격리 소자 분리방법
JP2743377B2 (ja) * 1987-05-20 1998-04-22 日本電気株式会社 半導体薄膜の製造方法
US4948456A (en) * 1989-06-09 1990-08-14 Delco Electronics Corporation Confined lateral selective epitaxial growth

Also Published As

Publication number Publication date
US5100830A (en) 1992-03-31
KR900013613A (ko) 1990-09-05
JPH0775243B2 (ja) 1995-08-09
KR930003144B1 (ko) 1993-04-22

Similar Documents

Publication Publication Date Title
JP3058954B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JPH02222161A (ja) 半導体装置の製造方法
KR940009361B1 (ko) 복합형 직접회로소자
US4600445A (en) Process for making self aligned field isolation regions in a semiconductor substrate
US5208181A (en) Locos isolation scheme for small geometry or high voltage circuit
US5397732A (en) PBLOCOS with sandwiched thin silicon nitride layer
JP2989051B2 (ja) 炭化シリコンバイポーラ半導体装置およびその製造方法
JPH0628282B2 (ja) 半導体装置の製造方法
JPH0427706B2 (ja)
KR910005736B1 (ko) 반도체장치의 제조방법
US5179030A (en) Method of fabricating a buried zener diode simultaneously with other semiconductor devices
JPS63188952A (ja) 半導体装置の製造方法
JPH07176742A (ja) 半導体装置の製造方法及び半導体装置
JPH065588A (ja) 半導体装置の製造方法
JPH08335554A (ja) 半導体素子の製造方法
JPH07321193A (ja) 半導体装置の製造方法
JPS6322065B2 (ja)
KR100253268B1 (ko) 반도체 소자 절연방법
JP3249101B2 (ja) Ｍｏｓ半導体装置
JPS63233566A (ja) 半導体装置の製造方法
JPS60251640A (ja) 半導体装置およびその製造方法
JPS63234547A (ja) 半導体素子の製造方法
JPH0362947A (ja) 半導体装置及びその製造方法
JPH06188259A (ja) 半導体装置の製造方法
JPS6074640A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees