JPH07321193A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07321193A JPH07321193A JP13816194A JP13816194A JPH07321193A JP H07321193 A JPH07321193 A JP H07321193A JP 13816194 A JP13816194 A JP 13816194A JP 13816194 A JP13816194 A JP 13816194A JP H07321193 A JPH07321193 A JP H07321193A
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- JP
- Japan
- Prior art keywords
- film
- polycrystalline
- isolation region
- oxide film
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 バーズビークの延びを短くすることが可能な
半導体装置の製造方法を提供する。 【構成】 Ｐシリコン基板１１上の素子分離領域１３に
高濃度のＰ型不純物を含む多結晶シリコン膜１２を形成
し、シリコン窒化膜１４を全面に形成してフォトレジス
トで覆った後、エッチバックを行うことにより、多結晶
シリコン膜１２の表面を露出させる。その後、熱処理に
よって、多結晶シリコン膜１２を酸化させてフィールド
酸化膜１６を形成するとともに多結晶シリコン膜１２中
のＰ型不純物をＰシリコン基板１１内に拡散させる。
半導体装置の製造方法を提供する。 【構成】 Ｐシリコン基板１１上の素子分離領域１３に
高濃度のＰ型不純物を含む多結晶シリコン膜１２を形成
し、シリコン窒化膜１４を全面に形成してフォトレジス
トで覆った後、エッチバックを行うことにより、多結晶
シリコン膜１２の表面を露出させる。その後、熱処理に
よって、多結晶シリコン膜１２を酸化させてフィールド
酸化膜１６を形成するとともに多結晶シリコン膜１２中
のＰ型不純物をＰシリコン基板１１内に拡散させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、ＬＯＣＯＳ(Local Oxidation of Silicon)法に
よる素子分離膜の製造方法に用いて好適なものである。
に関し、ＬＯＣＯＳ(Local Oxidation of Silicon)法に
よる素子分離膜の製造方法に用いて好適なものである。
【０００２】
【従来の技術】ＭＯＳトランジスタやＤＲＡＭなどの半
導体素子を製造する際に用いられる素子分離方法として
は、シリコン窒化膜により素子形成領域を覆い、熱酸化
によって厚みが０．５μｍ程度の酸化膜を素子分離領域
に形成し、隣の素子と電気的に分離するようにしたＬＯ
ＣＯＳ法が知られている。
導体素子を製造する際に用いられる素子分離方法として
は、シリコン窒化膜により素子形成領域を覆い、熱酸化
によって厚みが０．５μｍ程度の酸化膜を素子分離領域
に形成し、隣の素子と電気的に分離するようにしたＬＯ
ＣＯＳ法が知られている。
【０００３】このＬＯＣＯＳ法は、十分な分離耐圧を確
保できるとともに微小リーク電流を小さくでき、素子形
成領域と素子分離領域と段差が小さくなめらかで、工程
がシンプルであるため、半導体装置の素子分離構造とし
て多用されている。
保できるとともに微小リーク電流を小さくでき、素子形
成領域と素子分離領域と段差が小さくなめらかで、工程
がシンプルであるため、半導体装置の素子分離構造とし
て多用されている。
【０００４】以下に、従来のＬＯＣＯＳ法による半導体
装置の製造方法について図２を参照しながら説明する。
装置の製造方法について図２を参照しながら説明する。
【０００５】図２は、従来のＬＯＣＯＳ法による半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【０００６】まず、図２（ａ）に示すように、単結晶シ
リコン基板２１上に熱酸化によってシリコン酸化膜２２
を形成した後、化学気相成長法などによってシリコン窒
化膜２３を形成する。
リコン基板２１上に熱酸化によってシリコン酸化膜２２
を形成した後、化学気相成長法などによってシリコン窒
化膜２３を形成する。
【０００７】次に、図２（ｂ）に示すように、素子分離
領域２４以外のシリコン窒化膜２３をフォトリソグラフ
ィーなどの方法によって選択的に除去する。
領域２４以外のシリコン窒化膜２３をフォトリソグラフ
ィーなどの方法によって選択的に除去する。
【０００８】次に、図２（ｃ）に示すように、シリコン
窒化膜２３の全面を覆うようにレジスト２５をパターニ
ングにより形成した後、単結晶シリコン基板２１がＰ型
の場合はＰ型の不純物を、単結晶シリコン基板２１がＮ
型の場合はＮ型の不純物をイオン注入２６により単結晶
シリコン基板２１内に打ち込む。
窒化膜２３の全面を覆うようにレジスト２５をパターニ
ングにより形成した後、単結晶シリコン基板２１がＰ型
の場合はＰ型の不純物を、単結晶シリコン基板２１がＮ
型の場合はＮ型の不純物をイオン注入２６により単結晶
シリコン基板２１内に打ち込む。
【０００９】次に、図２（ｄ）に示すように、熱処理に
よって単結晶シリコン基板２１を選択的に酸化すること
によってフィールド酸化膜２７を形成するとともに、フ
ィールドトランジスタのチャネルストッパ層２８を形成
する。
よって単結晶シリコン基板２１を選択的に酸化すること
によってフィールド酸化膜２７を形成するとともに、フ
ィールドトランジスタのチャネルストッパ層２８を形成
する。
【００１０】
【発明が解決しようとする課題】上記の製造方法におい
て、熱処理によってフィールド酸化膜２７を形成する時
に、単結晶シリコン基板２１の酸化がシリコン窒化膜２
３の端部を介して素子形成領域の方向にも進行するた
め、バーズビークと呼ばれる鳥の嘴状の形状をした酸化
領域が素子形成領域に発生し、素子分離領域の微細化の
妨げになるという問題があった。
て、熱処理によってフィールド酸化膜２７を形成する時
に、単結晶シリコン基板２１の酸化がシリコン窒化膜２
３の端部を介して素子形成領域の方向にも進行するた
め、バーズビークと呼ばれる鳥の嘴状の形状をした酸化
領域が素子形成領域に発生し、素子分離領域の微細化の
妨げになるという問題があった。
【００１１】そこで、本発明の目的は、バーズビークの
延びを短くすることが可能な半導体装置の製造方法を提
供することである。
延びを短くすることが可能な半導体装置の製造方法を提
供することである。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法では、半導体基
板上に１０19cm-3以上の濃度の不純物を含む多結晶半導
体層を形成する工程と、素子分離領域以外の前記多結晶
半導体層を除去する工程と、耐酸化膜を全面に形成する
工程と、前記素子分離領域の前記耐酸化膜を除去する工
程と、前記耐酸化膜をマスクとして前記半導体基板を熱
処理することにより、前記素子分離領域にフィールド酸
化膜を形成する工程とを備えている。
ために、本発明の半導体装置の製造方法では、半導体基
板上に１０19cm-3以上の濃度の不純物を含む多結晶半導
体層を形成する工程と、素子分離領域以外の前記多結晶
半導体層を除去する工程と、耐酸化膜を全面に形成する
工程と、前記素子分離領域の前記耐酸化膜を除去する工
程と、前記耐酸化膜をマスクとして前記半導体基板を熱
処理することにより、前記素子分離領域にフィールド酸
化膜を形成する工程とを備えている。
【００１３】
【作用】上記の方法によれば、素子分離領域に形成され
た多結晶半導体層の側壁に厚い耐酸化膜を形成すること
ができ、熱酸化を行う時に前記多結晶半導体層が横方向
へ拡大することを抑制できるので、バーズビークの延び
を短くすることが可能となる。
た多結晶半導体層の側壁に厚い耐酸化膜を形成すること
ができ、熱酸化を行う時に前記多結晶半導体層が横方向
へ拡大することを抑制できるので、バーズビークの延び
を短くすることが可能となる。
【００１４】また、前記多結晶半導体層には１０19cm-3
以上の濃度の不純物が含まれており、この多結晶半導体
層に含まれている不純物を半導体基板内に拡散させるこ
とにより、チャネルストッパ層を前記素子分離領域に自
己整合的に形成できるため、工程を短縮できるとともに
加工精度を向上できる。
以上の濃度の不純物が含まれており、この多結晶半導体
層に含まれている不純物を半導体基板内に拡散させるこ
とにより、チャネルストッパ層を前記素子分離領域に自
己整合的に形成できるため、工程を短縮できるとともに
加工精度を向上できる。
【００１５】
【実施例】以下、本発明の一実施例による半導体装置の
製造方法を図１を参照しながら説明する。
製造方法を図１を参照しながら説明する。
【００１６】図１は、本発明の一実施例による半導体装
置の製造方法を工程順に示す断面図である。
置の製造方法を工程順に示す断面図である。
【００１７】まず、図１（ａ）に示すように、ＣＶＤな
どの方法によって、１０19cm-3以上の濃度のボロンなど
のＰ型不純物を含む多結晶シリコン膜１２を例えば３０
０ｎｍ程度の厚みになるようにＰ型シリコン基板１１上
に形成する。
どの方法によって、１０19cm-3以上の濃度のボロンなど
のＰ型不純物を含む多結晶シリコン膜１２を例えば３０
０ｎｍ程度の厚みになるようにＰ型シリコン基板１１上
に形成する。
【００１８】多結晶シリコン膜１２中のＰ型不純物の濃
度が１０19cm-3以上となるようにする方法としては、例
えば、ノンドープの多結晶シリコン膜１２をＰ型シリコ
ン基板１１上に形成した後、イオン注入などによってＰ
型不純物を多結晶シリコン膜１２に打ち込むなどの方法
がある。
度が１０19cm-3以上となるようにする方法としては、例
えば、ノンドープの多結晶シリコン膜１２をＰ型シリコ
ン基板１１上に形成した後、イオン注入などによってＰ
型不純物を多結晶シリコン膜１２に打ち込むなどの方法
がある。
【００１９】次に、図１（ｂ）に示すように、パターン
形成されたフォトレジスト（図示せず）をマスクとし
て、例えば、ＲＩＥなどの方法によりエッチングするこ
とにより、素子分離領域１３以外の多結晶シリコン膜１
２を選択的に除去する。
形成されたフォトレジスト（図示せず）をマスクとし
て、例えば、ＲＩＥなどの方法によりエッチングするこ
とにより、素子分離領域１３以外の多結晶シリコン膜１
２を選択的に除去する。
【００２０】次に、図１（ｃ）に示すように、Ｐ型シリ
コン基板１１の表面全体を洗浄した後、ＣＶＤ法などの
方法によって、耐酸化膜として例えばシリコン窒化膜１
４を３００ｎｍ程度の厚みとなるように全面に形成す
る。
コン基板１１の表面全体を洗浄した後、ＣＶＤ法などの
方法によって、耐酸化膜として例えばシリコン窒化膜１
４を３００ｎｍ程度の厚みとなるように全面に形成す
る。
【００２１】次に、図１（ｄ）に示すように、スピンコ
ートなどの方法によって、フォトレジスト（図示せず）
を表面全体が平坦となるように塗布し、このフォトレジ
ストとシリコン窒化膜１４とのエッチングレートが同一
となるような条件でエッチバックをおこなうことによ
り、多結晶シリコン膜１２を表面に露出させ、シリコン
窒化膜１４上に残ったフォトレジストをアッシングなど
の方法によって除去して開口部１５を形成する。
ートなどの方法によって、フォトレジスト（図示せず）
を表面全体が平坦となるように塗布し、このフォトレジ
ストとシリコン窒化膜１４とのエッチングレートが同一
となるような条件でエッチバックをおこなうことによ
り、多結晶シリコン膜１２を表面に露出させ、シリコン
窒化膜１４上に残ったフォトレジストをアッシングなど
の方法によって除去して開口部１５を形成する。
【００２２】以上の工程によって、多結晶シリコン膜１
２の側壁がシリコン窒化膜１４によって覆われた開口部
１５を自己整合的に形成できる。
２の側壁がシリコン窒化膜１４によって覆われた開口部
１５を自己整合的に形成できる。
【００２３】次に、図１（ｅ）に示すように、例えば、
Ｈ2 Ｏの雰囲気中で、１１００℃、３時間の熱処理をシ
リコン窒化膜１４をマスクとして行うことにより多結晶
シリコン膜１２を選択的に酸化し、フィールド酸化膜１
６を素子分離領域にのみ形成する。
Ｈ2 Ｏの雰囲気中で、１１００℃、３時間の熱処理をシ
リコン窒化膜１４をマスクとして行うことにより多結晶
シリコン膜１２を選択的に酸化し、フィールド酸化膜１
６を素子分離領域にのみ形成する。
【００２４】また、熱処理によって、多結晶シリコン膜
１２の不純物をＰ型シリコン基板１１に拡散させ、フィ
ールドトランジスタのチャネルストッパ層１７を自己整
合的に形成する。しかる後、シリコン窒化膜１４を除去
する。
１２の不純物をＰ型シリコン基板１１に拡散させ、フィ
ールドトランジスタのチャネルストッパ層１７を自己整
合的に形成する。しかる後、シリコン窒化膜１４を除去
する。
【００２５】以上説明したように、本実施例の製造方法
によれば、側壁がシリコン窒化膜１４で覆われた多結晶
シリコン膜１２を素子分離領域１３にのみに形成できる
ので、フィールド酸化膜１６を形成する時にバーズビー
クが発生することを抑制できる。
によれば、側壁がシリコン窒化膜１４で覆われた多結晶
シリコン膜１２を素子分離領域１３にのみに形成できる
ので、フィールド酸化膜１６を形成する時にバーズビー
クが発生することを抑制できる。
【００２６】また、フィールドトランジスタのチャネル
ストッパ層１７が自己整合的に形成されるため、工程を
短縮できるとともに加工精度を向上できる。
ストッパ層１７が自己整合的に形成されるため、工程を
短縮できるとともに加工精度を向上できる。
【００２７】なお、以上の実施例においては、Ｐ型シリ
コン基板１１を用いた例について説明したが、Ｎ型シリ
コン基板を用いてもよく、この場合は、多結晶シリコン
膜１２に含ませる不純物として燐や砒素などのＮ型不純
物を使用する。
コン基板１１を用いた例について説明したが、Ｎ型シリ
コン基板を用いてもよく、この場合は、多結晶シリコン
膜１２に含ませる不純物として燐や砒素などのＮ型不純
物を使用する。
【００２８】
【発明の効果】以上説明したように、本発明によれ
ば、、熱酸化を行う時に前記多結晶半導体層が横方向へ
拡大することを抑制できるので、バーズビークの延びを
短くすることが可能となる。
ば、、熱酸化を行う時に前記多結晶半導体層が横方向へ
拡大することを抑制できるので、バーズビークの延びを
短くすることが可能となる。
【００２９】また、多結晶半導体層に含まれている不純
物を半導体基板内に拡散させることにより、チャネルス
トッパ層を前記素子分離領域に自己整合的に形成できる
ため、工程を短縮できるとともに加工精度を向上でき
る。
物を半導体基板内に拡散させることにより、チャネルス
トッパ層を前記素子分離領域に自己整合的に形成できる
ため、工程を短縮できるとともに加工精度を向上でき
る。
【００３０】また、多結晶半導体層には不純物が高濃度
に含まれており、多結晶半導体層は縮退しているため、
単結晶シリコンに比べて非常に早い酸化レートで酸化す
ることができ、酸化を行うための時間を短くすることが
可能となる。
に含まれており、多結晶半導体層は縮退しているため、
単結晶シリコンに比べて非常に早い酸化レートで酸化す
ることができ、酸化を行うための時間を短くすることが
可能となる。
【図１】本発明の一実施例による半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１１ Ｐ型シリコン基板 １２ Ｐ型多結晶シリコン膜 １３ 素子分離領域 １４ シリコン窒化膜 １５ 開口部 １６ フィールド酸化膜 １７ チャネルストッパ層
Claims (1)
- 【請求項１】 半導体基板上に１０19cm-3以上の濃度の
不純物を含む多結晶半導体層を形成する工程と、 素子分離領域以外の前記多結晶半導体層を除去する工程
と、 耐酸化膜を全面に形成する工程と、 前記素子分離領域の前記耐酸化膜を除去する工程と、 前記耐酸化膜をマスクとして前記半導体基板を熱処理す
ることにより、前記素子分離領域にフィールド酸化膜を
形成する工程とを備えることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13816194A JPH07321193A (ja) | 1994-05-27 | 1994-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13816194A JPH07321193A (ja) | 1994-05-27 | 1994-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321193A true JPH07321193A (ja) | 1995-12-08 |
Family
ID=15215453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13816194A Withdrawn JPH07321193A (ja) | 1994-05-27 | 1994-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321193A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970051889A (ko) * | 1995-12-26 | 1997-07-29 | 김주용 | 반도체 소자의 자기 정렬 마스크 형성방법 |
| JP2006261487A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | フィールド酸化膜形成法 |
| US7687367B2 (en) | 2005-02-04 | 2010-03-30 | Yamaha Corporation | Manufacture method for semiconductor device having field oxide film |
-
1994
- 1994-05-27 JP JP13816194A patent/JPH07321193A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970051889A (ko) * | 1995-12-26 | 1997-07-29 | 김주용 | 반도체 소자의 자기 정렬 마스크 형성방법 |
| US7687367B2 (en) | 2005-02-04 | 2010-03-30 | Yamaha Corporation | Manufacture method for semiconductor device having field oxide film |
| JP2006261487A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | フィールド酸化膜形成法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |