KR910005736B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR910005736B1
KR910005736B1 KR1019880000155A KR880000155A KR910005736B1 KR 910005736 B1 KR910005736 B1 KR 910005736B1 KR 1019880000155 A KR1019880000155 A KR 1019880000155A KR 880000155 A KR880000155 A KR 880000155A KR 910005736 B1 KR910005736 B1 KR 910005736B1
Authority
KR
South Korea
Prior art keywords
film
etching
manufacturing
semiconductor device
insulating
Prior art date
Application number
KR1019880000155A
Other languages
English (en)
Other versions
KR880009415A (ko
Inventor
구니요시 요시가와
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR880009415A publication Critical patent/KR880009415A/ko
Application granted granted Critical
Publication of KR910005736B1 publication Critical patent/KR910005736B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 실리콘기판위에 표면보호용 실리콘산화막을 형성시킨 다음 필드반전방지용 불순물층을 형성시켜 놓은 단면도.
제2도는 제1도에서 형성된 표면보호층 실리콘산화막위에 절연용 실리콘산화막을 형성시킨 후 손상층을 형성시켜 놓은 단면도.
제3도는 제2도에서 형성된 절연용 실리콘산화막위에 제1실리콘질화막을 형성시켜 놓은 단면도.
제4도는 제3도에서 형성된 제1실리콘질화막위에 포토레지스트막을 형성시킨 후 바라는 패턴으로 패터닝시켜 놓은 단면도.
제5도는 제4도에서 패터닝된 포토레지스트막을 마스크로 해서 이방성엣칭에 의해 제1실리콘질화막을 엣칭해 줌과 더불어 절연용 실리콘산화막에 형성되어 있는 손상층을 엣칭제거해 놓은 단면도.
제6도는 포토레지스트막과 제1실리콘질화막을 마스크로 해서 동방성엣칭에 의해 절연용 실리콘산화막을 엣칭시켜 놓은 단면도.
제7도는 포토레지스트막을 제거시킨 후 전면에 제2실리콘질화막을 형성시켜 놓은 단면도.
제8도는 이방성엣칭에 의해 제2실리콘질화막을 엣칭해 준 다음 이방성엣칭에 의해 절연용 실리콘산화막을 엣칭해 줌과 더불어 표면 보호용 실리콘산화막을 바라는 막두께를 남겨 놓도록 엣칭해 놓은 단면도.
제9도는 동방성엣칭에 의해 절연용 실리콘산화막 및 표면보호용 실리콘산화막을 엣칭해 준 다음 동방성엣칭에 의해 제1및 제2실리콘질화막을 엣칭시켜 놓은 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 표면보호용 실리콘산화막
13 : 보론 14 : 불순물층
15 : 절연용 실리콘산화 16 : 손상층
17 : 비소이온 18 : 제1실리콘질화막
19 : 포토레지스트막 20 : 제2실리콘질화막
21 : 소자분리영역
본 방법은 반도체소자를 분리시켜 놓은 반도체장치의 제조방법에 관한 것이다.
종래의 소자분리기술로서는 LOCOS 법(Local Oxidation of Silicon법)이 널리 알려져 있는 바, 이 LOCOS법이라는 것은 반도체기판위에 절연막을 매개로 내산화성막, 예컨대 실리콘질화막(Si3N4)을 형성시켜 실리콘질화막을 패터닝한 후 그 실리콘질화막을 마스크로 해서 기판을 선택적으로 산화시켜 줌에 따라 소자분리용 두꺼운 절연막을 형성시켜 놓는 기술을 뜻한다.
그런데, LOCOS 법에서는 새부리형태(bird's beak)라 불리우는 산화막을 횡방향 성장현상에 의해 선택산화용 마스크재(실리콘질화막)의 칫수와 형성된 소자분리영역의 칫수사이에 오차가 발생되는 바, 예컨대 실리콘질화막의 막두께를 2500Å, 반도체기판(실리콘기판)과 실리콘질화막사이의 절연막(실리콘산화막)의 막두께를 1500Å, 선택산화시 소자분리용 절연막의 두께를 800Å, 완성된 소자분리용 절연막의 두께를 5000Å∼6000Å으로 한다면 칫수오차는 1.2㎛∼1.6㎛로 된다. 따라서, 이 칫수오차 때문에 LOCOS 법에서는 전기적으로 충분한 소자분리용 절연막의 두께를 얻도록 하는 경우 실용적인 소자분리영역의 폭은 2.0㎛ 정도가 한계로 되어 있다. 그 결과 LOCOS법은 2㎛ 이하의 미세한 소자분리용 절연막을 형성시킬 때 적합하지 않다는 문제가 있었다.
또 LOCOS 법에서는 통상적으로 소자분리영역에 기생트랜지스터의 도통을 방지하기 위해 이온주입등에 의해 불순물이 도입되고 있는데, 이 불순물이나중에 소자분리절연막을 형성시킬 때(통상적으로는 열산화에 의해 형성됨) 능동소자트랜지스터부분으로 스며들어 소위 좁은 챈널효과가 초래되기 때문에 소자특성을 열화시켜 준다는 문제가 있었다. 더구나 이 LOCOS 법에서는 선택산화용 마스크재의 간격칫수가 작아진다면 소자분리용 절연막의 두께도 얇아진다는 문제가 있었다.
또한 상기한 바와 같은 칫수오차의 문제에 관해서는 미리 이 칫수오차를 고려해 놓아 선택산화용 마스크재의 칫수를 설정한다면 해결할 수 있지만, 이것으로는 마스크재의 형성이 어렵게 될 뿐만 아니라 그 가공정밀도가 나빠진다는 문제도 있었고, 더욱이 이러한 방법에서는 미세한 소자분리용 절연막을 형성시키기 어렵다는 문제는 하등해결되지 않았다. 또 칫수오차를 없애주는 것이 아닌 작게하는 방법으로서 반도체 기판에 도랑을 형성시켜 주는 방법이나 LOCOS 법에서 가장 밑층의 절연막을 제거 또는 극도로 얇게하는 방법이 고려되고 있는 바. 이러한 칫수오차를 작게하는 방법들은 소자분리영역을 형성시킬 때 반도체기판에 결정결함이 생긴다는 문제가 있다.
상기한 바와 같이 소자분리영역을 형성시키기 위해 종래 방법에서 사용되고 있던 LOCOS 법에는 선택산화용 마스크재의 칫수와 형성된 소자분리영역의 칫수사이에 오차가 생긴다는 문제와, 불순물이 스며드는 것에 의한 좁은 챈널효과가 생긴다는 문제 및, 소자분리영역의 칫수가 작아진다면 그 두께로 얇게 된다는 문제가 있었다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, 결정결함의 발생을 초래시켜 주지 않을 뿐만 아니라 바라는 칫수의 소자분리영역을 용이하게 얻을 수 있고, 더욱이 좁은 챈널효과의 발생이나 소자분리영역의 칫수축소에 따른 그 두께의 감소도 방지할 수 있도록 된 반도체의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은, 반도체기판위에 기판으로부터 떨어짐에 따라 엣칭속도가 빠르게 되는 절연막을 형성시켜주는 공정과, 이 절연막위에 소자분리영역의 칫수를 규정하는 제1마스크재막을 형성시켜 주는 공정, 이 제1마스크재막을 마스크로 해서 등방성엣칭에 의해 절연막의 윗쪽 영역을 깎아주는 공정 및, 이 엣칭에 의해 형성된 부분을 제2마스크재막으로 마스크해서 절연막의 밑쪽 영역을 등방성엣칭에 의해 깍아주는 공정을 구비하여 이루어져 있다.
상기한 본 발명의 구성에 의하면, 1번째의 등방성엣칭에 의해 대개 소자분리영역의 형성이 만들어지고, 2번째의 등방성엣칭에 의해 제2마스크재막의 변환치를 이용해서 소자분리영역의 칫수가 제1마스크재막에 의해 규정되는 칫수에 맞춰지게 된다.
이하 예시도면을 참조해서 본 발명의 1실시예를 상세하게 설명한다.
제1도 내지 제9도는 소자분리용 절연막의 제조공정을 순차적으로 나타내고 있는 것이다. 먼저 제1도는 실리콘기판(11)위에 표면보호용 실리콘산화막(12)을 형성시킨 다음 필드 반전방지용 불순물층(14)을 형성시켜 놓은 것으로, 즉 P형(면지수 100)에서 비저항이 10∼20Ω.cm인 실리콘기판(11)을 950℃의 열산화로 산화시켜 줌에 따라 막두께가 100Å인 표면보호용 실리콘산화막(SiO2; 12)을 형성시켜 준 다음, 이 실리콘 산화막(12)위로부터 보론(13)을 60KeV 및 3×1012cm-2로 이온주입해 줌에 따라 필드반전방지용 불순물층(14)을 형성시켜 준다.
이어 제2도는 제1도에서 형성된 표면보호용 실리콘 산호막(12)위에 절연용 실리콘산화막(15)을 형성시킨 후 손상층(16)을 형성시켜 놓은 것으로, 즉 CVD법(Chemical Vapour Deposition)에 의해 막두께가 3500Å인 절연용 실리콘산화막(15)을 형성시켜, 표면보호용 실리콘산화막(12)의 엣칭속도와 절연용 실리콘산화막(15)의 엣칭속도를 동일하게 하기 위해 N2가스분위기중에서 900℃로 덴시파이(densify)를 행한 다음, 절연용 실리콘산화막(15)의 표면영역(실리콘산화막(15)의 실리콘기판(11)으로부터 떨어진 축의 여역)에 손상층(16)을 형성시켜 주기 위해 비소이온(17)을 40KeV 및 1×1015cm-2로 이온주입한다.
이어 제3도에 도시된 바와 같이 CVD법에 의해 1000Å이상, 예컨대 1500Å의 제1실리콘질화막(Si2N4막 ; 18)을 퇴적형성시킨 다음, 제4도에 도시된 바와 같이 제1실리콘질화막(18)위에 포토레지스트막(19)을 형성시켜 사진식각법에 따라 패터닝해 준다. 이어 제5도에 도시된 바와 같이 포토레지스트막(19)을 마스크로해서 이방성엣칭에 의해 제1실리콘질화막(18) 및 절연용 실리콘산화막(15)을 엣칭하는데, 단 절연용 실리콘산화막(15)에 관해서는 3500Å중 1000Å∼500Å만 제거해 줌에 따라 2500Å∼3000Å의 막두께를 남겨놓은 것처럼 된다. 즉 포토레지스트(19)에 의해 덮혀져 있지 않는 부분의 손상층(16)을 전부 제거하게 되고, 그에 따라 이방성엣칭에 의해 형성되는 제1실리콘질화막(18)의 횡방향칫수는 후술하게 될 소자분리영역의 칫수를 규정하게 된다.
이어 제6도는 포토레지스트막(19)과 제1실리콘질화막(18)을 마스크로 해서 등방성엣칭에 의해 절연용 실리콘산화막(15)을 엣칭시켜 놓은 것으로, 즉 1번째의 등방성엣칭에 의해 절연용 실리콘산화막(15)에 관해서는 1000Å∼1500Å의 막두께를 남아 있도록 해서 절연용 실리콘산화막(15)을 엣칭하고, 그에 따라 실리콘기판(11)위에는 2000Å∼2500Å의 실리콘산화막(15)이 남아 있게 된다. 또 등방성엣칭에 의해 절연용 실리콘산화막(15)에는 소정의 경사가 생기게 되는데, 이는 절연용 실리콘산화막(15)의 표면영역에 형성된 손상층(16)에 의해 이 표면영역의 엣칭속도가 실리콘기판(11)측에서 손상층(16)이 제거되어 있는 영역의 엣칭속도보다 빠르게 되어 있기 때문이다. 이어 등방성엣칭이 끝나게 되면 제7도에 도시된 바와 같이 포토레지스트막(19)을 제거해 주어 1000Å∼1500Å인 두께인 제2실리콘질화막(20)을 CVD법에 의해 전면에 퇴적형성시켜 준다.
이어 제8도는 이방성엣칭에 의해 제2실리콘질화막(20)을 엣칭해 준 다음 이방성엣칭에 의해 절연용 실리콘산화막(15)을 엣칭해줌과 더불어 표면보호용 실리콘산화막(12)을 바라는 막두께를 남겨 놓도록 엣칭해 놓은 것으로, 즉 이방성엣칭을 이용해서 제2실리콘질화막(20)을 엣칭해 줌과 더불어 엣칭에 의해 제1실리콘질화막(18)의 일부를 엣칭해 준 다음, 이방성엣칭에 의해 절연용 실리콘산화막(15) 및 표면보호용 실리콘산화막(12)을 엣칭해서 실리콘기판(11)위에는 500Å∼1000Å 정도의 실리콘산화막(12)을 남겨 놓게 된다.
이어 제9도는 등방성엣칭에 의해 절연용 실리콘산화막(15) 및 표면보호용 실리콘산화막(12)을 엣칭해 준 다음 등방성엣칭에 의해 제1및 제2실리콘질화막(18)(20)을 엣칭시켜 놓은 것으로, 즉 2번째의 등방성엣칭을 행하여 절연용 실리콘산화막(15)의 끝부분 및 표면 보호용 실리콘산화막(12)의 끝부분을 제거해서 실리콘(11)을 노출시켜 주고, 최후에 등방성엣칭에 의해 제1및 제2실리콘질화막(18)(20)을 전부 제거해준다. 상기와 같은 공정에 의해 제9도에 도시된 바와 같이 소자분리영역(21)의 형성되고, 그후 이 소자분리영역(21)에서 분리된 각 활성영역에 공지의 제조공정에 의해 MOS트랜지스터나 바이플러트랜지스터와 같은 소자를 형성시키게 된다.
이상과 같이 본 발명의 제1실시예에 의하면, 엣칭에 의해 소자분리영역(21)을 형성시켜 주게 되므로 소자분리영역의 칫수를 제1실리콘질화막(18)의 횡방향칫수로 규정되는 칫수에 일치시킬 수 있다. 따라서, 2㎛이하의 미세한 소자분리영역의 형성이 가능하게 된다. 또 엣칭이 2번의 등방성엣칭으로 이루어져 있기 때문에 오버엣칭등을 방지하기 위한 엣칭제어를 2번으로 나누어서 행할 수 있어 용이하게 정밀도가 높은 엣칭 제어를 행할 수 있게 된다.
또 2번째의 등방성엣칭시 제2실리콘질화막(20)을 이용해서 소자분리영역(21)의 칫수를 설정할 수 있도록 되어 있으므로 용이할 뿐만 아니라 정확하게 소정의 칫수를 얻을 수 있다. 즉, 칫수오차는 제8도에 도시된 상태로부터 등방성엣칭에 의해 표면보호용 실리콘산화막(12)을 제거할 때에 발생되지만, 본 실시에에서는 제1실리콘질화막(18)의 옆쪽인 제2실리콘질화막(20)의 막두께 1000Å∼1500Å분 만큼 제1실리콘질화막(18)의 옆쪽에 플러스의 변환차가 있기 때문에, 2번째의 등방성엣칭시간을 제어해서 엣칭이 종료한 시점에서 소자분리영역(21)의 실리콘기판(11)측의 엣치(E1)를 제1실리콘질화막(18)의 엣치(E2)에 맞출 수 있게 된다.
또 절연용 실리콘산화막(15)에 손상층(16)을 형성시켜 엣칭속도가 다름을 이용해서 소자분리영역(21)에 경사가 생기도록 되어 있으므로 배선시 단선과 같은 사고가 발생되는 것을 방지할 수 있다. 이와 마찬가지로 2번째의 엣칭도 등방성엣칭에 의해 행해지도록 되어 있기 때문에 소자분리영역(21)에서 실리콘기판(11)과의 경계부근에도 경사가 생기게 되어 단선과 같은 사고발생방지효과를 높힐 수가 있다. 또 1번째의 등방성엣칭에 의해 형성된 부분이 2번째의 등방성엣칭시 제2실리콘질화막(20)에 의해 마스크되게 되므로 2번째의 등방성엣칭시 1번째의 등방성엣칭에 의해 형성된 부분의 형상이 변화된다는 것을 방지할 수 있게 된다. 더욱이 본 발명의 1실시예에 의하면, 필드반전방지용 불순물층(14)을 형성시킨 후 절연용 실리콘산화막(15) 및 제1실리콘질화막(18)을 CVD법에 의해 형성시켜 주므로써 좁은 챈널효과의 발생을 방지할 수 있고, 또 산화공정의 시간이 길지 않으므로 결정결합이 발생되지 않으며, 또 엣칭에 의해 소자분리영역이 형성되기 때문에 그 칫수가 작게 되어도 그 막두께는 작아지지 않는다.
본 발명은 전술한 실시예에 한정되는 것이 아닌 바, 예컨대 2번째의 등방성엣칭에 앞서서 제1및 제2실리콘질화막(18)(20)을 마스크로해서 이방성엣칭에 의해 제1및 제2실리콘산화막(12)(15)을 제거하도록 해도 전술한 바 있는 실시예와 마찬가지의 효과를 얻을 수 있게 된다. 단 이러한 경우에는 제1실리콘산화막(12)을 예컨대 100Å 이상 남기도록 한다. 또 전술한 본 발명의 실시예에서는 절연막으로 CVD법에 의해 형성된 실리콘산화막(15)에 이온주입에 따라 손상층(16)을 형성시킨 단층막을 설명했지만, 예컨대 CVD법에 의해 형성된 실리콘산화막층과 인글라스막층(Phosphorous glass 膜層)과의 적층막을 이용해도 좋고, 또 제1및 제2마스크재막으로서는 제1및 제2실리콘질화막(18)(20)외의 예컨대 폴리실리콘막을 이용하도록 해도 좋다.
전술한 바 있는 본 발명의 실시예에서는 1번째의 등방성엣칭일 때 실리콘기판(11)위에 2000Å∼2500Å인 실리콘산화막을 남겨 놓은 경우를 설명했지만, 2500Å 이상을 남겨 놓도록 해도 좋고, 또 제2실리콘질화막(20)의 막두께는 앞의 1000Å∼1500Å 범위로 설정하는 경우에 한정되지 않고 예컨대 500Å∼3000Å 범위로 설정하도록 해도 좋다. 또한, 전술한 바 있는 실시예에서는 N형 MOS 반도체장치의 제조방법에 본 발명을 적용하는 경우를 설명했지만, P형 MOS나 CMOS와 같은 반도체장치의 제조방법에도 적용할 수 있게 된다.
상기한 바와 같이 본 발명에 의하면, 결정결함의 발생을 초래시켜 주지 않을 뿐만 아니라 용이하게 바라는 칫수의 소자분리영역을 얻을 수 있고, 그러면서도 좁은 챈널효과의 발생이나 소자분리영역의 칫수축소에 따른 그 두께의 감소도 방지할 수 있도록 된 반도체장치의 제조방법을 제공할 수 있게 된다.

Claims (11)

  1. 반도체기판(11)위에 표면보호막(12)을 형성시켜 주는 공정과, 상기 표면보호막(12)위에 절연막(15)을 형성시켜 주는 공정, 상기 절연막(15)위에 제1마스크재막(18)을 형성시켜 주는 공정, 상기 제1마스크재막(18)을 선택적으로 제거해 주는 공정, 등방성엣칭에 의해 상기 절연막(15)을 엣칭해서 상기 제1마스크재막(18) 바로밑에 위치하는 상기 절연막(15)부분에 경사를 만들어 주는 공정, 전면에 제2마스크재막(20)을 형성시켜 주는 공정, 이방성엣칭에 의해 상기 제2마스크재막(20)을 엣칭해 주는 공정, 이방성엣칭에 의해 상기 절연막(15) 및 상기 표면보호막(12)을 엣칭해주는 공정, 등방성엣칭에 의해 상기 절연막(15) 및 상기 표면보호막(12)을 엣칭해서 상기 반도체기판(11)을 노출시켜 주는 공정, 및 등방성엣칭으로 상기 제1마스트재막(18) 및 상기 제2마스트재막(20)을 제거해 주는 공정이 차례로 구비되어 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 절연막(15)이 상기 반도체기판(11)으로부터 떨어짐에 따라 엣칭속도가 빨라지도록 형성시켜 주도록 된 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 절연막(15)은 상기 반도체기판(11)으로부터 떨어진 축의 영역에 이온주입으로 손상층(16)을 형성시켜 줌으로써 상기 떨어진측 영역이 상기 반도체(11)측 영역보다 그 엣칭속도가 빨라지게 형성시켜 주도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 절연막(15)이 실리콘산화막인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제2항에 있어서, 상기 절연막(15)은 엣칭속도가 다른 복수개의 층이 적층되어 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 엣칭속도가 다른 복수개의 층은 인글라스막층과 실리콘산화막층으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 표면보호막(12)이 실리콘산화막인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 제1마스크재막(8)이 실리콘질화막인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 제2마스트재막(20)이 실리콘질화막인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항에 있어서, 상기 제1마스트재막(18)이 폴리실리콘막인 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제1항에 있어서, 상기 제1마스크재막(20)이 폴리실리콘막인 것을 특징으로 하는 반도체장치의 제조방법.
KR1019880000155A 1987-01-13 1988-01-12 반도체장치의 제조방법 KR910005736B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP62-5821 1987-01-13
JP5821 1987-01-13
JP62005821A JPS63173340A (ja) 1987-01-13 1987-01-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR880009415A KR880009415A (ko) 1988-09-15
KR910005736B1 true KR910005736B1 (ko) 1991-08-02

Family

ID=11621740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880000155A KR910005736B1 (ko) 1987-01-13 1988-01-12 반도체장치의 제조방법

Country Status (3)

Country Link
US (1) US4885261A (ko)
JP (1) JPS63173340A (ko)
KR (1) KR910005736B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164337A (en) * 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
KR930000197B1 (ko) * 1990-03-06 1993-01-11 현대전자산업 주식회사 필드산화막 형성방법
US5068707A (en) * 1990-05-02 1991-11-26 Nec Electronics Inc. DRAM memory cell with tapered capacitor electrodes
US5156986A (en) * 1990-10-05 1992-10-20 General Electric Company Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5723348A (en) * 1994-04-25 1998-03-03 Canon Kabushiki Kaisha Method of making a light-emitting device
KR100249025B1 (ko) * 1998-03-06 2000-03-15 김영환 반도체장치의 소자분리방법
US10276669B2 (en) * 2017-01-19 2019-04-30 Infineon Technologies Austria Ag Sloped field plate and contact structures for semiconductor devices and methods of manufacturing thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354896A (en) * 1980-08-05 1982-10-19 Texas Instruments Incorporated Formation of submicron substrate element
US4667395A (en) * 1985-03-29 1987-05-26 International Business Machines Corporation Method for passivating an undercut in semiconductor device preparation

Also Published As

Publication number Publication date
US4885261A (en) 1989-12-05
JPS63173340A (ja) 1988-07-16
JPH0434306B2 (ko) 1992-06-05
KR880009415A (ko) 1988-09-15

Similar Documents

Publication Publication Date Title
EP0051488B1 (en) Method for manufacturing a semiconductor device
JPS6072268A (ja) バイポ−ラ・トランジスタ構造の製造方法
KR0140042B1 (ko) 반도체 집적회로 장치의 제조방법
JPS6236389B2 (ko)
KR20010007278A (ko) 소자분리절연막을 갖는 반도체장치의 제조방법
KR910005736B1 (ko) 반도체장치의 제조방법
JPH02222161A (ja) 半導体装置の製造方法
US3997378A (en) Method of manufacturing a semiconductor device utilizing monocrystalline-polycrystalline growth
JPS6138623B2 (ko)
EP0762492B1 (en) Semiconductor device manufacturing method
JP3039978B2 (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
US4678537A (en) Method of manufacturing semiconductor devices
KR910000020B1 (ko) 반도체장치의 제조방법
EP0076147B1 (en) Method of producing a semiconductor device comprising an isolation region
US4170500A (en) Process for forming field dielectric regions in semiconductor structures without encroaching on device regions
US5763316A (en) Substrate isolation process to minimize junction leakage
JPH03232237A (ja) 半導体装置の製造方法
KR100515383B1 (ko) 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터형성 방법
JPH0715954B2 (ja) 不揮発性半導体記憶装置の製造方法
KR0140444B1 (ko) 바이폴라 소자 제조방법
KR960000373B1 (ko) 반도체 표면의 단차 형성방법
KR100253268B1 (ko) 반도체 소자 절연방법
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR960009978B1 (ko) 반도체 장치의 필드산화막 형성 방법
KR930001439A (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030801

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee