JPH03232237A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03232237A JPH03232237A JP2028014A JP2801490A JPH03232237A JP H03232237 A JPH03232237 A JP H03232237A JP 2028014 A JP2028014 A JP 2028014A JP 2801490 A JP2801490 A JP 2801490A JP H03232237 A JPH03232237 A JP H03232237A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係わり、特に微細化が
要求されるＢ１ＣＭＯＳデバイスの製造に好適な方法に
関する。
要求されるＢ１ＣＭＯＳデバイスの製造に好適な方法に
関する。
（従来の技術）
近年、半導体装置の高集積化に伴い、素子の微細化が要
求されてきている。特に、Ｂ１ＣＭＯＳデバイスは微細
化が要求される装置である。この装置におけるバイポー
ラトランジスタの製造は、従来は以下のようにして行っ
ていた。
求されてきている。特に、Ｂ１ＣＭＯＳデバイスは微細
化が要求される装置である。この装置におけるバイポー
ラトランジスタの製造は、従来は以下のようにして行っ
ていた。
第３図にこの製造方法を、工程別に示す。先ず第３図（
ａ）に示されるように、半導体基板３１の表面に、アン
チモン（Ｓ ｂ）を拡散させて埋め込み層３２を形成す
る。その表面にシリコンをエピタキシャル成長させて、
エピタキシャル層３３を形成する。その後、形成すべき
素子間に素子分離層３４を形成する。そして表面にレジ
ストを塗布し、得られたレジスト膜３５をパターニング
し、これをマスクとしてフッ化ボロンイオン（ＢＦ２＋
）を打ち込んでベースｐ＋３６を形成する。このベース
ｐ＋３６は、ベース抵抗を下げるために形成されるもの
である。
ａ）に示されるように、半導体基板３１の表面に、アン
チモン（Ｓ ｂ）を拡散させて埋め込み層３２を形成す
る。その表面にシリコンをエピタキシャル成長させて、
エピタキシャル層３３を形成する。その後、形成すべき
素子間に素子分離層３４を形成する。そして表面にレジ
ストを塗布し、得られたレジスト膜３５をパターニング
し、これをマスクとしてフッ化ボロンイオン（ＢＦ２＋
）を打ち込んでベースｐ＋３６を形成する。このベース
ｐ＋３６は、ベース抵抗を下げるために形成されるもの
である。
次に第３図（ｂ）に示されるように、レジスト膜３５を
除去したのち、新たにレジスト膜を塗布し、得られたレ
ジスト膜をパターニングしてベースｐ を形成すべき部
分を除去したレジスト膜３５ａを形成する。このレジス
ト膜３５ａをマスクとしてボロンイオン（Ｂ＋）を注入
し、ベースｐ ３７を形成する。
除去したのち、新たにレジスト膜を塗布し、得られたレ
ジスト膜をパターニングしてベースｐ を形成すべき部
分を除去したレジスト膜３５ａを形成する。このレジス
ト膜３５ａをマスクとしてボロンイオン（Ｂ＋）を注入
し、ベースｐ ３７を形成する。
第３図（Ｃ）のようにレジスト膜３５ａを除去し、表面
上に層間絶縁膜３８を形成する。異方性イオンエツチン
グ法によりパターニングした後、エミッタポリシリコン
電極３９を形成する。このエミッタポリシリコン電極３
９に、ヒ素等の不純物イオンを打ち込む。そして熱工程
を経ることにより、ベースｐ ３７領域に不純物を拡
散させて、エミッタ層４０を形成する。このような方法
により、ＮＰＮ型バイポーラトランジスタを得ていた。
上に層間絶縁膜３８を形成する。異方性イオンエツチン
グ法によりパターニングした後、エミッタポリシリコン
電極３９を形成する。このエミッタポリシリコン電極３
９に、ヒ素等の不純物イオンを打ち込む。そして熱工程
を経ることにより、ベースｐ ３７領域に不純物を拡
散させて、エミッタ層４０を形成する。このような方法
により、ＮＰＮ型バイポーラトランジスタを得ていた。
（発明が解決しようとする課題）
しかしベースｐ ３６の形成を、レジスト膜３５のパ
ターニングにより行っているため、マスク合わせによる
合わせずれが存在する。従って、このずれを考慮すべく
、ベースｐ＋３６とエミッタ層４０との間に、合わせ余
裕が必要となる。この結果、ベースｐ ３６とエミッ
タ層４０との距離を、例えば２μｍ程度にかなり大きく
取らなければならず、素子の微細化の妨げとなっていた
。
ターニングにより行っているため、マスク合わせによる
合わせずれが存在する。従って、このずれを考慮すべく
、ベースｐ＋３６とエミッタ層４０との間に、合わせ余
裕が必要となる。この結果、ベースｐ ３６とエミッ
タ層４０との距離を、例えば２μｍ程度にかなり大きく
取らなければならず、素子の微細化の妨げとなっていた
。
本発明は上記事情に鑑みてなされたものであり、素子の
微細化を達成し得る半導体装置の製造方法を提供するこ
とを目的とする。
微細化を達成し得る半導体装置の製造方法を提供するこ
とを目的とする。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板上に埋め
込み層、エピタキシャル層を形成し、さらに素子形成領
域を分離する素子分離層を形成する工程と、エピタキ・
シャル層のうち第１のベースを形成すべき領域が開孔し
た第１のレジスト膜を形成する工程と、この第１のレジ
スト膜をマスクとして、エピタキシャル層に不純物イオ
ンを注入し、第１のベースを形成する工程と、第１のレ
ジスト膜を除去した後表面に層間絶縁膜を形成する工程
と、第１のベースより不純物濃度か低い第２のベースを
形成すべき領域を開孔部とするレジスト膜を層間絶縁膜
の表面に形成し、この第２のレジスト膜をマスクとして
層間絶縁膜に開孔部を形成する工程と、第２のレジスト
膜を除去して酸化処理を行い、第１のベースのうち開孔
部下に酸化膜を形成しこの部分の不純物濃度を低下させ
て第２のベースを形成する工程と、酸化膜を除去した後
多結晶シリコン膜を形成し、パターニングを行ってエミ
ッタ電極を形成する工程と、エミッタ電極に不純物イオ
ンを注入し熱工程を経て拡散させて、第２のベースの表
面にエミッタ層を形成する工程とを備えたことを特徴と
している。
込み層、エピタキシャル層を形成し、さらに素子形成領
域を分離する素子分離層を形成する工程と、エピタキ・
シャル層のうち第１のベースを形成すべき領域が開孔し
た第１のレジスト膜を形成する工程と、この第１のレジ
スト膜をマスクとして、エピタキシャル層に不純物イオ
ンを注入し、第１のベースを形成する工程と、第１のレ
ジスト膜を除去した後表面に層間絶縁膜を形成する工程
と、第１のベースより不純物濃度か低い第２のベースを
形成すべき領域を開孔部とするレジスト膜を層間絶縁膜
の表面に形成し、この第２のレジスト膜をマスクとして
層間絶縁膜に開孔部を形成する工程と、第２のレジスト
膜を除去して酸化処理を行い、第１のベースのうち開孔
部下に酸化膜を形成しこの部分の不純物濃度を低下させ
て第２のベースを形成する工程と、酸化膜を除去した後
多結晶シリコン膜を形成し、パターニングを行ってエミ
ッタ電極を形成する工程と、エミッタ電極に不純物イオ
ンを注入し熱工程を経て拡散させて、第２のベースの表
面にエミッタ層を形成する工程とを備えたことを特徴と
している。
あるいは、半導体基板上に埋め込み層、エピタキシャル
層を形成し、さらに素子形成領域を分離する素子分離層
を形成する工程と、エピタキシャル層のうち第１のベー
スを形成すべき領域が開孔した第１のレジスト膜を形成
する工程と、この第１のレジスト膜をマスクとしてエピ
タキシャル層に不純物イオンを注入し第１のベースを形
成する工程と、第１のレジスト膜を除去した後表面に第
１の層間絶縁膜を形成する工程と、この第１の層間絶縁
膜の表面に多結晶シリコン膜を形成する工程と、第１の
ベースより不純物濃度か低い第２のベースを形成すべき
領域を開孔部とする第２のレジスト膜を多結晶シリコン
膜の表面に形成しこの第２のレジスト膜をマスクとして
、第１の層間絶縁膜及び多結晶シリコン膜に開孔部を形
成する工程と、第２のレジスト膜を除去した後、酸化処
理を行い、第１のベースのうち開孔部下に酸化膜を形成
しこの部分の不純物濃度を低下させて第２のベースを形
成する工程と、表面に第２の層間絶縁膜を形成する工程
と、第２の層間絶縁膜に異方性エツチングを行い、第１
の層間絶縁膜のうちの開孔部の側面に側壁を形成する工
程と、表面に多結晶シリコン膜を形成し、パターニング
を行ってエミッタ電極を形成する工程と、エミッタ電極
に不純物イオンを注入し、熱工程を経て拡散させて、第
２のベースの表面にエミッタ層を形成する工程とを備え
たことを特徴５としている。
層を形成し、さらに素子形成領域を分離する素子分離層
を形成する工程と、エピタキシャル層のうち第１のベー
スを形成すべき領域が開孔した第１のレジスト膜を形成
する工程と、この第１のレジスト膜をマスクとしてエピ
タキシャル層に不純物イオンを注入し第１のベースを形
成する工程と、第１のレジスト膜を除去した後表面に第
１の層間絶縁膜を形成する工程と、この第１の層間絶縁
膜の表面に多結晶シリコン膜を形成する工程と、第１の
ベースより不純物濃度か低い第２のベースを形成すべき
領域を開孔部とする第２のレジスト膜を多結晶シリコン
膜の表面に形成しこの第２のレジスト膜をマスクとして
、第１の層間絶縁膜及び多結晶シリコン膜に開孔部を形
成する工程と、第２のレジスト膜を除去した後、酸化処
理を行い、第１のベースのうち開孔部下に酸化膜を形成
しこの部分の不純物濃度を低下させて第２のベースを形
成する工程と、表面に第２の層間絶縁膜を形成する工程
と、第２の層間絶縁膜に異方性エツチングを行い、第１
の層間絶縁膜のうちの開孔部の側面に側壁を形成する工
程と、表面に多結晶シリコン膜を形成し、パターニング
を行ってエミッタ電極を形成する工程と、エミッタ電極
に不純物イオンを注入し、熱工程を経て拡散させて、第
２のベースの表面にエミッタ層を形成する工程とを備え
たことを特徴５としている。
（作 用）
第１のベースのうち第２のベースを形成すべき領域に、
酸化処理により酸化膜が形成される。この酸化膜に、酸
化膜下の不純物が取り囲まれて、この部分の不純物濃度
が低下し、第２のベースが形成される。このようにして
、不純物濃度の異なる第１のベースと第２のベースとが
セルファラインにより形成されるため、マスク合わせを
行って形成する場合に必要なマスク合わせ余裕が不要と
なり、素子を微細化することができる。
酸化処理により酸化膜が形成される。この酸化膜に、酸
化膜下の不純物が取り囲まれて、この部分の不純物濃度
が低下し、第２のベースが形成される。このようにして
、不純物濃度の異なる第１のベースと第２のベースとが
セルファラインにより形成されるため、マスク合わせを
行って形成する場合に必要なマスク合わせ余裕が不要と
なり、素子を微細化することができる。
ここで、第２の層間絶縁膜に異方性エツチングを行い、
第２のベースを形成すべき領域上に側壁を形成すると、
第１のベースとエミッタ層との間にスペーサが設けられ
たことになる。このスペーサの厚み、即ち第２の層間絶
縁膜を形成する際の膜厚を変えることで、第１のベース
とエミッタ層との間の距離を高精度で制御することがで
きる。
第２のベースを形成すべき領域上に側壁を形成すると、
第１のベースとエミッタ層との間にスペーサが設けられ
たことになる。このスペーサの厚み、即ち第２の層間絶
縁膜を形成する際の膜厚を変えることで、第１のベース
とエミッタ層との間の距離を高精度で制御することがで
きる。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。第１図に、第１の実施例による製造方法を工程別に
示す。
る。第１図に、第１の実施例による製造方法を工程別に
示す。
従来の場合と同様に、半導体基板１の表面に、アンチモ
ン（Ｓ ｂ）を拡散させて埋め込み層２を形成する。そ
の表面にシリコンをエピタキシャル成長させて、エピタ
キシャル層３を形成し、さらに形成すべき素子間に素子
分離層４を形成する。
ン（Ｓ ｂ）を拡散させて埋め込み層２を形成する。そ
の表面にシリコンをエピタキシャル成長させて、エピタ
キシャル層３を形成し、さらに形成すべき素子間に素子
分離層４を形成する。
表面にレジスト膜を形成し、ベースｐ＋層を形成すべき
領域が除去されるようにパターニングする。
領域が除去されるようにパターニングする。
そして得られたレジスト膜５をマスクとして、フッ化ボ
ロンイオン（ＢＦ２＋）を、例えば加速電圧を５０ｋｅ
Ｖ、ドーズ量を５ Ｘ １０１５（ｍ−２）にして打ち
込み、ベースｐ＋６を形成する。
ロンイオン（ＢＦ２＋）を、例えば加速電圧を５０ｋｅ
Ｖ、ドーズ量を５ Ｘ １０１５（ｍ−２）にして打ち
込み、ベースｐ＋６を形成する。
第１図（ｂ）のように先ずレジスト膜５を除去し、表面
上に例えば膜厚２０００人のシリコン酸化膜から成る層
間絶縁膜７を形成する。この層間絶縁膜７に対し、反応
性イオンエツチングを行ってエミッタ層を形成すべき部
分を除去し、開孔部７ａを形成する。
上に例えば膜厚２０００人のシリコン酸化膜から成る層
間絶縁膜７を形成する。この層間絶縁膜７に対し、反応
性イオンエツチングを行ってエミッタ層を形成すべき部
分を除去し、開孔部７ａを形成する。
次に、例えば８５０℃のウェット酸化による熱工程を経
て、開孔部７ａの底面を酸化させて、酸化膜８を形成す
る（第１図（Ｃ））。ベースｐ＋６領域の不純物のうち
、酸化膜８の下部に存在するものが、この酸化膜８に取
り込まれ、この領域の不純物の濃度が低下してベースｐ
６ｂが形成される。この結果、セルフ・アラインで
ベースｐ ６ａとベースｐ ６ｂとが形成される。
て、開孔部７ａの底面を酸化させて、酸化膜８を形成す
る（第１図（Ｃ））。ベースｐ＋６領域の不純物のうち
、酸化膜８の下部に存在するものが、この酸化膜８に取
り込まれ、この領域の不純物の濃度が低下してベースｐ
６ｂが形成される。この結果、セルフ・アラインで
ベースｐ ６ａとベースｐ ６ｂとが形成される。
その後、ウェットエツチングにより酸化膜８を除去する
。そして表面に、エミッタポリシリコン電極９を、例え
ば２００ＯＡの膜厚に形成する。
。そして表面に、エミッタポリシリコン電極９を、例え
ば２００ＯＡの膜厚に形成する。
このエミッタポリシリコン電極９に、不純物イオンとし
て例えばヒ素（Ａｓ）イオンを、加速電圧５０ （ｋｅ
Ｖ） 、ドーズ量Ｉ Ｘ １０１６（１／ｃｄ）で打ち
込んで拡散させ、エミッタ層１０を形成する（第１図（
ｄ））。これにより、ＮＰＮ型バイポーラトランジスタ
が形成される。
て例えばヒ素（Ａｓ）イオンを、加速電圧５０ （ｋｅ
Ｖ） 、ドーズ量Ｉ Ｘ １０１６（１／ｃｄ）で打ち
込んで拡散させ、エミッタ層１０を形成する（第１図（
ｄ））。これにより、ＮＰＮ型バイポーラトランジスタ
が形成される。
このように、エミッタ層１０とベースｐ ６ｂ。
ベースｐ ６ａがセルフ・アラインで形成されるため
、従来のようなマスク合わせによる余裕が不要で、微細
なバイポーラトランジスタを形成することが可能である
。
、従来のようなマスク合わせによる余裕が不要で、微細
なバイポーラトランジスタを形成することが可能である
。
次に、本発明の第２の実施例について第２図を用いて説
明する。
明する。
第１の実施例と同様に、半導体基板１１の表面に埋め込
み層１２、エピタキシャル層１３及び素子分離層１４を
順に形成する（第２図（ａ））。
み層１２、エピタキシャル層１３及び素子分離層１４を
順に形成する（第２図（ａ））。
そして表面にレジスト膜を形成し、ベースｐ＋層を形成
すべき領域が除去されるようにパターニングする。得ら
れたレジスト膜１５をマスクとして、フッ化ボロンイオ
ン（ＢＦ２＋）を、例えば加速電圧を５０ｋｅＶ、ドー
ズ量を５ Ｘ １０１５（ｍ−２）に設定して打ち込み
、ベースｐ＋１６を形成する。
すべき領域が除去されるようにパターニングする。得ら
れたレジスト膜１５をマスクとして、フッ化ボロンイオ
ン（ＢＦ２＋）を、例えば加速電圧を５０ｋｅＶ、ドー
ズ量を５ Ｘ １０１５（ｍ−２）に設定して打ち込み
、ベースｐ＋１６を形成する。
第２図（ｂ）のようにレジスト膜１５を除去し、表面上
に例えば低圧ＣＶＤ法で膜厚２００ＯＡのシリコン酸化
膜から成る層間絶縁膜１７を形成する。さらにその表面
上に、例えば低圧ＣＶＤ法で、１０００への膜厚にポリ
シリコンを堆積して、ポリシリコン膜１８を形成する。
に例えば低圧ＣＶＤ法で膜厚２００ＯＡのシリコン酸化
膜から成る層間絶縁膜１７を形成する。さらにその表面
上に、例えば低圧ＣＶＤ法で、１０００への膜厚にポリ
シリコンを堆積して、ポリシリコン膜１８を形成する。
ポリシリコン膜１８の表面上にレジストを塗布し、エミ
ッタ層を形成すべき領域を除去する。得られた図示され
ていないレジスト膜をマスクとして、層間絶縁膜１７及
びポリシリコン膜１８に対し、反応性イオンエツチング
を行い、エミッタ層を形成すべき部分を除去して開孔部
１７ａを形成する。この後、レジスト膜を除去する。
ッタ層を形成すべき領域を除去する。得られた図示され
ていないレジスト膜をマスクとして、層間絶縁膜１７及
びポリシリコン膜１８に対し、反応性イオンエツチング
を行い、エミッタ層を形成すべき部分を除去して開孔部
１７ａを形成する。この後、レジスト膜を除去する。
次に、例えば８５０℃のウェット酸化による熱工程を経
て、開孔部１７ａの底面を酸化させて、約５００人の膜
厚で酸化膜１９を形成する（第２図（Ｃ））。この熱酸
化によって、ポリシリコン膜１８の表面には、５００Ａ
程度の酸化膜１８ａが形成されることになる。
て、開孔部１７ａの底面を酸化させて、約５００人の膜
厚で酸化膜１９を形成する（第２図（Ｃ））。この熱酸
化によって、ポリシリコン膜１８の表面には、５００Ａ
程度の酸化膜１８ａが形成されることになる。
そして、酸化膜１９の下部にあるベースｐ６領域の不純
物が、この酸化膜１９に取り込まれて不純物濃度が低下
し、ベースｐ １６ｂが形成される。この結果、第１の
実施例と同様に、セルフ・アラインでベースｐ １６
ａとベースｐ１６ｂとが形成される。
物が、この酸化膜１９に取り込まれて不純物濃度が低下
し、ベースｐ １６ｂが形成される。この結果、第１の
実施例と同様に、セルフ・アラインでベースｐ １６
ａとベースｐ１６ｂとが形成される。
その後酸化膜１８ａ、１９を除去する。
次に表面全体に、例えばＣＶＤ法により１０００Ａの膜
厚でシリコン酸化膜を堆積し、層間絶縁膜２０を形成す
る（第２図（ｄ））。
厚でシリコン酸化膜を堆積し、層間絶縁膜２０を形成す
る（第２図（ｄ））。
この層間絶縁膜２０に対し、反応性イオンエツチングを
行ってエッチバックし、開孔部１７ａの側面に側壁２０
ａを形成する。ここでポリシリコン膜１８は、エツチン
グの際に層間絶縁膜１７まで除去されないように保護し
、絶縁性を確保する役目を果す。
行ってエッチバックし、開孔部１７ａの側面に側壁２０
ａを形成する。ここでポリシリコン膜１８は、エツチン
グの際に層間絶縁膜１７まで除去されないように保護し
、絶縁性を確保する役目を果す。
その後、第１の実施例と同様に、エミッタポリシリコン
電極２１を例えば２０００人の膜厚に形成する。このエ
ミッタポリシリコン電極２１に、不純物イオンとして、
例えばヒ素（Ａｓ）イオンを加速電圧５０ （ｋｅＶ）
、ドーズ量ｌＸ１０１６（１／１４）で打ち込んで拡
散させ、エミッタ層２２を形成する（第２図（ｅ））。
電極２１を例えば２０００人の膜厚に形成する。このエ
ミッタポリシリコン電極２１に、不純物イオンとして、
例えばヒ素（Ａｓ）イオンを加速電圧５０ （ｋｅＶ）
、ドーズ量ｌＸ１０１６（１／１４）で打ち込んで拡
散させ、エミッタ層２２を形成する（第２図（ｅ））。
このようにして、ＮＰＮ型バイポーラトランジスタが得
られる。
られる。
この第２の実施例によれば、ベースｐ １６ａとエミ
ッタ層２２との間に、側壁２０ａがスペーサとして入る
。従って、この側壁２０ａとなる層間絶縁膜２０の膜厚
を変えることで、ベースｐ＋１６ａとエミッタ層２２と
の間の距離を高精度で制御することができ、微細なバイ
ポーラトランジスタを形成することができる。同時に、
この距離を変えることで、ベースとエミッタ間の耐圧を
制御することも可能である。
ッタ層２２との間に、側壁２０ａがスペーサとして入る
。従って、この側壁２０ａとなる層間絶縁膜２０の膜厚
を変えることで、ベースｐ＋１６ａとエミッタ層２２と
の間の距離を高精度で制御することができ、微細なバイ
ポーラトランジスタを形成することができる。同時に、
この距離を変えることで、ベースとエミッタ間の耐圧を
制御することも可能である。
上述した実施例は、いずれも−例であって本発明を限定
するものではない。例えば、第１図又は第２図に示され
た工程において、注入する不純物イオンとして異なるも
のを用いてもよい。
するものではない。例えば、第１図又は第２図に示され
た工程において、注入する不純物イオンとして異なるも
のを用いてもよい。
以上説明したように本発明によれば、第１のベースのう
ち所定領域に酸化膜を形成し、この酸化膜下の不純物を
取り囲んで不純物濃度を低下させて第２のベースを形成
し、不純物濃度の異なる第１のベースと第２のベースと
をセルファラインで形成するため、マスク合わせ余裕が
不要で、素子を微細化することができる。
ち所定領域に酸化膜を形成し、この酸化膜下の不純物を
取り囲んで不純物濃度を低下させて第２のベースを形成
し、不純物濃度の異なる第１のベースと第２のベースと
をセルファラインで形成するため、マスク合わせ余裕が
不要で、素子を微細化することができる。
また第２のベースを形成すべき領域上に側壁を形成する
場合には、この側壁の厚みを変えることで、第１のベー
スとエミッタ層との間の距離を高精度で制御することが
でき、素子の微細化並びに高精度な耐圧の制御が達成さ
れる。
場合には、この側壁の厚みを変えることで、第１のベー
スとエミッタ層との間の距離を高精度で制御することが
でき、素子の微細化並びに高精度な耐圧の制御が達成さ
れる。
第１図は本発明の第１の実施例による半導体装置の製造
方法を示した工程別素子断面図、第２図は本発明の第２
の実施例による半導体装置の製造方法を示した工程別素
子断面図、第３図は従来の半導体装置の製造方法を示し
た工程別素子断面図である。 １．１］・・・半導体基板、２，１２・・・埋め込み層
、３．１３・・・エピタキシャル層、４，１４・・・素
子分離層、５．１５・・・レジスト膜、６，１６ａ・・
・ベースｐ 、６ｂ、１６ｂ・・・ベースｐ、７．１
７・・・層間絶縁膜、８，１８ａ、１９・・・酸化膜、
９．２１・・・エミッタポリシリコン電極、１０．２２
・・・エミッタ層、１８−・・ポリシリコン、２０ａ・
・・側壁。
方法を示した工程別素子断面図、第２図は本発明の第２
の実施例による半導体装置の製造方法を示した工程別素
子断面図、第３図は従来の半導体装置の製造方法を示し
た工程別素子断面図である。 １．１］・・・半導体基板、２，１２・・・埋め込み層
、３．１３・・・エピタキシャル層、４，１４・・・素
子分離層、５．１５・・・レジスト膜、６，１６ａ・・
・ベースｐ 、６ｂ、１６ｂ・・・ベースｐ、７．１
７・・・層間絶縁膜、８，１８ａ、１９・・・酸化膜、
９．２１・・・エミッタポリシリコン電極、１０．２２
・・・エミッタ層、１８−・・ポリシリコン、２０ａ・
・・側壁。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、埋め込み層、エピタキシャル層を
形成し、さらに素子形成領域を分離する素子分離層を形
成する工程と、 前記エピタキシャル層のうち、第１のベースを形成すべ
き領域が開孔した第１のレジスト膜を形成する工程と、 この第１のレジスト膜をマスクとして、前記エピタキシ
ャル層に不純物イオンを注入し、前記第１のベースを形
成する工程と、 前記第１のレジスト膜を除去した後、表面に層間絶縁膜
を形成する工程と、 前記第１のベースより不純物濃度が低い第２のベースを
形成すべき領域を開孔部とするレジスト膜を、前記層間
絶縁膜の表面に形成し、この第２のレジスト膜をマスク
として、前記層間絶縁膜に前記開孔部を形成する工程と
、 前記第２のレジスト膜を除去して酸化処理を行い、前記
第１のベースのうち前記開孔部下に酸化膜を形成し、こ
の部分の不純物濃度を低下させて、前記第２のベースを
形成する工程と、 前記酸化膜を除去した後、多結晶シリコン膜を形成し、
パターニングを行ってエミッタ電極を形成する工程と、 前記エミッタ電極に不純物イオンを注入し、熱工程を経
て拡散させて、前記第２のベースの表面にエミッタ層を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 ２、半導体基板上に、埋め込み層、エピタキシャル層を
形成し、さらに素子形成領域を分離する素子分離層を形
成する工程と、 前記エピタキシャル層のうち、第１のベースを形成すべ
き領域が開孔した第１のレジスト膜を形成する工程と、 この第１のレジスト膜をマスクとして、前記エピタキシ
ャル層に不純物イオンを注入し、前記第１のベースを形
成する工程と、 前記第１のレジスト膜を除去した後、表面に第１の層間
絶縁膜を形成する工程と、 この第１の層間絶縁膜の表面に多結晶シリコン膜を形成
する工程と、 前記第１のベースより不純物濃度が低い第２のベースを
形成すべき領域を開孔部とする第２のレジスト膜を、前
記多結晶シリコン膜の表面に形成し、この第２のレジス
ト膜をマスクとして、前記第１の層間絶縁膜及び前記多
結晶シリコン膜に前記開孔部を形成する工程と、 前記第２のレジスト膜を除去した後、酸化処理を行い、
前記第１のベースのうち前記開孔部下に酸化膜を形成し
、この部分の不純物濃度を低下させて、前記第２のベー
スを形成する工程と、表面に第２の層間絶縁膜を形成す
る工程と、前記第２の層間絶縁膜に異方性エッチングを
行い、前記開孔部の側面に側壁を形成する工程と、表面
に多結晶シリコン膜を形成し、パターニングを行ってエ
ミッタ電極を形成する工程と、前記エミッタ電極に不純
物イオンを注入し、熱工程を経て拡散させて、前記第２
のベースの表面にエミッタ層を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028014A JPH0756870B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
| KR1019910001359A KR940003379B1 (ko) | 1990-02-07 | 1991-01-28 | 반도체장치의 제조방법 |
| US07/652,785 US5213988A (en) | 1990-02-07 | 1991-02-07 | Method of manufacturing bipolar transistor with self-aligned base regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028014A JPH0756870B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232237A true JPH03232237A (ja) | 1991-10-16 |
| JPH0756870B2 JPH0756870B2 (ja) | 1995-06-14 |
Family
ID=12236915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028014A Expired - Fee Related JPH0756870B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5213988A (ja) |
| JP (1) | JPH0756870B2 (ja) |
| KR (1) | KR940003379B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077752A (en) * | 1995-11-20 | 2000-06-20 | Telefonaktiebolaget Lm Ericsson | Method in the manufacturing of a semiconductor device |
| US6211028B1 (en) | 1999-02-05 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Twin current bipolar device with hi-lo base profile |
| DE19933959A1 (de) * | 1999-07-20 | 2001-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung zweier unterschiedlich dotierter benachbarter Gebiete in einem integrierten Halbleiter |
| US20060049464A1 (en) * | 2004-09-03 | 2006-03-09 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
| US8810005B1 (en) | 2013-03-01 | 2014-08-19 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| US8946861B2 (en) | 2013-06-11 | 2015-02-03 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3418186A (en) * | 1965-01-11 | 1968-12-24 | Uniroyal Inc | Method for making toothed drive belts |
| US4495512A (en) * | 1982-06-07 | 1985-01-22 | International Business Machines Corporation | Self-aligned bipolar transistor with inverted polycide base contact |
| DE3330895A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| JP2625873B2 (ja) * | 1988-05-09 | 1997-07-02 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
-
1990
- 1990-02-07 JP JP2028014A patent/JPH0756870B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-28 KR KR1019910001359A patent/KR940003379B1/ko not_active IP Right Cessation
- 1991-02-07 US US07/652,785 patent/US5213988A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756870B2 (ja) | 1995-06-14 |
| KR940003379B1 (ko) | 1994-04-21 |
| US5213988A (en) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |