JPH0756870B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0756870B2 JPH0756870B2 JP2028014A JP2801490A JPH0756870B2 JP H0756870 B2 JPH0756870 B2 JP H0756870B2 JP 2028014 A JP2028014 A JP 2028014A JP 2801490 A JP2801490 A JP 2801490A JP H0756870 B2 JPH0756870 B2 JP H0756870B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に係わり、特に微細化が
要求されるBiCMOSデバイスの製造に好適な方法に関す
る。
要求されるBiCMOSデバイスの製造に好適な方法に関す
る。
（従来の技術） 近年、半導体装置の高集積化に伴い、素子の微細化が要
求されてきている。特に、BiCMOSデバイスは微細化が要
求される装置である。この装置におけるバイポーラトラ
ンジスタの製造は、従来は以下のようにして行ってい
た。
求されてきている。特に、BiCMOSデバイスは微細化が要
求される装置である。この装置におけるバイポーラトラ
ンジスタの製造は、従来は以下のようにして行ってい
た。
第３図はこの製造方法を、工程別に示す。先ず第３図
（ａ）に示されるように、半導体装置31の表面に、アン
チモン（Sb）を拡散させて埋め込み層32を形成する。そ
の表面にシリコンをエピタキシャル成長させて、エピタ
キシャル層33を形成する。その後、形成すべき素子間に
素子分離層34を形成する。そして表面にレジストを塗布
し、得られたレジスト膜35をパターニングし、これをマ
スクとしてフッ化ボロンイオン（BF2 +）を打ち込んでベ
ースp+36を形成する。このベースp+36は、ベース抵抗を
下げるために形成されるものである。
（ａ）に示されるように、半導体装置31の表面に、アン
チモン（Sb）を拡散させて埋め込み層32を形成する。そ
の表面にシリコンをエピタキシャル成長させて、エピタ
キシャル層33を形成する。その後、形成すべき素子間に
素子分離層34を形成する。そして表面にレジストを塗布
し、得られたレジスト膜35をパターニングし、これをマ
スクとしてフッ化ボロンイオン（BF2 +）を打ち込んでベ
ースp+36を形成する。このベースp+36は、ベース抵抗を
下げるために形成されるものである。
次に第３図（ｂ）に示されるように、レジスト膜35を除
去したのち、新たにレジスト膜を塗布し、得られたレジ
スト膜をパターニングしてベースp-を形成すべき部分を
除去したレジスト膜35aを形成する。このレジスト膜35a
をマスクとしてボロンイオン（B+）を注入し、ベースp-
37を形成する。
去したのち、新たにレジスト膜を塗布し、得られたレジ
スト膜をパターニングしてベースp-を形成すべき部分を
除去したレジスト膜35aを形成する。このレジスト膜35a
をマスクとしてボロンイオン（B+）を注入し、ベースp-
37を形成する。
第３図（ｃ）のようにレジスト膜35aを除去し、表面上
に層間絶縁膜38を形成する。異方性イオンスイッチング
法によりパターニングした後、エミッタポリシリコン電
極39を形成する。このエミッタポリシリコン電極39に、
ヒ素等の不純物イオンを打ち込む。そして熱工程を経る
ことにより、ベースp-37領域に不純物を拡散させて、エ
ミッタ層40を形成する。このような方法により、NPN型
バイポーラトランジスタを得ていた。
に層間絶縁膜38を形成する。異方性イオンスイッチング
法によりパターニングした後、エミッタポリシリコン電
極39を形成する。このエミッタポリシリコン電極39に、
ヒ素等の不純物イオンを打ち込む。そして熱工程を経る
ことにより、ベースp-37領域に不純物を拡散させて、エ
ミッタ層40を形成する。このような方法により、NPN型
バイポーラトランジスタを得ていた。
（発明が解決しようとする課題） しかしベースp+36の形成を、レジスト膜35のパターニン
グにより行っているため、マスク合わせによる合わせず
れが存在する。従って、このずれを考慮すべく、ベース
p+36とエミッタ層40との間に、合わせ余裕が必要とな
る。この結果、ベースp+36とエミッタ層40との距離を、
例えば２μｍ程度にかなり大きく取らなければならず、
素子の微細化の妨げとなっていた。
グにより行っているため、マスク合わせによる合わせず
れが存在する。従って、このずれを考慮すべく、ベース
p+36とエミッタ層40との間に、合わせ余裕が必要とな
る。この結果、ベースp+36とエミッタ層40との距離を、
例えば２μｍ程度にかなり大きく取らなければならず、
素子の微細化の妨げとなっていた。
本発明は上記事情に鑑みてなされたものであり、素子の
微細化を達成し得る半導体装置の製造方法を提供するこ
とを目的とする。
微細化を達成し得る半導体装置の製造方法を提供するこ
とを目的とする。
（課題の解決するための手段） 本発明の半導体装置の製造方法は、半導体基板上に埋め
込み層、エピタキシャル層を形成し、さらに素子形成領
域を分離する素子分離層を形成する工程と、エピタキシ
ャル層のうち第１のベースを形成すべき領域が開孔した
第１のレジスト膜を形成する工程と、この第１のレジス
ト膜をマスクとして、エピタキシャル層に不純物イオン
を注入し、第１のベースを形成する工程と、第１のレジ
スト膜を除去した後表面に層間絶縁膜を形成する工程
と、第１のベースより不純物濃度が低い第２のベースを
形成すべき領域を開孔部とするレジスト膜を層間絶縁膜
の表面に形成し、この第２のレジスト膜をマスクとして
層間絶縁膜に開孔部を形成する工程と、第２のレジスト
膜を除去して酸化処理を行い、第１のベースのうち開孔
部下に酸化膜を形成しこの部分の不純物濃度を低下させ
て第２のベースを形成する工程と、酸化膜を除去した後
多結晶シリコン膜を形成し、パターニングを行ってエミ
ッタ電極を形成する工程と、エミッタ電極に不純物イオ
ンを注入し熱工程を経て拡散させて、第２のベースの表
面にエミッタ層を形成する工程とを備えたことを特徴と
している。
込み層、エピタキシャル層を形成し、さらに素子形成領
域を分離する素子分離層を形成する工程と、エピタキシ
ャル層のうち第１のベースを形成すべき領域が開孔した
第１のレジスト膜を形成する工程と、この第１のレジス
ト膜をマスクとして、エピタキシャル層に不純物イオン
を注入し、第１のベースを形成する工程と、第１のレジ
スト膜を除去した後表面に層間絶縁膜を形成する工程
と、第１のベースより不純物濃度が低い第２のベースを
形成すべき領域を開孔部とするレジスト膜を層間絶縁膜
の表面に形成し、この第２のレジスト膜をマスクとして
層間絶縁膜に開孔部を形成する工程と、第２のレジスト
膜を除去して酸化処理を行い、第１のベースのうち開孔
部下に酸化膜を形成しこの部分の不純物濃度を低下させ
て第２のベースを形成する工程と、酸化膜を除去した後
多結晶シリコン膜を形成し、パターニングを行ってエミ
ッタ電極を形成する工程と、エミッタ電極に不純物イオ
ンを注入し熱工程を経て拡散させて、第２のベースの表
面にエミッタ層を形成する工程とを備えたことを特徴と
している。
あるいは、半導体基板上に埋め込み層、エピタキシャル
層を形成し、さらに素子形成領域を分離する素子分離層
を形成する工程と、エピタキシャル層のうち第１のベー
スを形成すべき領域が開孔した第１のレジスト膜を形成
する工程と、この第１のレジスト膜をマスクとしてエピ
タキシャル層に不純物イオンを注入し第１のベースを形
成する工程と、第１のレジスト膜を除去した後表面に第
１の層間絶縁膜を形成する工程と、この第１の層間絶縁
膜の表面に多結晶シリコン膜を形成する工程と、第１の
ベースより不純物濃度が低い第２のベースを形成すべき
領域を開孔部とする第２のレジスト膜を多結晶シリコン
膜を表面に形成しこの第２のレジスト膜をマスクとし
て、第１の層間絶縁膜及び多結晶シリコン膜に開孔部を
形成する工程と、第２のレジスト膜を除去した後、酸化
処理を行い、第１のベースのうち開孔部下に酸化膜を形
成しこの部分の不純物濃度を低下させて第２のベースを
形成する工程と、表面に第２の層間絶縁膜を形成する工
程と、第２の層間絶縁膜に異方性スイッチングを行い、
第１の層間絶縁膜のうちの開孔部の側面に側壁を形成す
る工程と、表面に多結晶シリコン膜を形成し、パターニ
ングを行ってエミッタ電極を形成する工程と、エミッタ
電極に不純物イオンを注入し、熱工程を経て拡散させ
て、第２のベースの表面にエミッタ層を形成する工程と
を備えたことを特徴としている。
層を形成し、さらに素子形成領域を分離する素子分離層
を形成する工程と、エピタキシャル層のうち第１のベー
スを形成すべき領域が開孔した第１のレジスト膜を形成
する工程と、この第１のレジスト膜をマスクとしてエピ
タキシャル層に不純物イオンを注入し第１のベースを形
成する工程と、第１のレジスト膜を除去した後表面に第
１の層間絶縁膜を形成する工程と、この第１の層間絶縁
膜の表面に多結晶シリコン膜を形成する工程と、第１の
ベースより不純物濃度が低い第２のベースを形成すべき
領域を開孔部とする第２のレジスト膜を多結晶シリコン
膜を表面に形成しこの第２のレジスト膜をマスクとし
て、第１の層間絶縁膜及び多結晶シリコン膜に開孔部を
形成する工程と、第２のレジスト膜を除去した後、酸化
処理を行い、第１のベースのうち開孔部下に酸化膜を形
成しこの部分の不純物濃度を低下させて第２のベースを
形成する工程と、表面に第２の層間絶縁膜を形成する工
程と、第２の層間絶縁膜に異方性スイッチングを行い、
第１の層間絶縁膜のうちの開孔部の側面に側壁を形成す
る工程と、表面に多結晶シリコン膜を形成し、パターニ
ングを行ってエミッタ電極を形成する工程と、エミッタ
電極に不純物イオンを注入し、熱工程を経て拡散させ
て、第２のベースの表面にエミッタ層を形成する工程と
を備えたことを特徴としている。
（作 用） 第１のベースのうち第２のベースを形成すべき領域に、
酸化処理により酸化膜が形成される。この酸化膜に、酸
化膜下の不純物が取り囲まれて、この部分の不純物濃度
が低下し、第２のベースが形成される。このようにし
て、不純物濃度の異なる第１のベースと第２のベースと
がセルフアラインにより形成されるため、マスク合わせ
を行って形成する場合に必要なマスクを合わせ余裕が不
要となり、素子を微細化することができる。
酸化処理により酸化膜が形成される。この酸化膜に、酸
化膜下の不純物が取り囲まれて、この部分の不純物濃度
が低下し、第２のベースが形成される。このようにし
て、不純物濃度の異なる第１のベースと第２のベースと
がセルフアラインにより形成されるため、マスク合わせ
を行って形成する場合に必要なマスクを合わせ余裕が不
要となり、素子を微細化することができる。
ここで、第２の層間絶縁膜に異方性スイッチングを行
い、第２のベースを形成すべき領域上に側壁を形成する
と、第１のベースとエミッタ層との間にスペーサが設け
られたことになる。このスペーサの厚み、即ち第２の層
間絶縁膜を形成する際の膜厚を変えることで、第１のベ
ースとエミッタ層との間の距離を高精度で制御すること
ができる。
い、第２のベースを形成すべき領域上に側壁を形成する
と、第１のベースとエミッタ層との間にスペーサが設け
られたことになる。このスペーサの厚み、即ち第２の層
間絶縁膜を形成する際の膜厚を変えることで、第１のベ
ースとエミッタ層との間の距離を高精度で制御すること
ができる。
（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図に、第１の実施例による製造方法を工程別に
示す。
る。第１図に、第１の実施例による製造方法を工程別に
示す。
従来の場合と同様に、半導体基板１の表面に、アンチモ
ン（Sb）を拡散させて埋め込み層２を形成する。その表
面にシリコンをエピタキシャル成長させて、エピタキシ
ャル層３を形成し、さらに形成すべき素子間に素子分離
層４を形成する。表面にレジスト膜を形成し、ベースp+
層を形成すべき領域が除去されるようにパターニングす
る。そして得られたレジスト膜５をマスクとして、フッ
化ボロンイオン（BF2 +）を、例えば加速電圧を50keV、
ドーズ量を５×1015（m-2）にして打ち込み、ベースp+6
を形成する。
ン（Sb）を拡散させて埋め込み層２を形成する。その表
面にシリコンをエピタキシャル成長させて、エピタキシ
ャル層３を形成し、さらに形成すべき素子間に素子分離
層４を形成する。表面にレジスト膜を形成し、ベースp+
層を形成すべき領域が除去されるようにパターニングす
る。そして得られたレジスト膜５をマスクとして、フッ
化ボロンイオン（BF2 +）を、例えば加速電圧を50keV、
ドーズ量を５×1015（m-2）にして打ち込み、ベースp+6
を形成する。
第１図（ｂ）のように先ずレジスト膜５を除去し、表面
上に例えば膜厚2000Åのシリコン酸化膜から成る層間絶
縁膜７を形成する。この層間絶縁膜７に対し、反応性イ
オンスイッチングを行ってエミッタ層を形成すべき部分
を除去し、開孔部7aを形成する。
上に例えば膜厚2000Åのシリコン酸化膜から成る層間絶
縁膜７を形成する。この層間絶縁膜７に対し、反応性イ
オンスイッチングを行ってエミッタ層を形成すべき部分
を除去し、開孔部7aを形成する。
次に、例えば850℃のウェット酸化による熱工程を経
て、開孔部7aの底面を酸化させて、酸化膜８を形成する
（第１図（ｃ））。ベースp+6領域の不純物のうち、酸
化膜８の下部に存在するものが、この酸化膜８に取り込
まれ、この領域の不純物の濃度が低下してベースp-6bが
形成される。この結果、セルフ・アラインでベースp+6a
とベースp-6bとが形成される。
て、開孔部7aの底面を酸化させて、酸化膜８を形成する
（第１図（ｃ））。ベースp+6領域の不純物のうち、酸
化膜８の下部に存在するものが、この酸化膜８に取り込
まれ、この領域の不純物の濃度が低下してベースp-6bが
形成される。この結果、セルフ・アラインでベースp+6a
とベースp-6bとが形成される。
その後、ウェットスイッチングにより酸化膜８を除去す
る。そして表面に、エミッタポリシリコン電極９を、例
えば2000Åの膜厚に形成する。このエミッタポリシリコ
ン電極９に、不純物イオンとして例えばヒ素（As）イオ
ンを、加速電圧50（keV）、ドーズ量１×1016（1/c
m２）で打ち込んで拡散させ、エミッタ層10を形成する
（第１図（ｄ））。これにより、NPN型バイポーラトラ
ンジスタが形成される。
る。そして表面に、エミッタポリシリコン電極９を、例
えば2000Åの膜厚に形成する。このエミッタポリシリコ
ン電極９に、不純物イオンとして例えばヒ素（As）イオ
ンを、加速電圧50（keV）、ドーズ量１×1016（1/c
m２）で打ち込んで拡散させ、エミッタ層10を形成する
（第１図（ｄ））。これにより、NPN型バイポーラトラ
ンジスタが形成される。
このように、エミッタ層10とベースp-6b、ベースp+6aが
セルフ・アラインで形成されるため、従来のようなマス
ク合わせによる余裕が不要で、微細なバイポーラトラン
ジスタを形成することが可能である。
セルフ・アラインで形成されるため、従来のようなマス
ク合わせによる余裕が不要で、微細なバイポーラトラン
ジスタを形成することが可能である。
次に、本発明の第２の実施例について第２図を用いて説
明する。
明する。
第１の実施例と同様に、半導体基板11の表面に埋め込み
層12、エピタキシャル層13及び素子分離層14を順に形成
する（第２図（ａ））。そして表面にレジスト膜を形成
し、ベースp+層を形成すべき領域が除去されるようにパ
ターニングする。得られたレジスト膜15をマスクとし
て、フッ化ボロンイオン（BF2 +）を、例えば加速電圧を
50keV、ドーズ量を５×1015（m-2）に設定して打ち込
み、ベースp+16を形成する。
層12、エピタキシャル層13及び素子分離層14を順に形成
する（第２図（ａ））。そして表面にレジスト膜を形成
し、ベースp+層を形成すべき領域が除去されるようにパ
ターニングする。得られたレジスト膜15をマスクとし
て、フッ化ボロンイオン（BF2 +）を、例えば加速電圧を
50keV、ドーズ量を５×1015（m-2）に設定して打ち込
み、ベースp+16を形成する。
第２図（ｂ）のようにレジスト膜15を除去し、表面上に
例えば低圧CVD法で膜厚2000Åのシリコン酸化膜から成
る層間絶縁膜17を形成する。さらにその表面上に、例え
ば低圧CVD法で、1000Åの膜厚にポリシリコンを堆積し
て、ポリシリコン膜18を形成する。
例えば低圧CVD法で膜厚2000Åのシリコン酸化膜から成
る層間絶縁膜17を形成する。さらにその表面上に、例え
ば低圧CVD法で、1000Åの膜厚にポリシリコンを堆積し
て、ポリシリコン膜18を形成する。
ポリシリコン膜18を表面上にレジストを塗布し、エミッ
タ層を形成すべき領域を除去する。得られた図示されて
いないレジスト膜をマスクとして、層間絶縁膜17及びポ
リシリコン膜18に対し、反応性イオンエッチングを行
い、エミッタ層を形成すべき部分を除去して開孔部17a
を形成する。この後、レジスト膜を除去する。
タ層を形成すべき領域を除去する。得られた図示されて
いないレジスト膜をマスクとして、層間絶縁膜17及びポ
リシリコン膜18に対し、反応性イオンエッチングを行
い、エミッタ層を形成すべき部分を除去して開孔部17a
を形成する。この後、レジスト膜を除去する。
次に、例えば850℃のウェット酸化による熱工程を経
て、開孔部17aの底面を酸化させて、約500Åの膜厚で酸
化膜19を形成する（第２図（ｃ））。この熱酸化によっ
て、ポリシリコン膜18の表面には、500Å程度の酸化膜1
8aが形成されることになる。
て、開孔部17aの底面を酸化させて、約500Åの膜厚で酸
化膜19を形成する（第２図（ｃ））。この熱酸化によっ
て、ポリシリコン膜18の表面には、500Å程度の酸化膜1
8aが形成されることになる。
そして、酸化膜19の下部にあるベースp+6領域の不純物
が、この酸化膜19に取り込まれて不純物濃度が低下し、
ベースp-16bが形成される。この結果、第１の実施例と
同様に、セルフ・アラインベースp+16aとベースp-16bと
が形成される。
が、この酸化膜19に取り込まれて不純物濃度が低下し、
ベースp-16bが形成される。この結果、第１の実施例と
同様に、セルフ・アラインベースp+16aとベースp-16bと
が形成される。
その後酸化膜18a,19を除去する。
次に表面全体に、例えばCVD法により1000Åの膜厚でシ
リコン酸化膜を堆積し、層間絶縁膜20を形成する（第２
図（ｄ））。
リコン酸化膜を堆積し、層間絶縁膜20を形成する（第２
図（ｄ））。
この層間絶縁膜20に対し、反応性イオンエッチングを行
ってエッチバックし、開孔部17aの側面に側壁20aを形成
する。ここでポリシリコン膜18は、エッチングの際に層
間絶縁膜17まで除去されないように保護し、絶縁性を確
保する役目を果す。
ってエッチバックし、開孔部17aの側面に側壁20aを形成
する。ここでポリシリコン膜18は、エッチングの際に層
間絶縁膜17まで除去されないように保護し、絶縁性を確
保する役目を果す。
その後、第１の実施例と同様に、エミッタポリシリコン
電極21を例えば2000Åの膜厚に形成する。このエミッタ
ポリシリコン電極21に、不純物イオンとして、例えばヒ
素（As）イオンを加速電圧50（keV）、ドーズ量１×10
16（1/cm２）で打ち込んで拡散させ、エミッタ層22を形
成する（第２図（ｅ））。このようにして、NPN型バイ
ポーラトランジスタが得られる。
電極21を例えば2000Åの膜厚に形成する。このエミッタ
ポリシリコン電極21に、不純物イオンとして、例えばヒ
素（As）イオンを加速電圧50（keV）、ドーズ量１×10
16（1/cm２）で打ち込んで拡散させ、エミッタ層22を形
成する（第２図（ｅ））。このようにして、NPN型バイ
ポーラトランジスタが得られる。
この第２の実施例によれば、ベースp+16aとエミッタ層2
2との間に、側壁20aがスペーサとして入る。従って、こ
の側壁20aとなる層間絶縁膜20の膜厚を変えることで、
ベースp+16aとエミッタ層22との間の距離を高精度で制
御することができ、微細なバイポーラトランジスタを形
成することができる。同時に、この距離を変えること
で、ベースとエミッタ間の耐圧を制御することも可能で
ある。
2との間に、側壁20aがスペーサとして入る。従って、こ
の側壁20aとなる層間絶縁膜20の膜厚を変えることで、
ベースp+16aとエミッタ層22との間の距離を高精度で制
御することができ、微細なバイポーラトランジスタを形
成することができる。同時に、この距離を変えること
で、ベースとエミッタ間の耐圧を制御することも可能で
ある。
上述した実施例は、いずれも一例であって本発明を限定
するものではない。例えば、第１図又は第２図に示され
た工程において、注入する不純物イオンとして異なるも
のを用いてもよい。
するものではない。例えば、第１図又は第２図に示され
た工程において、注入する不純物イオンとして異なるも
のを用いてもよい。
以上説明したように本発明によれば、第１のベースのう
ち所定領域に酸化膜を形成し、この酸化膜下の不純物を
取り囲んで不純物濃度を低下させて第２のベースを形成
し、不純物濃度の異なる第１のベースと第２のベースと
をセルフアラインで形成するため、マスク合わせ余裕が
不要で、素子を微細化することができる。
ち所定領域に酸化膜を形成し、この酸化膜下の不純物を
取り囲んで不純物濃度を低下させて第２のベースを形成
し、不純物濃度の異なる第１のベースと第２のベースと
をセルフアラインで形成するため、マスク合わせ余裕が
不要で、素子を微細化することができる。
また第２のベースを形成すべき領域上に側壁を形成する
場合には、この側壁の厚みを変えることで、第１のベー
スとエミッタ層との間の距離を高精度で制御することが
でき、素子の微細化並びに高精度な耐圧の制御が達成さ
れる。
場合には、この側壁の厚みを変えることで、第１のベー
スとエミッタ層との間の距離を高精度で制御することが
でき、素子の微細化並びに高精度な耐圧の制御が達成さ
れる。
第１図は本発明の第１の実施例による半導体装置の製造
方法を示した工程別素子断面図、第２図は本発明の第２
の実施例による半導体装置の製造方法を示した工程別素
子断面図、第３図は従来の半導体装置の製造方法を示し
た工程別素子断面図である。 1,11……半導体基板、2,12……埋め込み層、3,13……エ
ピタキシャル層、4,14……素子分離層、5,15……レジス
ト膜、6,16a……ベースp+、6b,16b……ベースp-、7,17
……層間絶縁膜、8,18a,19……酸化膜、9,21……エミッ
タポリシリコン電極、10,22……エミッタ層、18……ポ
リシリコン、20a……側壁。
方法を示した工程別素子断面図、第２図は本発明の第２
の実施例による半導体装置の製造方法を示した工程別素
子断面図、第３図は従来の半導体装置の製造方法を示し
た工程別素子断面図である。 1,11……半導体基板、2,12……埋め込み層、3,13……エ
ピタキシャル層、4,14……素子分離層、5,15……レジス
ト膜、6,16a……ベースp+、6b,16b……ベースp-、7,17
……層間絶縁膜、8,18a,19……酸化膜、9,21……エミッ
タポリシリコン電極、10,22……エミッタ層、18……ポ
リシリコン、20a……側壁。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (2)
- 【請求項１】半導体基板上に、埋め込み層、エピタキシ
ャル層を形成し、さらに素子形成領域を分離する素子分
離層を形成する工程と、 前記エピタキシャル層のうち、第１のベースを形成すべ
き領域が開孔した第１のレジスト膜を形成する工程と、 この第１のレジスト膜をマスクとして、前記エピタキシ
ャル層に不純物イオンを注入し、前記第１のベースを形
成する工程と、 前記第１のレジスト膜を除去した後、表面に層間絶縁膜
を形成する工程と、 前記第１のベースより不純物濃度が低い第２のベースを
形成すべき領域を開孔部とするレジスト膜を、前記層間
絶縁膜の表面に形成し、この第２のレジスト膜をマスク
として、前記層間絶縁膜に前記開孔部を形成する工程
と、 前記第２のレジスト膜を除去して酸化処理を行い、前記
第１のベースのうち前記開孔部下に酸化膜を形成し、こ
の部分の不純物濃度を低下させて、前記第２のベースを
形成する工程と、 前記酸化膜を除去した後、多結晶シリコン膜を形成し、
パターニングを行ってエミッタ電極を形成する工程と、 前記エミッタ電極に不純物イオンを注入し、熱工程を経
て拡散させて、前記第２のベースの表面にエミッタ層を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 - 【請求項２】半導体基板上に、埋め込み層、エピタキシ
ャル層を形成し、さらに素子形成領域を分離する素子分
離層を形成する工程と、 前記エピタキシャル層のうち、第１のベースを形成すべ
き領域が開孔した第１のレジスト膜を形成する工程と、 この第１のレジスト膜をマスクとして、前記エピタキシ
ャル層に不純物イオンを注入し、前記第１のベースを形
成する工程と、 前記第１のレジスト膜を除去した後、表面に第１の層間
絶縁膜を形成する工程と、 この第１の層間絶縁膜の表面に多結晶シリコン膜を形成
する工程と、 前記第１のベースより不純物濃度が低い第２のベースを
形成すべき領域を開孔部とする第２のレジスト膜を、前
記多結晶シリコン膜の表面に形成し、この第２のレジス
ト膜をマスクとして、前記第１の層間絶縁膜及び前記多
結晶シリコン膜に前記開孔部を形成する工程と、 前記第２のレジスト膜を除去した後、酸化処理を行い、
前記第１のベースのうち前記開孔部下に酸化膜を形成
し、この部分の不純物濃度を低下させて、前記第２のベ
ースを形成する工程と、 表面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜に異方性スイッチングを行い、前
記開孔部の側面に側壁を形成する工程と、 表面に多結晶シリコン膜を形成し、パターニングを行っ
てエミッタ電極を形成する工程と、 前記エミッタ電極に不純物イオンを注入し、熱工程を経
て拡散させて、前記第２のベースの表面にエミッタ層を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028014A JPH0756870B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
| KR1019910001359A KR940003379B1 (ko) | 1990-02-07 | 1991-01-28 | 반도체장치의 제조방법 |
| US07/652,785 US5213988A (en) | 1990-02-07 | 1991-02-07 | Method of manufacturing bipolar transistor with self-aligned base regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028014A JPH0756870B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232237A JPH03232237A (ja) | 1991-10-16 |
| JPH0756870B2 true JPH0756870B2 (ja) | 1995-06-14 |
Family
ID=12236915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028014A Expired - Fee Related JPH0756870B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5213988A (ja) |
| JP (1) | JPH0756870B2 (ja) |
| KR (1) | KR940003379B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077752A (en) * | 1995-11-20 | 2000-06-20 | Telefonaktiebolaget Lm Ericsson | Method in the manufacturing of a semiconductor device |
| US6211028B1 (en) | 1999-02-05 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Twin current bipolar device with hi-lo base profile |
| DE19933959A1 (de) * | 1999-07-20 | 2001-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung zweier unterschiedlich dotierter benachbarter Gebiete in einem integrierten Halbleiter |
| US20060049464A1 (en) | 2004-09-03 | 2006-03-09 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
| US8810005B1 (en) | 2013-03-01 | 2014-08-19 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| US8946861B2 (en) | 2013-06-11 | 2015-02-03 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3418186A (en) * | 1965-01-11 | 1968-12-24 | Uniroyal Inc | Method for making toothed drive belts |
| US4495512A (en) * | 1982-06-07 | 1985-01-22 | International Business Machines Corporation | Self-aligned bipolar transistor with inverted polycide base contact |
| DE3330895A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| JP2625873B2 (ja) * | 1988-05-09 | 1997-07-02 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
-
1990
- 1990-02-07 JP JP2028014A patent/JPH0756870B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-28 KR KR1019910001359A patent/KR940003379B1/ko not_active IP Right Cessation
- 1991-02-07 US US07/652,785 patent/US5213988A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03232237A (ja) | 1991-10-16 |
| KR940003379B1 (ko) | 1994-04-21 |
| US5213988A (en) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |