JPH05347312A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05347312A JPH05347312A JP17947592A JP17947592A JPH05347312A JP H05347312 A JPH05347312 A JP H05347312A JP 17947592 A JP17947592 A JP 17947592A JP 17947592 A JP17947592 A JP 17947592A JP H05347312 A JPH05347312 A JP H05347312A
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Abstract
(57)【要約】
【目的】 バイポーラトランジスタが、埋込層の上方向
への拡散によって影響を受けることのないようにする。
ベース幅の制御を正確に行いうるようにする。 【構成】 ｐ型シリコン基板１上にｎ+ 型埋め込み層２
を形成し、ｎ型エピタキシャル層３を堆積する。ｎ+ 型
コレクタ領域９、ポリシリコンからなるコレクタ電極１
０ｂを形成した後、ｐ- 型ベース領域１３ｂを形成す
る。フォトレジスト膜１４を設けこれをマスクにトレン
チを開口し、斜め方向のイオン注入によりｐ型ベース領
域１５を形成し、続いて、注入角度をより斜めにしてイ
オン注入を行いエミッタ領域１６を形成する（ａ）。次
に、窒化シリコン膜１６でトレンチ内のベース領域を覆
った後、ポリシリコンのエミッタ電極１９を形成する。
サイドウォール２０、酸化シリコン膜２１を形成した
後、フォトレジスト膜２２をマスクとしてｐ+ 型ベース
領域２３ｂを形成する。
への拡散によって影響を受けることのないようにする。
ベース幅の制御を正確に行いうるようにする。 【構成】 ｐ型シリコン基板１上にｎ+ 型埋め込み層２
を形成し、ｎ型エピタキシャル層３を堆積する。ｎ+ 型
コレクタ領域９、ポリシリコンからなるコレクタ電極１
０ｂを形成した後、ｐ- 型ベース領域１３ｂを形成す
る。フォトレジスト膜１４を設けこれをマスクにトレン
チを開口し、斜め方向のイオン注入によりｐ型ベース領
域１５を形成し、続いて、注入角度をより斜めにしてイ
オン注入を行いエミッタ領域１６を形成する（ａ）。次
に、窒化シリコン膜１６でトレンチ内のベース領域を覆
った後、ポリシリコンのエミッタ電極１９を形成する。
サイドウォール２０、酸化シリコン膜２１を形成した
後、フォトレジスト膜２２をマスクとしてｐ+ 型ベース
領域２３ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＢｉＣＭＯＳ集積回路等におけるバイポー
ラ素子の製造方法に関する。
に関し、特にＢｉＣＭＯＳ集積回路等におけるバイポー
ラ素子の製造方法に関する。
【０００２】
【従来の技術】図４の（ａ）〜（ｃ）および図５の
（ａ）〜（ｃ）は、従来のＢｉＣＭＯＳ集積回路の製造
方法を説明するための工程断面図である。ここでは説明
の簡略化のため、ｐＭＯＳトランジスタとｎｐｎバイポ
ーラトランジスタが同一基板上に隣接して配置された場
合について述べる。
（ａ）〜（ｃ）は、従来のＢｉＣＭＯＳ集積回路の製造
方法を説明するための工程断面図である。ここでは説明
の簡略化のため、ｐＭＯＳトランジスタとｎｐｎバイポ
ーラトランジスタが同一基板上に隣接して配置された場
合について述べる。
【０００３】まず、図４の（ａ）に示すように、ｐ型シ
リコン基板１の表面にｎ+ 型埋め込み層２を形成し、そ
の上にｎ型エピタキシャル層３を膜厚約１．６μｍに成
長させ、続いて通常の選択酸化工程によりフィールド酸
化膜４を形成する。続いて、ｎウェル５、チャネル領域
６を形成し、その後、膜厚約１５ｎｍのゲート酸化膜７
を形成する。
リコン基板１の表面にｎ+ 型埋め込み層２を形成し、そ
の上にｎ型エピタキシャル層３を膜厚約１．６μｍに成
長させ、続いて通常の選択酸化工程によりフィールド酸
化膜４を形成する。続いて、ｎウェル５、チャネル領域
６を形成し、その後、膜厚約１５ｎｍのゲート酸化膜７
を形成する。
【０００４】次に、ｎｐｎバイポーラトランジスタのコ
レクタ拡散層を形成すべき領域上の酸化膜のみを除去
し、続いてポリシリコン膜を成長させた後、ＰＯＣｌ3
雰囲気中でリン拡散を行ってｎ+ 型コレクタ領域９ａを
形成する。その後、ポリシリコン膜を選択除去してゲー
ト電極１０ａ、コレクタ電極１０ｃを形成する。
レクタ拡散層を形成すべき領域上の酸化膜のみを除去
し、続いてポリシリコン膜を成長させた後、ＰＯＣｌ3
雰囲気中でリン拡散を行ってｎ+ 型コレクタ領域９ａを
形成する。その後、ポリシリコン膜を選択除去してゲー
ト電極１０ａ、コレクタ電極１０ｃを形成する。
【０００５】次に、図４の（ｂ）に示すように、フォト
レジスト膜２４をマスクとしてボロンイオンを、エネル
ギー３０ｋｅＶ、ドーズ量３．０×１０13cm-2の条件で
注入し、ｐＭＯＳトランジスタのｐ- 型ソース・ドレイ
ン領域１３ａを形成する。
レジスト膜２４をマスクとしてボロンイオンを、エネル
ギー３０ｋｅＶ、ドーズ量３．０×１０13cm-2の条件で
注入し、ｐＭＯＳトランジスタのｐ- 型ソース・ドレイ
ン領域１３ａを形成する。
【０００６】次に、図４の（ｃ）に示すように、ｎｐｎ
バイポーラトランジスタのベースとなるべき領域上を開
口したフォトレジスト膜２５を設け、これをマスクとし
てボロンイオンを、エネルギー３０ｋｅＶ、ドーズ量約
２．０×１０13cm-2の条件で注入し、ｐ型ベース領域１
５ａを形成する。
バイポーラトランジスタのベースとなるべき領域上を開
口したフォトレジスト膜２５を設け、これをマスクとし
てボロンイオンを、エネルギー３０ｋｅＶ、ドーズ量約
２．０×１０13cm-2の条件で注入し、ｐ型ベース領域１
５ａを形成する。
【０００７】次に、図５の（ａ）に示すように、全面に
酸化シリコン膜２０ａを成長させ、バイポーラトランジ
スタのベース領域上の一部をフォトレジスト膜で被覆し
た後、エッチバックしてサイドウォール２０を形成す
る。次に、全面に膜厚約２５ｎｍの酸化シリコン膜２１
を成長させ、続いて、フォトレジスト膜２２をマスクと
してｐＭＯＳトランジスタのソース、ドレイン領域とな
るべき部分およびｎｐｎバイポーラトランジスタのベー
スとなるべき部分にボロンイオンを、エネルギー７０ｋ
ｅＶ、ドーズ量約５．０×１０15cm-2の条件で注入して
ｐ+ 型ソース・ドレイン領域２３ａおよびｐ+ 型ベース
領域２３ｂを形成する。
酸化シリコン膜２０ａを成長させ、バイポーラトランジ
スタのベース領域上の一部をフォトレジスト膜で被覆し
た後、エッチバックしてサイドウォール２０を形成す
る。次に、全面に膜厚約２５ｎｍの酸化シリコン膜２１
を成長させ、続いて、フォトレジスト膜２２をマスクと
してｐＭＯＳトランジスタのソース、ドレイン領域とな
るべき部分およびｎｐｎバイポーラトランジスタのベー
スとなるべき部分にボロンイオンを、エネルギー７０ｋ
ｅＶ、ドーズ量約５．０×１０15cm-2の条件で注入して
ｐ+ 型ソース・ドレイン領域２３ａおよびｐ+ 型ベース
領域２３ｂを形成する。
【０００８】次に、図５の（ｂ）に示すように、バイポ
ーラトランジスタのエミッタ領域となるべき部分の酸化
シリコン膜２０ａを選択的に除去した後、ポリシリコン
膜２６を形成し、続いてヒ素イオンを、エネルギー７０
ｋｅＶ、ドーズ量約１．５×１０16cm-2の条件で注入
し、熱処理を行うことによりエミッタ領域１６ａを形成
する。
ーラトランジスタのエミッタ領域となるべき部分の酸化
シリコン膜２０ａを選択的に除去した後、ポリシリコン
膜２６を形成し、続いてヒ素イオンを、エネルギー７０
ｋｅＶ、ドーズ量約１．５×１０16cm-2の条件で注入
し、熱処理を行うことによりエミッタ領域１６ａを形成
する。
【０００９】次に、図５の（ｃ）に示すように、エミッ
タ部分を除いてポリシリコンを除去してエミッタ電極１
９ａを形成する。次いで、層間絶縁膜として例えばＰＳ
Ｇ膜を成長させ、ＭＯＳトランジスタおよびバイポーラ
トランジスタの電極部分を開口し、アルミニウムによる
配線加工を施すことにより所望の半導体装置を得ること
ができる。
タ部分を除いてポリシリコンを除去してエミッタ電極１
９ａを形成する。次いで、層間絶縁膜として例えばＰＳ
Ｇ膜を成長させ、ＭＯＳトランジスタおよびバイポーラ
トランジスタの電極部分を開口し、アルミニウムによる
配線加工を施すことにより所望の半導体装置を得ること
ができる。
【００１０】
【発明が解決しようとする課題】前述した従来の半導体
装置の製造方法では、ｎ+ 型埋め込み層からのエピタキ
シャル成長時のオートドーピングや、その後の酸化、拡
散などの熱処理工程における拡散により、ベース領域内
の上方にまで拡散領域が形成されるため、バイポーラト
ランジスタの特性の制御性が悪く、またコレクタ−ベー
ス間の耐圧が低下するという問題も起きた。さらに、上
記製造方法では、ｐ型ベース領域とエミッタ領域とを形
成する際、それぞれ別々のフォトレジストマスクを使用
するため、製造工程が複雑となり、また製造時間が長期
化していた。
装置の製造方法では、ｎ+ 型埋め込み層からのエピタキ
シャル成長時のオートドーピングや、その後の酸化、拡
散などの熱処理工程における拡散により、ベース領域内
の上方にまで拡散領域が形成されるため、バイポーラト
ランジスタの特性の制御性が悪く、またコレクタ−ベー
ス間の耐圧が低下するという問題も起きた。さらに、上
記製造方法では、ｐ型ベース領域とエミッタ領域とを形
成する際、それぞれ別々のフォトレジストマスクを使用
するため、製造工程が複雑となり、また製造時間が長期
化していた。
【００１１】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、第１導電型の半導体層（３）上に、所望
の位置に開口を有するフォトレジスト膜（１４）を形成
する工程と、前記フォトレジスト膜をマスクとして前記
半導体層に所望の深さのトレンチを形成する工程と、前
記フォトレジスト膜をマスクとして第２導電型不純物を
イオン注入して前記トレンチの側面および底面に第２導
電型領域（１５）を形成する工程と、前記フォトレジス
ト膜をマスクとして第１導電型不純物を斜め方向からイ
オン注入して、前記第２導電型領域（１５）の表面領域
内の前記トレンチの側壁部分のみに第１導電型領域（１
６）を形成する工程と、を含むものである。
の製造方法は、第１導電型の半導体層（３）上に、所望
の位置に開口を有するフォトレジスト膜（１４）を形成
する工程と、前記フォトレジスト膜をマスクとして前記
半導体層に所望の深さのトレンチを形成する工程と、前
記フォトレジスト膜をマスクとして第２導電型不純物を
イオン注入して前記トレンチの側面および底面に第２導
電型領域（１５）を形成する工程と、前記フォトレジス
ト膜をマスクとして第１導電型不純物を斜め方向からイ
オン注入して、前記第２導電型領域（１５）の表面領域
内の前記トレンチの側壁部分のみに第１導電型領域（１
６）を形成する工程と、を含むものである。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｃ）および図２の（ａ）
〜（ｃ）は、本発明の第１の実施例を説明するための工
程断面図である。まず、図１の（ａ）に示すように、ｐ
型シリコン基板１の表面にｎ+ 型埋め込み層２を形成
し、膜厚約１．６μｍのｎ型エピタキシャル層３を成長
させた後、通常の選択酸化工程によりフィールド酸化膜
４を形成して素子分離を行う。続いて、選択的イオン注
入によりｎウェル５、チャネル領域６を形成した後、熱
酸化により膜厚約１５ｎｍのゲート酸化膜７を形成す
る。
て説明する。図１の（ａ）〜（ｃ）および図２の（ａ）
〜（ｃ）は、本発明の第１の実施例を説明するための工
程断面図である。まず、図１の（ａ）に示すように、ｐ
型シリコン基板１の表面にｎ+ 型埋め込み層２を形成
し、膜厚約１．６μｍのｎ型エピタキシャル層３を成長
させた後、通常の選択酸化工程によりフィールド酸化膜
４を形成して素子分離を行う。続いて、選択的イオン注
入によりｎウェル５、チャネル領域６を形成した後、熱
酸化により膜厚約１５ｎｍのゲート酸化膜７を形成す
る。
【００１３】次に、ｎｐｎバイポーラトランジスタのコ
レクタ部分のみを開口したフォトレジスト膜８を形成
し、これをマスクとしてドライエッチングを行ってコレ
クタ領域に深さ０．８μｍのトレンチを開口する。続い
てリンイオンをエネルギー２２０ｋｅＶ、ドーズ量約
３．５×１０14cm-2、注入角度を垂直方向に対して１８
°の角度で注入してｎ+ 型コレクタ領域９を形成する。
レクタ部分のみを開口したフォトレジスト膜８を形成
し、これをマスクとしてドライエッチングを行ってコレ
クタ領域に深さ０．８μｍのトレンチを開口する。続い
てリンイオンをエネルギー２２０ｋｅＶ、ドーズ量約
３．５×１０14cm-2、注入角度を垂直方向に対して１８
°の角度で注入してｎ+ 型コレクタ領域９を形成する。
【００１４】次に、図１の（ｂ）に示すように、ポリシ
リコン膜を成長させた後、リンをＰＯＣｌ3 雰囲気中で
拡散し、続いてポリシリコン膜を選択的に除去してゲー
ト電極１０ａ、コレクタ電極１０ｂを形成する。
リコン膜を成長させた後、リンをＰＯＣｌ3 雰囲気中で
拡散し、続いてポリシリコン膜を選択的に除去してゲー
ト電極１０ａ、コレクタ電極１０ｂを形成する。
【００１５】次に、図１の（ｃ）に示すように、全面に
膜厚約２５ｎｍの酸化シリコン膜１１を成長させた後、
フォトレジスト膜１２をマスクとして、ｐＭＯＳトラン
ジスタのソース・ドレイン領域となるべき部分およびｎ
ｐｎバイポーラトランジスタのベース領域となるべき部
分にボロンイオンをエネルギー３０ｋｅＶ、ドーズ量約
３．０×１０13cm-2の条件で注入してｐ- 型ソース・ド
レイン領域１３ａおよびｐ- 型ベース領域１３ｂを形成
する。
膜厚約２５ｎｍの酸化シリコン膜１１を成長させた後、
フォトレジスト膜１２をマスクとして、ｐＭＯＳトラン
ジスタのソース・ドレイン領域となるべき部分およびｎ
ｐｎバイポーラトランジスタのベース領域となるべき部
分にボロンイオンをエネルギー３０ｋｅＶ、ドーズ量約
３．０×１０13cm-2の条件で注入してｐ- 型ソース・ド
レイン領域１３ａおよびｐ- 型ベース領域１３ｂを形成
する。
【００１６】次に、図２の（ａ）に示すように、ｐ- 型
ベース領域１３ｂのコレクタ側端部に開口を有するフォ
トレジスト膜１４を設け、これをマスクとしてドライエ
ッチングを行い、幅０．５μｍ、深さ０．５μｍのトレ
ンチを開口する。続いて、ボロンイオンを、エネルギー
の２２０ｋｅＶ、ドーズ量約３．０×１０13cm-2、注入
角度を垂直方向に対して１８°の角度で注入してｐ型ベ
ース領域１５を形成する。次いで、リンイオンをエネル
ギー１６０ｋｅＶ、ドーズ量約３．５×１０14cm-2、注
入角度を垂直方向に対して２２°の角度で注入してエミ
ッタ領域１６を形成する。
ベース領域１３ｂのコレクタ側端部に開口を有するフォ
トレジスト膜１４を設け、これをマスクとしてドライエ
ッチングを行い、幅０．５μｍ、深さ０．５μｍのトレ
ンチを開口する。続いて、ボロンイオンを、エネルギー
の２２０ｋｅＶ、ドーズ量約３．０×１０13cm-2、注入
角度を垂直方向に対して１８°の角度で注入してｐ型ベ
ース領域１５を形成する。次いで、リンイオンをエネル
ギー１６０ｋｅＶ、ドーズ量約３．５×１０14cm-2、注
入角度を垂直方向に対して２２°の角度で注入してエミ
ッタ領域１６を形成する。
【００１７】次に、図２の（ｂ）に示すように、全面に
薄い窒化シリコン膜１７を膜厚約４０ｎｍに成長させた
後、フォトレジスト膜１８を塗布し、続いてエッチバッ
クを行い、トレンチ内にフォトレジスト膜１８を選択的
に残す。続いて、フォトレジスト膜１８をマスクとして
ドライエッチングを行って窒化シリコン膜１７を、ｐ型
ベース領域１５を覆う部分は少なくとも完全に残るよう
に、選択的に除去してエミッタ領域１６の側面を露出さ
せる。
薄い窒化シリコン膜１７を膜厚約４０ｎｍに成長させた
後、フォトレジスト膜１８を塗布し、続いてエッチバッ
クを行い、トレンチ内にフォトレジスト膜１８を選択的
に残す。続いて、フォトレジスト膜１８をマスクとして
ドライエッチングを行って窒化シリコン膜１７を、ｐ型
ベース領域１５を覆う部分は少なくとも完全に残るよう
に、選択的に除去してエミッタ領域１６の側面を露出さ
せる。
【００１８】次に、図２の（ｃ）に示すように、ポリシ
リコン膜を成長させ、リンイオンの注入を行った後、ド
ライエッチングにより選択除去を行ってエミッタ電極１
９を形成する。続いて、全面に酸化シリコン膜を成長さ
せエッチバック法によりサイドウォール２０を形成した
後、全面に薄い酸化シリコン膜２１を膜厚約２５ｎｍに
成長させ、続いて、フォトレジスト膜２２をマスクとし
て、ｐＭＯＳトランジスタのソース・ドレイン領域とな
るべき部分およびｎｐｎバイポーラトランジスタのベー
ス領域となるべき部分に、ボロンイオンを、エネルギー
７０ｋｅＶ、ドーズ量約５．０×１０15cm-2の条件で注
入して、ｐ+ 型ソース・ドレイン領域２３ａおよびｐ+
型ベース領域２３ｂを形成する。
リコン膜を成長させ、リンイオンの注入を行った後、ド
ライエッチングにより選択除去を行ってエミッタ電極１
９を形成する。続いて、全面に酸化シリコン膜を成長さ
せエッチバック法によりサイドウォール２０を形成した
後、全面に薄い酸化シリコン膜２１を膜厚約２５ｎｍに
成長させ、続いて、フォトレジスト膜２２をマスクとし
て、ｐＭＯＳトランジスタのソース・ドレイン領域とな
るべき部分およびｎｐｎバイポーラトランジスタのベー
ス領域となるべき部分に、ボロンイオンを、エネルギー
７０ｋｅＶ、ドーズ量約５．０×１０15cm-2の条件で注
入して、ｐ+ 型ソース・ドレイン領域２３ａおよびｐ+
型ベース領域２３ｂを形成する。
【００１９】次いで、層間絶縁膜としてＰＳＧ膜を成長
させ、ＭＯＳトランジスタおよびバイポーラトランジス
タの電極部分を開口し、アルミニウムによる配線加工を
施すことにより所望の半導体装置を得ることができる。
させ、ＭＯＳトランジスタおよびバイポーラトランジス
タの電極部分を開口し、アルミニウムによる配線加工を
施すことにより所望の半導体装置を得ることができる。
【００２０】本発明は、バイポーラトランジスタを形成
するのに、上記図２の（ａ）に示した工程を採用してい
るため、ベース幅を正確に制御することができる。実
際、上記実施例の条件により、ベース幅が約０．１μｍ
のラテラル型トランジスタを得ることができた。そし
て、トランジスタがラテラル型となったことにより、ｎ
+型埋め込み層が、エピタキシャル成長時のオートドー
ピングや、その他の酸化、拡散などの熱処理工程によっ
て上方向に拡散しても、トランジスタの特性が影響を受
けることはなくなる。即ち、本発明により、トランジス
タ特性の制御性を向上させることができる。
するのに、上記図２の（ａ）に示した工程を採用してい
るため、ベース幅を正確に制御することができる。実
際、上記実施例の条件により、ベース幅が約０．１μｍ
のラテラル型トランジスタを得ることができた。そし
て、トランジスタがラテラル型となったことにより、ｎ
+型埋め込み層が、エピタキシャル成長時のオートドー
ピングや、その他の酸化、拡散などの熱処理工程によっ
て上方向に拡散しても、トランジスタの特性が影響を受
けることはなくなる。即ち、本発明により、トランジス
タ特性の制御性を向上させることができる。
【００２１】また、本発明の製造方法によれば、ｐ型ベ
ース領域１５とエミッタ領域１６とを同一のフォトレジ
ストマスクで形成することができるため、従来の製造工
程に対してフォトレジスト工程を１つ削減することがで
き、製造工程の簡素化と製造期間の短縮を達成すること
ができる。
ース領域１５とエミッタ領域１６とを同一のフォトレジ
ストマスクで形成することができるため、従来の製造工
程に対してフォトレジスト工程を１つ削減することがで
き、製造工程の簡素化と製造期間の短縮を達成すること
ができる。
【００２２】図３の（ａ）、（ｂ）は、本発明の第２の
実施例を説明するための工程断面図である。まず、図３
の（ａ）に示すように、ｐ型シリコン基板１上に、膜厚
約１．６μｍのｎ型エピタキシャル層３を成長させた
後、通常の選択酸化工程によりフィールド酸化膜４を形
成して素子分離を行う。続いて、選択的イオン注入によ
りｎウェル５、チャネル領域６を形成した後、熱酸化に
より膜厚約１５ｎｍのゲート酸化膜７を形成する。
実施例を説明するための工程断面図である。まず、図３
の（ａ）に示すように、ｐ型シリコン基板１上に、膜厚
約１．６μｍのｎ型エピタキシャル層３を成長させた
後、通常の選択酸化工程によりフィールド酸化膜４を形
成して素子分離を行う。続いて、選択的イオン注入によ
りｎウェル５、チャネル領域６を形成した後、熱酸化に
より膜厚約１５ｎｍのゲート酸化膜７を形成する。
【００２３】次に、ｎｐｎバイポーラトランジスタのコ
レクタ部分のみを開口したフォトレジスト膜８を形成
し、これをマスクとしてドライエッチングを行ってコレ
クタ領域に深さ０．８μｍのトレンチを開口する。続い
てリンイオンをエネルギー２２０ｋｅＶ、ドーズ量約
３．５×１０14cm-2、注入角度を垂直方向に対して１８
°の角度で注入してｎ+ 型コレクタ領域９を形成する。
レクタ部分のみを開口したフォトレジスト膜８を形成
し、これをマスクとしてドライエッチングを行ってコレ
クタ領域に深さ０．８μｍのトレンチを開口する。続い
てリンイオンをエネルギー２２０ｋｅＶ、ドーズ量約
３．５×１０14cm-2、注入角度を垂直方向に対して１８
°の角度で注入してｎ+ 型コレクタ領域９を形成する。
【００２４】以下、第１の実施例の図１の（ｂ）から図
２の（ｃ）までの工程と同様な製造工程を行うことによ
り図３の（ｂ）に示した断面構造の半導体装置が得られ
る。その後、常法により層間絶縁膜とアルミニウム配線
とを形成して所望の半導体装置を得ることができる。
２の（ｃ）までの工程と同様な製造工程を行うことによ
り図３の（ｂ）に示した断面構造の半導体装置が得られ
る。その後、常法により層間絶縁膜とアルミニウム配線
とを形成して所望の半導体装置を得ることができる。
【００２５】本実施例では、ｎ+ 型埋め込み層そのもの
が除去されたことにより、埋め込み層からのオートドー
ピング、拡散がなくなり、バイポーラトランジスタの特
性を一層安定化させることができる。また、埋め込み層
の形成を省略した分、第１の実施例からフォトレジスト
工程をさらに１つ削減することができ製造期間を一層短
くすることができる。
が除去されたことにより、埋め込み層からのオートドー
ピング、拡散がなくなり、バイポーラトランジスタの特
性を一層安定化させることができる。また、埋め込み層
の形成を省略した分、第１の実施例からフォトレジスト
工程をさらに１つ削減することができ製造期間を一層短
くすることができる。
【００２６】
【発明の効果】以上説明したように、本発明は、ｎ型半
導体層上にフォトレジストマスクを設け、このマスクを
用いてトレンチを形成し、斜め方向のイオン注入を利用
してトレンチ側面にｐ型拡散層とｎ型拡散層を形成する
ものであるので、本発明によれば、ＢｉＣＭＯＳ集積回
路等におけるバイポーラ素子をラテラル構造のものとす
ることができ、この素子の特性が、ｎ+ 型埋め込み層か
らのオートドーピング、拡散等によって影響を受けるこ
とのないようにすることができる。さらに、上記製法に
より、ベース幅等の素子サイズを正確にコントロールす
ることができるため、本発明によれば、均等でかつ安定
した特性のバイポーラ素子を得ることができる。また、
本発明によれば、２つの拡散層を１つのフォトレジスト
マスクにより形成できるため、製造工程の簡素化と製造
期間の短縮とを実現することができる。
導体層上にフォトレジストマスクを設け、このマスクを
用いてトレンチを形成し、斜め方向のイオン注入を利用
してトレンチ側面にｐ型拡散層とｎ型拡散層を形成する
ものであるので、本発明によれば、ＢｉＣＭＯＳ集積回
路等におけるバイポーラ素子をラテラル構造のものとす
ることができ、この素子の特性が、ｎ+ 型埋め込み層か
らのオートドーピング、拡散等によって影響を受けるこ
とのないようにすることができる。さらに、上記製法に
より、ベース幅等の素子サイズを正確にコントロールす
ることができるため、本発明によれば、均等でかつ安定
した特性のバイポーラ素子を得ることができる。また、
本発明によれば、２つの拡散層を１つのフォトレジスト
マスクにより形成できるため、製造工程の簡素化と製造
期間の短縮とを実現することができる。
【図１】 本発明の第１の実施例を示す工程断面図の一
部。
部。
【図２】 本発明の第１の実施例を示す工程断面図の一
部。
部。
【図３】 本発明の第２の実施例を示す工程断面図。
【図４】 従来例の工程断面図の一部。
【図５】 従来例の工程断面図の一部。
１ ｐ型シリコン基板 ２ ｎ+ 型埋め込み層 ３ ｎ型エピタキシャル層 ４ フィールド酸化膜 ５ ｎウェル ６ チャネル領域 ７ ゲート酸化膜 ８、１２、１４、１８、２２、２４、２５ フォトレジ
スト膜 ９、９ａ ｎ+ 型コレクタ領域 １０ａ ゲート電極 １０ｂ、１０ｃ コレクタ電極 １１ 酸化シリコン膜 １３ａ ｐ- 型ソース・ドレイン領域 １３ｂ ｐ- 型ベース領域 １５、１５ａ ｐ型ベース領域 １６、１６ａ エミッタ領域 １７ 窒化シリコン膜 １９、１９ａ エミッタ電極 ２０ サイドウォール ２０ａ、２１ 酸化シリコン膜 ２３ａ ｐ+ 型ソース・ドレイン領域 ２３ｂ ｐ+ 型ベース領域 ２６ ポリシリコン膜
スト膜 ９、９ａ ｎ+ 型コレクタ領域 １０ａ ゲート電極 １０ｂ、１０ｃ コレクタ電極 １１ 酸化シリコン膜 １３ａ ｐ- 型ソース・ドレイン領域 １３ｂ ｐ- 型ベース領域 １５、１５ａ ｐ型ベース領域 １６、１６ａ エミッタ領域 １７ 窒化シリコン膜 １９、１９ａ エミッタ電極 ２０ サイドウォール ２０ａ、２１ 酸化シリコン膜 ２３ａ ｐ+ 型ソース・ドレイン領域 ２３ｂ ｐ+ 型ベース領域 ２６ ポリシリコン膜
Claims (1)
- 【請求項１】 第１導電型の半導体層（３）上に、所望
の位置に開口を有するフォトレジスト膜（１４）を形成
する工程と、 前記フォトレジスト膜をマスクとして前記半導体層に所
望の深さのトレンチを形成する工程と、 前記フォトレジスト膜をマスクとして第２導電型不純物
をイオン注入して前記トレンチの側面および底面に第２
導電型領域（１５）を形成する工程と、 前記フォトレジスト膜をマスクとして第１導電型不純物
を斜め方向からイオン注入して、前記第２導電型領域
（１５）の表面領域内の前記トレンチの側壁部分のみに
第１導電型領域（１６）を形成する工程と、 を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947592A JPH05347312A (ja) | 1992-06-12 | 1992-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947592A JPH05347312A (ja) | 1992-06-12 | 1992-06-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347312A true JPH05347312A (ja) | 1993-12-27 |
Family
ID=16066500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17947592A Pending JPH05347312A (ja) | 1992-06-12 | 1992-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
-
1992
- 1992-06-12 JP JP17947592A patent/JPH05347312A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
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