JPH0527265B2 - - Google Patents
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- JPH0527265B2 JPH0527265B2 JP58182655A JP18265583A JPH0527265B2 JP H0527265 B2 JPH0527265 B2 JP H0527265B2 JP 58182655 A JP58182655 A JP 58182655A JP 18265583 A JP18265583 A JP 18265583A JP H0527265 B2 JPH0527265 B2 JP H0527265B2
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Classifications
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型MOS半導体装置の製造方法の
改良に関する。
改良に関する。
周知の如く、相補型MOS半導体装置（以下
CMOSと略す）は同一基板上にｐチヤンネルTr
とｎチヤンネルTrを形成したものである。特に、
最近のCOMSは高密度、高集積化に伴ない微細
化技術の確立が要望されている。
CMOSと略す）は同一基板上にｐチヤンネルTr
とｎチヤンネルTrを形成したものである。特に、
最近のCOMSは高密度、高集積化に伴ない微細
化技術の確立が要望されている。
ところで、従来のCMOSは以下に示す方法に
より製造されている。
より製造されている。
まず、例えばｎ型（100）面のシリコン基板１
上に熱酸化膜２を成長させ、更に写真蝕刻法によ
りウエル予定部が除去されたレジストパターン３
を形成した後、これをマスクとしてボロンを例え
ば100keV、ドーズ量8.5×1012cm-2の条件でイオ
ン注入して基板１にボロンイオン注入層４を形成
する（第１図ａ図示）。つづいて、レジストパタ
ーン３を除去し、イオン注入層４を例えば1200
℃、30時間熱拡散してｐ−ウエル領域５を形成
し、更に熱酸化膜２をエツチング除去した後、再
度熱酸化膜６、シリコン窒化膜７を順次形成する
（第１図ｂ図示）。ひきつづき、シリコン窒化膜の
フイールド部をフオトエツチング技術により選択
エツチングしてシリコン窒化膜パターン７ａ〜７
ｃを形成する（第１図ｃ図示）。
上に熱酸化膜２を成長させ、更に写真蝕刻法によ
りウエル予定部が除去されたレジストパターン３
を形成した後、これをマスクとしてボロンを例え
ば100keV、ドーズ量8.5×1012cm-2の条件でイオ
ン注入して基板１にボロンイオン注入層４を形成
する（第１図ａ図示）。つづいて、レジストパタ
ーン３を除去し、イオン注入層４を例えば1200
℃、30時間熱拡散してｐ−ウエル領域５を形成
し、更に熱酸化膜２をエツチング除去した後、再
度熱酸化膜６、シリコン窒化膜７を順次形成する
（第１図ｂ図示）。ひきつづき、シリコン窒化膜の
フイールド部をフオトエツチング技術により選択
エツチングしてシリコン窒化膜パターン７ａ〜７
ｃを形成する（第１図ｃ図示）。
次いで、写真蝕刻法によりｐ−ウエル領域５以
外を覆うレジストパターン８を形成し、該レジス
トパターン８及びシリコン窒化膜パターン７ｂを
マスクとして例えばボロンを加速電圧40keV、ド
ーズ量８×1013cm-2の条件でイオン注入した後、
熱拡散を行なつてフイールド反転防止用のp+層
９を形成する（第１図ｄ図示）。つづいて、レジ
ストパターン８を除去し、再度写真蝕刻法により
ｐ−ウエル領域５を覆うレジストパターン１０を
形成し、該レジストパターン１０およびシリコン
窒化膜パターン７ａ，７ｃをマスクとして例えば
リンを加速電圧100keV、ドーズ量５×1012cm-2
の条件でイオン注入した後、熱拡散を行なつてフ
イールド反転防止用のn+層１１を形成する（第
１図ｅ図示）。ひきつづき、レジストパターン１
０を除去し、シリコン窒化膜パターン７ａ〜７ｃ
を耐酸化性マスクとして高温ウエツト雰囲気中で
選択酸化を行ないフイールド酸化膜１２を形成し
た（第１図ｆ図示）。
外を覆うレジストパターン８を形成し、該レジス
トパターン８及びシリコン窒化膜パターン７ｂを
マスクとして例えばボロンを加速電圧40keV、ド
ーズ量８×1013cm-2の条件でイオン注入した後、
熱拡散を行なつてフイールド反転防止用のp+層
９を形成する（第１図ｄ図示）。つづいて、レジ
ストパターン８を除去し、再度写真蝕刻法により
ｐ−ウエル領域５を覆うレジストパターン１０を
形成し、該レジストパターン１０およびシリコン
窒化膜パターン７ａ，７ｃをマスクとして例えば
リンを加速電圧100keV、ドーズ量５×1012cm-2
の条件でイオン注入した後、熱拡散を行なつてフ
イールド反転防止用のn+層１１を形成する（第
１図ｅ図示）。ひきつづき、レジストパターン１
０を除去し、シリコン窒化膜パターン７ａ〜７ｃ
を耐酸化性マスクとして高温ウエツト雰囲気中で
選択酸化を行ないフイールド酸化膜１２を形成し
た（第１図ｆ図示）。
次いで、フイールド酸化膜１２で分離された島
状のｎ型のシリコン基板１領域及びｐ−ウエル領
域５に熱酸化膜を成長させ、更に多結晶シリコン
膜を堆積し、この多結晶シリコン層にリン拡散を
行なう。つづいて、多結晶シリコン層をパターニ
ングしてゲー電極１３1，１３2を形成し、これを
マスクとして熱酸化膜をエツチングしてゲート酸
化膜１４1，１４2を形成した後、島状の基板１領
域にボロンを、島状のｐ−ウエル領域５に砒素
を、夫々イオン注入してp+型のソース、ドレイ
ン領域１５1，１６1、n+型のソース、ドレイン領
域１５2，１６2を形成する（第１図ｇ図示）。そ
の後、常法に従つて全面にCVD−SiO2膜１７を
堆積し、これにコンタクトホール１８1〜１８4を
開子した後、Al膜の蒸着、パターニングにより
Al配線１９〜２２を形成してCOMSを製造する
（第１図ｈ図示）。
状のｎ型のシリコン基板１領域及びｐ−ウエル領
域５に熱酸化膜を成長させ、更に多結晶シリコン
膜を堆積し、この多結晶シリコン層にリン拡散を
行なう。つづいて、多結晶シリコン層をパターニ
ングしてゲー電極１３1，１３2を形成し、これを
マスクとして熱酸化膜をエツチングしてゲート酸
化膜１４1，１４2を形成した後、島状の基板１領
域にボロンを、島状のｐ−ウエル領域５に砒素
を、夫々イオン注入してp+型のソース、ドレイ
ン領域１５1，１６1、n+型のソース、ドレイン領
域１５2，１６2を形成する（第１図ｇ図示）。そ
の後、常法に従つて全面にCVD−SiO2膜１７を
堆積し、これにコンタクトホール１８1〜１８4を
開子した後、Al膜の蒸着、パターニングにより
Al配線１９〜２２を形成してCOMSを製造する
（第１図ｈ図示）。
しかしながら、上述した従来法にあつては次の
ような欠点を有する。即ち、まず、p+のソース
領域１５1（又はドレイン領域１６1）とｎ型基板
１とｐ−ウエル領域５とによる寄生pnpトランジ
スタやn+型のソース領域１５2（又はドレイン領域
１６2）ｐ−ウエル領域５とｎ型基板１とによる
寄生npnトランジスタが発生することによつてラ
ツチアツプ現象が起きる。ラツチアツプ現象は基
板１及びウエル領域５の抵抗と少数キヤリアの到
達確率により決まる。到達確率はｎチヤンネル、
ｐチヤンネルの素子領域間の距離で決まることか
ら、微細化すればラツチアツプ現象が起こり易く
なり、素子特性の低下を招く。また、第１図ｂに
示す如く、ｐ−ウエル領域５は基板１の深さ方向
に伸びると共に、横方向にも伸び（例えば基板方
向へ10μｍ伸びると横方向へも７〜8μｍ伸びる）、
微細化の障害、集積度の低下を招く。更に、第１
図ｄ，ｅを示す如くｎチヤンネルとｐチヤンネル
のフイールド反転防止用のイオン注入を行なうた
め、写真蝕刻工程の回数が増え、生産性の向上化
の障害となる。
ような欠点を有する。即ち、まず、p+のソース
領域１５1（又はドレイン領域１６1）とｎ型基板
１とｐ−ウエル領域５とによる寄生pnpトランジ
スタやn+型のソース領域１５2（又はドレイン領域
１６2）ｐ−ウエル領域５とｎ型基板１とによる
寄生npnトランジスタが発生することによつてラ
ツチアツプ現象が起きる。ラツチアツプ現象は基
板１及びウエル領域５の抵抗と少数キヤリアの到
達確率により決まる。到達確率はｎチヤンネル、
ｐチヤンネルの素子領域間の距離で決まることか
ら、微細化すればラツチアツプ現象が起こり易く
なり、素子特性の低下を招く。また、第１図ｂに
示す如く、ｐ−ウエル領域５は基板１の深さ方向
に伸びると共に、横方向にも伸び（例えば基板方
向へ10μｍ伸びると横方向へも７〜8μｍ伸びる）、
微細化の障害、集積度の低下を招く。更に、第１
図ｄ，ｅを示す如くｎチヤンネルとｐチヤンネル
のフイールド反転防止用のイオン注入を行なうた
め、写真蝕刻工程の回数が増え、生産性の向上化
の障害となる。
本発明はラツチアツプの防止と素子の微細化等
がなされた高性能、高集積度、高信頼性の相補型
MOS半導体装置の製造方法を提供しようとする
ものである。
がなされた高性能、高集積度、高信頼性の相補型
MOS半導体装置の製造方法を提供しようとする
ものである。
本発明は少なくとも一部の領域の不純物濃度が
1017／cm3以上の第１導電型の半導体基板上に、素
子分離領域となる絶縁膜を形成する工程と、この
絶縁膜を選択的にエツチング除去して前記基板上
に素子分離領域を形成する工程と、この素子分離
領域で分離された複数の島状基板領域に単結晶半
導体層を埋め込む工程と、これら単結晶半導体層
の少なくとも一つに第２導電型の不純物をドーピ
ングして少なくとも隣り合う二つの島状基板領域
に第１導電型、第２導電型の素子領域を形成する
工程とを具備したことを特徴とするものである。
こうした本発明によれば、既述した如くラツチア
ツプの防止と素子の微細化等がなされた高性能、
高集積度、高信頼性の相補型MOS半導体装置を
得ることができる。
1017／cm3以上の第１導電型の半導体基板上に、素
子分離領域となる絶縁膜を形成する工程と、この
絶縁膜を選択的にエツチング除去して前記基板上
に素子分離領域を形成する工程と、この素子分離
領域で分離された複数の島状基板領域に単結晶半
導体層を埋め込む工程と、これら単結晶半導体層
の少なくとも一つに第２導電型の不純物をドーピ
ングして少なくとも隣り合う二つの島状基板領域
に第１導電型、第２導電型の素子領域を形成する
工程とを具備したことを特徴とするものである。
こうした本発明によれば、既述した如くラツチア
ツプの防止と素子の微細化等がなされた高性能、
高集積度、高信頼性の相補型MOS半導体装置を
得ることができる。
次に、本発明の実施例を図面を参照して説明す
る。
る。
実施例 １
(i) まず、面指数（100）のボロンを例えば
1018／cm3含むp+型シリコン基板１０１上に
CVD法により厚さ3μｍのSiO2膜（絶縁膜）１
０２を成長させた。つづいて、フオトレジスト
膜を塗布し、写真蝕刻法によりSiO2膜１０２
上の素子分離領域予定部にレジストパターン１
０３を形成した（第２図ａ図示）。ひきつづき、
レジストパターン１０３をマスクとしてSiO2
膜１０２を反応性イオンエツチグ法（RIE法）
により選択的にエツチング除去して素子分離領
域１０４を形成した後、レジストパターン１０
３を除去した（第２図ｂ図示）。
1018／cm3含むp+型シリコン基板１０１上に
CVD法により厚さ3μｍのSiO2膜（絶縁膜）１
０２を成長させた。つづいて、フオトレジスト
膜を塗布し、写真蝕刻法によりSiO2膜１０２
上の素子分離領域予定部にレジストパターン１
０３を形成した（第２図ａ図示）。ひきつづき、
レジストパターン１０３をマスクとしてSiO2
膜１０２を反応性イオンエツチグ法（RIE法）
により選択的にエツチング除去して素子分離領
域１０４を形成した後、レジストパターン１０
３を除去した（第２図ｂ図示）。
(ii) 次いで、選択エピタキシヤル成長法により素
子分離領域１０４と同厚さでボロンを1015／cm3
含むｐ型単結晶シリコンを堆積した。この時、
第２図ｃに示す如く素子分離領域で分離された
島状のシリコン基板１上部分のみに基板と同導
電型であるｐ型の単結晶シリコンからなる素子
領域１０５，１０６が形成された。
子分離領域１０４と同厚さでボロンを1015／cm3
含むｐ型単結晶シリコンを堆積した。この時、
第２図ｃに示す如く素子分離領域で分離された
島状のシリコン基板１上部分のみに基板と同導
電型であるｐ型の単結晶シリコンからなる素子
領域１０５，１０６が形成された。
(iii) 次いで、素子領域１０５部分を図示しないレ
ジストパターンで覆い、素子領域１０６にｎ型
不純物、例えばリンを加速電圧180keV、ドー
ス量５×1011／cm2の条件でイオン注入してｎ型
の単結晶シリコン（素子領域）１０７に変換し
た（第２図ｄ図示）。
ジストパターンで覆い、素子領域１０６にｎ型
不純物、例えばリンを加速電圧180keV、ドー
ス量５×1011／cm2の条件でイオン注入してｎ型
の単結晶シリコン（素子領域）１０７に変換し
た（第２図ｄ図示）。
(iv) 次いで、素子分離領域１０４で分離されたｐ
型、ｎ型の単結晶シリコンからなる素子領域１
０５，１０７を熱酸化して厚さ200Åの酸化膜
を成長させ、更に全面に厚さ3000Åのリンドー
プ多結晶シリコン膜を堆積した後、図示しない
レジストパターンをマスクとしてRIE法により
多結晶シリコン膜を選択的にエツチング除去し
てゲート電極１０８，１０９を形成した。つづ
いて、ゲート電極１０８，１０９をマスクとし
て酸化膜をエツチングしてゲート酸化膜１１
０，１１１を形成した後、常法に従つてゲート
電極１０８，１０９及び素子分離領域１０４を
マスクとし砒素、ボロンを夫々ｐ型の素子領域
１０５、ｎ型の素子領域１０７にイオン注入し
てｐ型単結晶シリコンからなる素子領域１０５
にn+型のソース、ドレイン領域１１２，１１
３、ｎ型単結晶シリコンからなる素子領域１０
７にp+型のソース、ドレイン領域１１４，１
１５を形成した。ひきつづき、全面にCVD−
SiO2膜１１６を堆積し、コンタクトホールを
開孔した後、Al膜の蒸着、パターニングによ
りゲート取出しAl配線（図示せず）、ソース、
ドレインの取出しAl配線１１７〜１２０を形
成してCMOSを製造した（第２図ｅ図示）。
型、ｎ型の単結晶シリコンからなる素子領域１
０５，１０７を熱酸化して厚さ200Åの酸化膜
を成長させ、更に全面に厚さ3000Åのリンドー
プ多結晶シリコン膜を堆積した後、図示しない
レジストパターンをマスクとしてRIE法により
多結晶シリコン膜を選択的にエツチング除去し
てゲート電極１０８，１０９を形成した。つづ
いて、ゲート電極１０８，１０９をマスクとし
て酸化膜をエツチングしてゲート酸化膜１１
０，１１１を形成した後、常法に従つてゲート
電極１０８，１０９及び素子分離領域１０４を
マスクとし砒素、ボロンを夫々ｐ型の素子領域
１０５、ｎ型の素子領域１０７にイオン注入し
てｐ型単結晶シリコンからなる素子領域１０５
にn+型のソース、ドレイン領域１１２，１１
３、ｎ型単結晶シリコンからなる素子領域１０
７にp+型のソース、ドレイン領域１１４，１
１５を形成した。ひきつづき、全面にCVD−
SiO2膜１１６を堆積し、コンタクトホールを
開孔した後、Al膜の蒸着、パターニングによ
りゲート取出しAl配線（図示せず）、ソース、
ドレインの取出しAl配線１１７〜１２０を形
成してCMOSを製造した（第２図ｅ図示）。
しかして、本発明によれば高濃度のボロン（１
×1018／cm3）を含むp+型シリコン基板１０１を用
いることによつて、低抵抗化による基板電流を小
さくでき、これに伴なつてラツチアツプを抑制で
きる。即ち、p+型のソース領域１１４（又はド
レイン領域１１５）とｎ型単結晶シリコンからな
る素子領域１０７と基板１０１とによる寄生pnp
バイポーラトランジスタのコレクタ（基板１０
１）の抵抗を減少させることによりhFEなどの特
性が改善され、ラツチアツプを抑制できる。ま
た、p+型のシリコン基板１０１を用いることに
より、素子分離領域１０４下にチヤンネルストツ
パを自動的に形成でき、チヤンネルストツパの形
成工程を省略できる。更に、素子分離領域１０４
と素子領域１０５，１０７が面一で平坦化されて
いるため、素子分離領域１０４端部での多結晶シ
リコン膜のエツチング残り、レジスト残り、Al
の断切れを防止できる。更に、素子分離領域の形
成工程において、選択酸化法のようなバーズビー
クの発生はないため、素子分離領域１０４の微細
化、ひいては素子領域１０５，１０７の寸法縮小
を抑制でき、高集積度のCMOSを得ることがで
きる。
×1018／cm3）を含むp+型シリコン基板１０１を用
いることによつて、低抵抗化による基板電流を小
さくでき、これに伴なつてラツチアツプを抑制で
きる。即ち、p+型のソース領域１１４（又はド
レイン領域１１５）とｎ型単結晶シリコンからな
る素子領域１０７と基板１０１とによる寄生pnp
バイポーラトランジスタのコレクタ（基板１０
１）の抵抗を減少させることによりhFEなどの特
性が改善され、ラツチアツプを抑制できる。ま
た、p+型のシリコン基板１０１を用いることに
より、素子分離領域１０４下にチヤンネルストツ
パを自動的に形成でき、チヤンネルストツパの形
成工程を省略できる。更に、素子分離領域１０４
と素子領域１０５，１０７が面一で平坦化されて
いるため、素子分離領域１０４端部での多結晶シ
リコン膜のエツチング残り、レジスト残り、Al
の断切れを防止できる。更に、素子分離領域の形
成工程において、選択酸化法のようなバーズビー
クの発生はないため、素子分離領域１０４の微細
化、ひいては素子領域１０５，１０７の寸法縮小
を抑制でき、高集積度のCMOSを得ることがで
きる。
実施例 ２
(i) まず、ボロンを1018／cm3含むp+型シリコン基
板２０１上に実施例１と同様な方法により素子
分離領域１０２を形成した後、露出したシリコ
ン基板領域に厚さ1000Åの酸化層を成長させた
後、一方の基板領域上の酸化層を除去した後、
他方の基板領域に薄い酸化層２０３を残存させ
た（第３図ａ図示）。つづいて全面に素子分離
領域２０２と同厚さの多結晶シリコン層２０４
全面にレーザビームを照射して単結晶化してｐ
型単結晶シリコン層２０５となつた（第３図ｂ
図示）。
板２０１上に実施例１と同様な方法により素子
分離領域１０２を形成した後、露出したシリコ
ン基板領域に厚さ1000Åの酸化層を成長させた
後、一方の基板領域上の酸化層を除去した後、
他方の基板領域に薄い酸化層２０３を残存させ
た（第３図ａ図示）。つづいて全面に素子分離
領域２０２と同厚さの多結晶シリコン層２０４
全面にレーザビームを照射して単結晶化してｐ
型単結晶シリコン層２０５となつた（第３図ｂ
図示）。
次いでエツチバツグ工程を用いて素子分離領
域２０２上の単結晶シリコンをエツチングして
基板領域のみにｐ型シリコン層を残存させた
後、下部に酸化層２０３の存在するｐ型単結晶
シリコン層にリンを加速電圧200keV、ドーズ
量５×1011／cm2の条件でイオン注入し、ｐ型単
結晶シリコン層からなるｐ型素子領域206及び
ｎ型に変換された単結晶シリコン領域からなる
ｎ型素子領域（ｎ−ウエル領域）２０７を形成
した（第３図ｃ図示）。以下実施例１と同様な
方法によりCMOS型半導体装置（図示せず）
を製造した。
域２０２上の単結晶シリコンをエツチングして
基板領域のみにｐ型シリコン層を残存させた
後、下部に酸化層２０３の存在するｐ型単結晶
シリコン層にリンを加速電圧200keV、ドーズ
量５×1011／cm2の条件でイオン注入し、ｐ型単
結晶シリコン層からなるｐ型素子領域206及び
ｎ型に変換された単結晶シリコン領域からなる
ｎ型素子領域（ｎ−ウエル領域）２０７を形成
した（第３図ｃ図示）。以下実施例１と同様な
方法によりCMOS型半導体装置（図示せず）
を製造した。
しかして本実施例２によれば、第３図ｃに示す
如く素子分離領域２０２に分離されたｐ型素子領
域（ｎチヤンネルTr領域）２０６、ｎ型素子領
域（ｐチヤンネルTr領域）２０７を設けると共
に、基板２０１とｎ型素子領域２０７の界面全体
に薄い酸化層２０３を介在させた構造になつてい
る。このため、ｎチヤンネルTrとｐチヤンネル
Trは薄い酸化層２０３に絶縁されるので、寄生
トランジスタが形成されず、これによるラツチア
ツプ現象のない良好な素子特性を有するCMOS
を得ることができる。
如く素子分離領域２０２に分離されたｐ型素子領
域（ｎチヤンネルTr領域）２０６、ｎ型素子領
域（ｐチヤンネルTr領域）２０７を設けると共
に、基板２０１とｎ型素子領域２０７の界面全体
に薄い酸化層２０３を介在させた構造になつてい
る。このため、ｎチヤンネルTrとｐチヤンネル
Trは薄い酸化層２０３に絶縁されるので、寄生
トランジスタが形成されず、これによるラツチア
ツプ現象のない良好な素子特性を有するCMOS
を得ることができる。
なお上記実施例１、２では素子領域となるｐ型
単結晶シリコン層を素子分解領域と同厚さになる
ように成長させたがこれに限定されない。上記半
導体基板としては、例えばp+型もしくはn+型の
半導体基板或いは、この基板に単結晶の半導体膜
を設けた構造のものなどを挙げることができる。
単結晶シリコン層を素子分解領域と同厚さになる
ように成長させたがこれに限定されない。上記半
導体基板としては、例えばp+型もしくはn+型の
半導体基板或いは、この基板に単結晶の半導体膜
を設けた構造のものなどを挙げることができる。
以上詳述した如く、本発明によればラツチアツ
プの防止と素子の微細化、基板電位の変動の抑制
等がなされた高性能、高集積度、高信頼性の相補
型MOS半導体装置を製造し得る方法を提供でき
る。
プの防止と素子の微細化、基板電位の変動の抑制
等がなされた高性能、高集積度、高信頼性の相補
型MOS半導体装置を製造し得る方法を提供でき
る。
第１図ａ〜ｈは従来のCMOSの製造工程を示
す断面図、第２図ａ〜ｅは本発明の実施例１にお
けるCMOSの製造工程を示す断面図、第３図ａ
〜ｃは本発明の実施例２におけるCMOSの製造
工程の一部を示す断面図である。 １０１，２０１……p+型シリコン基板、１０
４，２０２……素子分解領域、１０５，２０６…
…ｐ型の素子領域、１０７，２０７……ｎ型の素
子領域、１０８，１０９……ゲート電極、１１
０，１１１……ゲート酸化膜、１１２，１１４…
…ソース領域、１１３，１１５……ドレイン領
域、１１７〜１２０……Al配線。
す断面図、第２図ａ〜ｅは本発明の実施例１にお
けるCMOSの製造工程を示す断面図、第３図ａ
〜ｃは本発明の実施例２におけるCMOSの製造
工程の一部を示す断面図である。 １０１，２０１……p+型シリコン基板、１０
４，２０２……素子分解領域、１０５，２０６…
…ｐ型の素子領域、１０７，２０７……ｎ型の素
子領域、１０８，１０９……ゲート電極、１１
０，１１１……ゲート酸化膜、１１２，１１４…
…ソース領域、１１３，１１５……ドレイン領
域、１１７〜１２０……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも一部の領域の不純物濃度が1017／
cm3以上の第１導電型の半導体基板上に、素子分離
領域となる絶縁膜を形成する工程と、この絶縁膜
を選択的にエツチング除去して前記基板上に素子
分離領域を形成する工程と、この素子分離領域で
分離された複数の島状基板領域に単結晶半導体層
を埋め込む工程と、これら単結晶半導体層の少な
くとも一つに第２導電型の不純物をドーピングし
て少なくとも隣り合う二つの島状基板領域に第１
導電型、第２導電型の素子領域を形成する工程と
を具備したことを特徴とする相補型MOS半導体
装置の製造方法。 ２ 単結晶半導体層を、選択エピタキシヤル成法
により形成することを特徴とする特許請求の範囲
第１項記載の相補型MOS半導体装置の製造方法。 ３ 単結晶半導体層を、多結晶シリコン層を全面
に堆積し、エネルギービームの照射により単結晶
化した後、選択的にエツチングすることにより形
成することを特徴とする特許請求の範囲第１項記
載の相補型MOS半導体装置の製造方法。 ４ 単結晶半導体層が1017／cm3未満の濃度の不純
物を含むことを特徴とする特許請求の範囲第１項
記載の相補型MOS半導体装置の製造方法。 ５ 第１導電型、第２導電型の単結晶半導体層か
らなる素子領域の表面が素子分離領域の表面とほ
ぼ同レベルであることを特徴とする特許請求の範
囲第１項記載の相補型MOS半導体装置の製造方
法。 ６ 半導体基板と第１導電型の素子領域、或いは
半導体基板と第２導電型の素子領域のうちのいず
れか一方の界面の一部もしくは全部に絶縁層を介
在させることを特徴とする特許請求の範囲第１項
記載の相補型MOS半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182655A JPS6074664A (ja) | 1983-09-30 | 1983-09-30 | 相補型ｍｏｓ半導体装置の製造方法 |
| EP84108241A EP0134504B1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| DE8484108241T DE3478170D1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| US07/478,044 US5079183A (en) | 1983-07-15 | 1989-01-06 | C-mos device and a process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182655A JPS6074664A (ja) | 1983-09-30 | 1983-09-30 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074664A JPS6074664A (ja) | 1985-04-26 |
| JPH0527265B2 true JPH0527265B2 (ja) | 1993-04-20 |
Family
ID=16122112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182655A Granted JPS6074664A (ja) | 1983-07-15 | 1983-09-30 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074664A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119218A (ja) * | 1986-11-07 | 1988-05-23 | Canon Inc | 半導体基材とその製造方法 |
| JP4132508B2 (ja) * | 1999-12-13 | 2008-08-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491186A (en) * | 1977-12-28 | 1979-07-19 | Fujitsu Ltd | Insulating gate-type field effect semiconductor device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
-
1983
- 1983-09-30 JP JP58182655A patent/JPS6074664A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491186A (en) * | 1977-12-28 | 1979-07-19 | Fujitsu Ltd | Insulating gate-type field effect semiconductor device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074664A (ja) | 1985-04-26 |
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