JP2940984B2 - ＢｉＣＭＯＳ型半導体集積回路の製造方法 - Google Patents

ＢｉＣＭＯＳ型半導体集積回路の製造方法

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    • Y10S148/009—Bi-MOS

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路、特にバイポーラトランジ
スタとCMOSトランジスタを同一半導体基体上に形成する
Bi CMOS型半導体集積回路の製造方法に関するものであ
る。
（従来の技術） 近年、CMOSの高速性を追求するためにバイポーラ素子
を同一チップ上に形成し、CMOSの負荷駆動能力をバイポ
ーラで高めることにより高速化を図ったBi CMOS混載技
術が広く用いられるようになってきた。
一般に、Bi CMOS LSIはバイポーラとCMOSの特徴を兼
ね備えているために、高速，高集積，高耐圧，高負荷駆
動能力，低消費電力等の優れた性能を実現できるもの
の、構造的にはバイポーラ素子を搭載するためにエピタ
キシャル層や分離拡散が必要である。
通常、高速バイポーラデバイスの素子間分離は、文献
「高速バイポーラデバイス（永田穣編）P132〜P135」で
詳細に記述されているように、エピタキシャル成長層の
厚さに対応した深い選択酸化法（以後LOCOS−１と称
す）が採用されている。このLOCOS−１について第３図
（ａ）〜（ｃ）で簡単に説明する。
まず第３図（ａ）に示すように、Ｐ型Si基板１にN+埋
込拡散層２を形成後、Ｎ型エピタキシャル層３、続いて
薄い酸化膜４、Si3N4膜５を順に形成する。
次に、第３図（ｂ）に示すように、Si3N4膜５及び薄
い酸化膜４を既知のホトエッチ技術で選択除去し、続い
てSi3N4膜５をマスクにして、エピタキシャル層３の1/2
程度までシリコンをエッチングする。
続いて、シリコンをエッチングした部分にチャンネル
防止用にB+イオンを打込んで、第３図（ｃ）に示すよう
に高濃度層６を形成する。次に、Si3N4膜５をマスクと
して選択酸化を行い、同図のように、N+埋込拡散層に届
くように分離酸化膜７を形成する。その後、Si3N4膜５
及び薄い酸化膜４を除去して素子分離が完成する。
以上のように、高速バイポーラデバイスでは、素子間
容量や基板容量を低減して高速性能を確保するためと、
素子間を完全に分離するために、シリコンをエッチング
した後に厚い酸化膜を形成して素子間分離を行なう必要
がある。
一方、CMOSデバイスでは、デバイス動作が表面チャン
ネルによって制御されるため、素子間分離はバイポーラ
デバイスほどの厚さは必要なく、従ってシリコンのエッ
チングをしない選択酸化法（以後LOCOS−２と称す）が
採用されている。このLOCMOS−２の工程について第４図
を用いて簡単に説明する。
まず第４図（ａ）に示すように、Ｐ型Si基板11に薄い
酸化膜12とSi3N4膜13を積層して選択的に形成する。
続いて、Si3N4膜13をマスクとして選択酸化を行な
い、第４図（ｂ）に示すように分離酸化膜14を形成して
素子分離が完成する。
このように、CMOSデバイスでは、バイポーラデバイス
に比べて薄い選択酸化膜で素子分離が可能であり、シリ
コンをエッチングする工程は不要となっている。
以上のように、LOCOS−１又はLOCOS−２のいずれにお
いても、選択酸化時に形成される厚い酸化膜（以後フィ
ールド酸化膜と称す）を利用して素子分離を行なう点に
違いはないが、前者では厚い酸化膜による体積膨張で表
面に大きな段差ができるのを防ぐため、シリコンをエッ
チングする点に特徴がある。これらのフィールド酸化膜
は、以後の工程で自己整合的にベースやエミッタあるい
はソースやドレインなどの拡散層や、コンタクトを形成
するのに使われ、工程の簡略化や素子面積の低減に大き
な効果があり、バイポーラの場合は１〜２μｍ、CMOSの
場合は0.5〜１μｍ程度の厚さで形成されている。
さて、従来の高速Bi CMOSでは、分離工程が簡単であ
るために、CMOSの性能を主体に考えたLOCOS−２の素子
分離が一般的に採用されている。
（発明が解決しようとする課題） しかるに、高速BiCOMSにおいて、LOCOS−２の素子分
離を用いる方法では、高速バイポーラの特性の一部が犠
牲になる、特に基板間容量や素子間分離容量の増大が問
題となっていた。
一方、LOCOS−１の分離方法をBi CMOS構造に適用する
と、第３図（ｃ）で明らかなように厚い分離酸化膜７を
形成するとき酸化膜が横方向へつき出す所謂ベーズ・ビ
ーク7aが大きくなり、素子分離面積の増大を招くという
欠点があった。このことは、バイポーラデバイスの特性
は確保できるものの、CMOS部の集積度の低下や、LOCOS
−２で設計されている慣習的なCMOSのデザインルールが
そのまま使えないという致命的な欠点を有することにな
る。Bi CMOS技術では、CMOSのもつ豊富な回路ライブラ
リィを活すために、一般的にはCMOSのデザインルールと
コンパチブルになるように設計する要求が強く、その結
果、前述したようにLOCOS−２の素子分離が主流となっ
ていた。
また、LOCOS−１とLOCOS−２の工程を単純に連続させ
る方法も考えられるが、特にポリシリコンを選択酸化し
て自己整合的に高速バイポーラを作る場合、選択酸化が
３回に及ぶなど工程が長く複雑になるばかりか、熱処理
量も増えて拡散層のコントロールが難かしくなるなど、
実用的ではなかった。
以上述べてきたように、いずれの方法をBiCMOSに採用
しても、バイポーラトランジスタの容量の増大を招いた
り、あるいは、CMOSトランジスタの集積度の低下や慣習
的なCMOSのデザインルールが使えないという問題点、ま
たは工程が長く複雑で実用的でないなどの問題点があ
り、技術的に満足できるものは得られなかった。
この発明は、以上述べたバイポーラトランジスタの容
量増大とCMOSトランジスタの集積度低下や慣習的なCMOS
のデザインルールが使えないという問題点、さらには工
程が長く複雑で実用的でないという問題点を除去してBi
CMOS型半導体集積回路における素子間分離を可能とす
るBi CMOS型半導体集積回路の製造方法を提供すること
を目的とする。
さらにこの発明は、ベース直列抵抗が低く、高周波特
性の優れたバイポーラトランジスタを混載することがで
き、かつバイポーラトランジスタの集積度向上も図るこ
とができる。Bi CMOS型半導体集積回路の製造方法を提
供することを目的とする。
（課題を解決するための手段） この発明では、バイポーラトランジスタの素子分離領
域の半導体基体を必要な厚さだけ除去した上で選択酸化
して厚くバイポーラトランジスタ素子分離用の第１の分
離酸化膜を成形した後、バイポーラトランジスタ形成領
域上に堆積されたポリシリコン層を選択酸化する際に同
時にPMOSおよびNMOSトランジスタの素子分離領域を選択
酸化してPMOSおよびNMOSトランジスタ素子分離用の第２
の分離酸化膜を形成する。
また、前記ポリシリコン層は前記選択酸化によりバイ
ポーラトランジスタのサイドベース，エミッタ，コレク
タの各引出し電極に分かれるが、この各電極ポリシリコ
ン層からの不純物拡散でバイポーラトランジスタのサイ
ドベース層，エミッタ層，コレクタ表面高濃度層を形成
する。
さらに、前記選択酸化の前におけるMOSトランジスタ
のチャネルストッパ層形成時、前記選択酸化のためのマ
スク層がエミッタ形成領域の周辺で除去された部分を通
して同時にイオン注入を行うことにより、予め形成され
たバイポーラトランジスタのメインベース層内にブリッ
ジベース層（サイドベース層とエミッタ層とを接続する
高濃度ベース層）を形成する。
また、PMOS,NMOSトランジスタおよびバイポーラトラ
ンジスタ完成後、半導体基体上の全面には中間絶縁膜が
形成され、この中間絶縁膜にはコンタクト開口が行われ
るが、バイポーラトランジスタ上においては、中間絶縁
膜を一括して除去してコンタクト開口（ポリシリコン引
出し電極の露出）を行う。
（作 用） 上記この発明においては、トランジスタの種類に応じ
て最適な分離酸化膜、すなわち、バイポーラトランジス
タにおいては厚い分離酸化膜、PMOS,NMOSトランジスタ
においては、該トランジスタ用の慣習的な分離酸化膜が
形成される。しかも、PMOS,NMOSトランジスタ用の慣習
的な分離酸化膜は、バイポーラトランジスタ形成領域上
のポリシリコン層の選択酸化工程を利用して形成され
る。
また、MOSトランジスタのチャネルストッパ層形成工
程を利用して、バイポーラトランジスタのメインベース
層内にブリッジベース層が形成される。このブリッジベ
ース層は、ベース直列抵抗を小さくする。
また、選択酸化により各引出し電極に分かれた各ポリ
シリコン層からの不純物拡散を利用するので、ポリシリ
コン層の選択酸化により、ベース・エミッタ層の自己整
合形成が可能となる。さらに、各ポリシリコン引出し電
極の周囲が比較的厚い酸化膜で囲まれるので、バイポー
ラトランジスタ上においては、中間絶縁膜を一括除去し
て自己整合的にコンタクト開口（引出し電極の露出）を
行うことができる。これらの工程は、バイポーラトラン
ジスタの集積度の向上に有利となる。
（実施例） 以下この発明の実施例を図面を参照して説明する。ま
ず第１の実施例について第１図（ａ）〜（ｍ）を参照し
て説明する。
第１の実施例では、まず第１図（ａ）に示すように、
Ｐ型半導体基板21の表面部にN+およびP+の埋込拡散層2
2,23を形成する。N+埋込拡散層２は、NPNトランジスタ
のコレクタシリーズ抵抗を下げるためと、PMOSトランジ
スタが寄生バイポーラ動作を起こさないようにするた
め、それぞれの形成領域にAsやSbを用いて20〜100Ω／
□程度に拡散形成される。P+埋込拡散層23は、NPNトラ
ンジスタの素子分離領域に予めイオン注入法等で形成さ
れるもので、後の工程で行なわれる酸化膜分離による素
子分離が着実に行なわれるように、通常Ｂ（ボロン）を
用いて50〜300Ω／□に拡散形成される。また、P+埋込
拡散層23は、NMOSトランジスタが寄生バイポーラ動作を
起こさないように、該NMOSトランジスタ形成領域にも同
時に形成される。
続いて、半導体基板21上第１図（ｂ）に示すように、
２μｍ程度のN-エピタキシャル層24を成長させる。この
エピタキシャル層24は、NPNトランジスタの素子特性とP
MOSトランジスタのゲートスレッシュホルド電圧を制御
できるように濃度および厚さが決められる。
続いて、第１図（ｃ）に示すように、選択的にＰ型不
純物であるＢ（ボロン）をイオン注入し、1100℃でその
不純物を引きのばし拡散させることにより、NMOSトラン
ジスタのスレッシュホルド電圧を決定するＰウェル層25
をエピタキシャル層24内に形成する。この時、および前
記エピタキシャル層形成時、熱処理によりP+埋込拡散層
23が半導体基板21から上方拡散し、エピタキシャル層24
の表面から拡散形成されるＰウェル層25と接近する。こ
れ以降の熱処理によってP+埋込拡散層23とＰウェル層25
が確実に接続されるので、図中では接続したものとして
示している。
次に、以上で構成された半導体基板の表面に、第１図
（ｄ）で示すように500Å程度の薄い酸化膜26と2000Å
程度の窒化膜27を成長させた後、同図に示すように、NP
Nトランジスタの素子分離する領域の窒化膜27および薄
い酸化膜26を選択的に除去し、その部分のエピタキシャ
ル層24を膜厚の1/2程度まで窒化膜27をマスクとしてエ
ッチングした後、その部分のエピタキシャル層24を窒化
膜27をマスクとして選択酸化を行い、NPNトランジスタ
素子分離用の第１の分離酸化膜28をN+埋込拡散層22に届
くまで厚く形成する。このとき、埋込拡散層22,23やＰ
ウェル層25の不純物プロファイルがあまり変化しないよ
うに、高圧酸化法によって比較的低温で第１の分離酸化
膜28を形成する。例えば、圧力７気圧で1000℃ならば12
0分程度の酸化を行い、厚さ２μｍの酸化膜を形成す
る。
次に、第１図（ｅ）に示すように、NPNトランジスタ
形成領域の残存酸化膜26多び残存窒化膜27を選択的に除
去した後、図示しないレジストパターンをマスクとして
BF2などのＰ型不純物をイオン注入によって選択的に導
入することにより、NPNトランジスタの非常に浅いメイ
ンベース層29をエピタキシャル層24、特にNPNトランジ
スタ形成領域中ベース形成領域のエピタキシャル層24に
形成する。ここで、BF2は硼素を含む重い化合物である
ため、加速電圧40keVで５×1013cm-2程度注入し、900℃
のアニールにより、拡散深さ0.2μｍが得られる。
次に、第１図（ｆ）に示すように、半導体基体上の全
面にポリシリコン層30を2000〜5000Åの厚さに成長さ
せ、さらにその上に500Å程度の薄い酸化膜31、1500Å
程度の窒化膜32を積層させる。
続いて、第１図（ｇ）に示すように、PMOS,NMOSトラ
ンジスタ形成領域上の窒化膜32,薄い酸化膜31,ポリシリ
コン層30を公知の技術で順に選択除去する。
次に、第１図（ｈ）のように、窒化膜27をPMOS,NMOS
トランジスタのアクティブ領域上を残して選択除去す
る。同時に、窒化膜32を、NPNトランジスタのサイドベ
ース，エミッタ，コレクタの各引出し電極となるポリシ
リコン層30上を除いて選択除去する。これにより、窒化
膜27,32は窒化膜パターン27a,27b,32a,32b,32cとなる。
次に、第１図（ｉ）に示すように、図示しないレジス
トをマスクとしてイオン注入法によりNMOSトランジスタ
のチャネルストッパ層33及びPMOSトランジスタのチャネ
ルストッパ層34をそれぞれＰウェル層25およびPMOSトラ
ンジスタ形成領域のエピタキシャル層24に形成する。
この後、残された窒化膜パターン27a,27b,32a,32b,32
cをマスクとして第２の選択酸化を行う。この第２の選
択酸化により、第１図（ｊ）に示すようにポリシリコン
層30は、NPNトランジスタのサイドベース引出し電極と
してのポリシリコン層30a,同トランジスタのエミッタ引
出し電極としてのポリシリコン層30b,同トランジスタの
コレクタ引出し電極のとしてのポリシリコン層30cに分
離される。35はポリシリコン層30から変換された酸化膜
である。同時に、Ｐウェル層25およびPMOSトランジスタ
形成領域のエピタキシャル層24の表面にはPMOS,NMOSト
ランジスタ素子分離用の第２の分離酸化膜36が形成され
る。この時、第２の選択酸化においても高圧酸化法によ
って比較的低温で処理することが望ましく、例えば７気
圧，温度1000℃において20分程度の酸化で4000〜6000Å
の膜厚のMOSトランジスタの分離に最適な酸化膜を得
る。
続いて同第１図（ｊ）に示すように、窒化膜パターン
32aを除去した後、その下のサイドベース引出し電極と
してのポリシリコン層30aにイオン注入などによって高
濃度のＰ型不純物例えばボロンを1014〜1016cm-2程度導
入する。その後、熱酸化処理を施す。この熱酸化処理に
より、ポリシリコン層30aからはＰ型不純物がメインベ
ース層29中に拡散し、NPNトランジスタのサイドベース
層37が形成される。
次に、第１図（ｋ）に示すように、残された窒化膜パ
ターン27a,27b,32b,32cと薄い酸化膜26,31をすべて除去
し、必要に応じてPMOSトランジスタ形成領域のスレッシ
ョルド電圧VTをコントロールするために該領域のN-エピ
タキシャル層24の表面濃度をイオン注入法で調整した
後、NMOS,PMOSトランジスタのゲート酸化膜38の形成
（同時にポリシリコン層30a,30b,30cの表面に酸化膜39
が形成される）とポリシリコンゲート電極40の形成を行
ない、さらにポリシリコンゲート電極40の周囲に薄いマ
スク酸化膜41を形成する。
次に、第１図（ｌ）に示すように、図示しないレジス
トをマスクとしてNMOSトランジスタのソース・ドレイン
となる領域部及びNPNトランジスタのエミッタ引出し電
極およびコレクタ引出し電極としてのポリシリコン層30
b,30cにそれぞれＮ型不純物としてAsを1016cm-2程度の
高濃度でイオン注入する。続いてレジストを除去し、95
0℃でアニールすることにより、前記不純物が注入され
たＰウェル層25のNMOSトランジスタのソース・ドレイン
領域となる部分にNMOSトランジスタのソース・ドレイン
層42を形成する。この時、同時にポリシリコン層30b,30
cからはそれぞれＮ型不純物がメインベース層29および
コレクタとしてのエピタキシャル層24に拡散され、NPN
トランジスタのエミッタ層43及びコレクタ表面高濃度層
44が形成される。この時同時にサイドベース層37もさら
に深く拡散される。
続いて再び図示しないレジストをマスクとしてPMOSト
ランジスタのソース・ドレインとなる領域部及びサイド
ベース引出し電極としてのポリシリコン層30aに、第１
図（ｌ）で示すように、1015cm-2程度の高濃度でＰ型不
純物例えばBF2 +をイオン注入する。その後、第１図
（ｍ）で示すように半導体基体上の全面に中間絶縁膜と
してBPSG層45を形成し、平滑化のためのアニールを行う
が、このアニールによって前記不純物は活性化され、PM
OSトランジスタ形成領域のエピタキシャル層24内にはPM
OSトランジスタのソース・ドレイン層46が形成される。
また、ポリシリコン層30a内の不純物は、該ポリシリコ
ン層30aの抵抗値をより下げる働きをする。
この後にBPSG層45および酸化膜38,39に第１図（ｍ）
に示すようにコンタクトホール47を開孔するが、NPNト
ランジスタ上のコンタクトホール47は、ポリシリコン層
30a,30b,30cがすべて比較的厚い酸化膜35で周囲が囲ま
れているため、一括してBPSG層45および酸化膜39を除去
して自己整合的に形成し、ポリシリコン層30a,30b,30c
を露出させる。
続いて、図示は省略するが、金属配線を施してBi CMO
S型半導体集積回路を完成する。
第２図はこの発明の第２の実施例を示す。この第２の
実施例では、半導体基体上の全面にポリシリコン層30,
酸化膜31,窒化膜32を形成した後、これらをMOSトランジ
スタの形成領域上から除去する工程（第２図（ｇ）工
程）までは第１の実施例と同一工程を進める。そこで、
この工程までは要点を簡単に説明すると、まずＰ型半導
体基板21にN+埋込拡散層22とP+埋込拡散層23を形成（第
２図（ａ））した後、基板21上にN-エピタキシャル層24
を形成する（第２図（ｂ））。そのエピタキシャル層24
の一部にＰウェル層25を形成する（第２図（ｃ））。以
上で構成された半導体基体上の全面に酸化膜26と窒化膜
27を形成し、その一部を除去し、その部分のエピタキシ
ャル層24を所定の厚さ除去した後、選択酸化を行うこと
により、NPNトランジスタ素子分離用の厚い第１の分離
酸化膜28を形成する（第２図（ｄ））。NPNトランジス
タ形成領域上から残存窒化膜27および残存酸化膜26を除
去し、イオン注入を行ってNPNトランジスタのメインベ
ース層29を形成する（第２図（ｅ））。その後、半導体
基体上の全面にポリシリコン層30,酸化膜31,窒化膜32を
形成し（第２図（ｆ））、これをMOSトランジスタ形成
領域上からは除去する（第２図（ｇ））。
このようにして第２図（ｇ）の構造を得たならば、次
に第２図（ｈ）に示すように、窒化膜27をPMOS,NMOSト
ランジスタのアクティブ領域上に窒化膜パターン27a,27
bとして残して公知の技術で選択的に除去する。
次に、図示しないレジストパターンを半導体基体上に
形成して、それをマスクとして第２図（ｉ）に示すPMOS
トランジスタのチャネルストッパ層34形成用のＮ型不純
物のイオン注入を行う。続いて再度第２図（ｉ）に示す
ようにレジストパターン51を形成した後、まず、そのレ
ジストパターン51をマスクとして窒化膜32のパターニン
グを行うことにより、NPNトランジスタのサイドベー
ス，エミッタ，コレクタの各引出し電極となるポリシリ
コン層30上に残る窒化膜パターン32a,32b,32cを形成す
る。次に、レジストパターン51をマスクとしてＰ型不純
物たとえば1014cm-2程度のＢのイオン注入を行うことに
より、Ｐウェル層25内にNMOSトランジスタのチャネルス
トッパ層33形成用の不純物を打込み、同時にエミッタ形
成領域の周辺で前記窒化膜32が除去された部分からポリ
シリコン層30を通してメインベース層29内にブリッジベ
ース層52形成用の不純物を打込む。その後、レジストパ
ターン51を除去した上で、900℃程度の温度でアニール
する。このアニールにより前記打込み不純物が活性化さ
れ、PMOSトランジスタ形成領域のエピタキシャル層24内
およびＰウェル層25内にチャネルストッパ34,33が形成
され、メインベース層29内にはエミッタ形成予定領域の
周囲に位置してブリッジベース層52が形成される。
この後は、再び第１の実施例と同様の工程となる。す
なわち、残された窒化膜パターン27a,27b,32a,32b,32c
をマスクとして第２の選択酸化を行う。この第２の選択
酸化により、第２図（ｊ）に示すようにポリシリコン層
30は、NPNトランジスタのサイドベース引出し電極とし
てのポリシリコン層30a,同トランジスタのエミッタ引出
し電極としてのポリシリコン層30b,同トランジスタのコ
レクタ引出し電極としてのポリシリコン層30cに分離さ
れる。35はポリシリコン層30から変換された酸化膜であ
る。同時にＰウェル層25およびPMOSトランジスタ形成領
域のエピタキシャル層24の表面にはNMOS,PMOSトランジ
スタ素子分離用の第２の分離酸化膜36が形成される。こ
の時、第２の選択酸化においても、メインベース層29を
できるだけ深くしないために高圧酸化法によって比較的
低温で処理することが望ましく、例えば８気圧，温度10
00℃において、20分程度の酸化で5000〜7000Åの膜厚の
酸化膜を得る。一方、ブリッジベース層52およびチャネ
ルストッパ層33は高濃度イオン注入で形成したために、
この第２の選択酸化の熱処理によって不純物濃度に応じ
た再分布が行われ、深い接合を形成する。
次に、窒化膜パターン27a,27b,32a,32b,32cを熱リン
酸などですべて除去し、さらにその下の薄い酸化膜26,3
1を同時に除去する。この酸化膜26,31除去時、それ以外
の領域は比較的厚い酸化膜35,36で覆われているので、
充分にオーバーエッチを行って、前記選択先酸化により
生じたバーズビークを除去することができる。
次に、PMOSトランジスタ形成領域のエピタキシャル層
24表面およびＰウェル層25の表面に第２図（ｋ）に示す
ように、PMOS,NMOSトランジスタのゲート酸化膜38を形
成する。この時同時にポリシリコン層30a,30b,30cの表
面にも酸化膜39が形成されている。続いて、必要に応じ
てPMOSトランジスタ形成領域のスレッショルド電圧をコ
ントロールするために該領域のN-エピタキシャル層24の
表面濃度をイオン注入法で調整する。さらに、ポリシリ
コン層30aに高濃度のＰ型不純物たとえばＢを図示しな
いレジストをマスクに選択的にイオン注入する。次いで
PMOS,NMOSトランジスタのポリシリコンゲート電極40を
形成し、このポリシリコンゲート電極40の周囲に200Å
程度のマスク酸化膜41を形成する。
次に、第２図（ｌ）に示すように、図示しないレジス
トをマスクとしてNMOSトランジスタのソース・ドレイン
となる領域部及びNPNトランジスタのエミッタ引出し電
極およびコレクタ引出し電極としてのポリシリコン層30
b,30cにそれぞれＮ型不純物としてAsを1016cm-2程度の
高濃度でイオン注入する。続いてレジストを除去し、95
0℃でアニールすることにより、前記不純物が注入され
たＰウェル層25のNMOSトランジスタのソース・ドレイン
領域となる部分にNMOSトランジスタのソース・ドレイン
層42を形成する。この時同時にポリシリコン層30b,30c
からはそれぞれＮ型不純物がメインベース層29およびコ
レクタとしてのエピタキシャル層24に拡散されNPNトラ
ンジスタのエミッタ層43及びコレクタ表面高濃度層44が
形成される。さらにこの時同時に、Ｐ型不純物を高濃度
に注入してあるポリシリコン層30aからもメインベース
層29に不純物が拡散し、サイドベース層37が深く形成さ
れ、先に形成してあるブリッジベース層52と接続し、高
濃度のインアクティブベースを形成する。
続いて、再び図示しないレジストをマスクとしてPMOS
トランジスタのソース・ドレインとなる領域部及びサイ
ドベース引出し電極としてのポリシリコン層30aに第２
図（ｌ）で示すように、1015cm-2程度の高濃度でＰ型不
純物例えばBF2 +をイオン注入する。その後、第２図
（ｍ）で示すように半導体基体上の全面に中間絶縁膜と
してBPSG層45を形成し、平滑化のためのアニールを行う
が、このアニールによって前記不純物は活性化され、PM
OSトランジスタ形成領域のエピタキシャル層24内にはPM
OSトランジスタのソース・ドレイン層46が形成される。
また、ポリシリコン層30a内の不純物は、該ポリシリコ
ン層30aの抵抗値をより下げる働きをする。
この後にBPSG層45および酸化膜38,39に第２図（ｍ）
に示すようにコンタクトホール47を開孔するが、NPNト
ランジスタ上のコンタクトホール47は、ポリシリコン層
30a,30b,30cがすべて比較的厚い酸化膜35で周囲が囲ま
れているため、一括してBPSG膜45および酸化膜39を除去
して自己整合的に形成し、ポリシリコン層30a,30b,30c
を露出させる。
続いて、図示は省略するが、金属配線を施してBi CMO
S型半導体集積回路を完成する。
（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、次のような効果が得られる。
（１）バイポーラトランジスタの素子分離領域の半導体
基体を必要な厚さだけ除去した上で選択酸化して厚くバ
イポーラトランジスタ素子分離用の第１の分離酸化膜を
形成した後、バイポーラトランジスタ形成領域上に堆積
されたポリシリコン層を選択酸化する際に同時にPMOSお
よびNMOSトランジスタの素子分離領域を選択酸化してPM
OSおよびNMOSトランジスタ素子分離用の第２の分離酸化
膜を形成するようにしたので、トランジスタの種類に応
じた最適な分離酸化膜、すなわち、バイポーラトランジ
スタにおいては厚い分離酸化膜、PMOS,NMOSトランジス
タにおいては、該トランジスタ用の慣習的な分離酸化膜
を形成できる。これによって、バイポーラトランジスタ
の基板間容量や素子間分離容量が増大するという問題
や、CMOSトランジスタ部分の集積度の低下や慣習的なCM
OSのデザインルールがそのまま使えないという従来技術
の問題点の両方を除去できる。しかも、PMOS,NMOSトラ
ンジスタ（CMOSトランジスタ）用の慣習的な分離酸化膜
は、バイポーラトランジスタ形成領域上のポリシリコン
層の選択酸化工程を利用して形成するようにしたので、
２種類の分離酸化膜を形成したにも係わらず、工程増
大、熱処理回数の増大による拡散層深さの増大を防止で
きる。
（２）MOSトランジスタのチャネルストッパ層形成工程
を利用して、バイポーラトランジスタのメインベース層
内にブリッジベース層を形成したので、工程を増やすこ
となく、バイポーラトランジスタのベース直列抵抗を小
さくできる。
（３）選択酸化により各引出し電極に分かれた各ポリシ
リコン層からの不純物拡散を利用するので、ポリシリコ
ン層の選択酸化により、ベース・エミッタ層の自己整合
形成が可能となる。さらに、各ポリシリコン引出し電極
の周囲が比較的厚い酸化膜で囲まれるので、バイポーラ
トランジスタ上においては、中間絶縁膜を一括除去して
自己整合的にコンタクト開口（引出し電極の露出）を行
うことができる。そして、これらの工程により、バイポ
ーラトランジスタの集積度の向上を図れる。
【図面の簡単な説明】
第１図はこの発明のBi CMOS半導体集積回路の製造方法
の第１の実施例を示す工程断面図、第２図はこの発明の
第２の実施例を示す工程断面図、第３図は従来の第１の
素子間分離法を示す工程断面図、第４図は従来の第２の
素子間分離法を示す工程断面図である。 21……Ｐ型半導体基板、24……N-エピタキシ層、25……
Ｐウェル層、27……窒化膜、27a,27b……窒化膜パター
ン、28……第１の分離酸化膜、29……メインベース層、
30……ポリシリコン層、32……窒化膜、32a,32b,32c…
…窒化膜パターン、33,34……チャネルストッパ層、35
……酸化膜、36……第２の分離酸化膜、37……サイドベ
ース層、38……ゲート酸化膜、40……ポリシリコンゲー
ト電極、42……ソース・ドレイン層、43……エミッタ
層、44……コレクタ表面高濃度層、45……BPSG層、46…
…ソース・ドレイン層、47……コンタクトホール、51…
…レジストパターン、52……ブリッジベース層。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基体上に第１マスク層を形成した
    後、前記第１マスク層を選択的に除去し、その部分の半
    導体基体を残存第１マスク層をマスクとして必要な厚さ
    だけ除去した後、同部分の半導体基体を残存第１マスク
    層をマスクとして選択酸化し、厚い第１の酸化膜を形成
    する工程と、 残存第１マスク層のうち、素子形成領域上に残っている
    第１マスク層を選択的に除去する工程と、 前記半導体基体上にポリシリコン層、第２マスク層を順
    次積層し、素子形成領域以外の第２マスク層およびポリ
    シリコン層を選択的に除去する工程と、 前記半導体基体上の第1,第２マスク層のうち、PMOS,NMO
    Sトランジスタのアクティブ領域および、バイポーラト
    ランジスタのサイドベース，エミッタ，コレクタの引出
    し電極となる前記ポリシリコン層の上の第1,第２マスク
    層を残して他の第1,第２マスク層を選択除去する工程
    と、 その後、残存第1,第２マスク層をマスクとして半導体基
    体表面およびポリシリコン層の選択酸化を行うことによ
    り、ポリシリコン層を前記各引出し電極に分離し、同時
    に半導体基体表面にPMOS,NMOSトランジスタ素子分離用
    の第２の分離酸化膜を形成する工程とを具備してなるBi
    CMOS型半導体集積回路の製造方法。
  2. 【請求項２】半導体基体上に第１マスク層を成長させた
    後、バイポーラトランジスタの素子分離領域の前記第１
    マスク層を選択的に除去し、その部分の半導体基体を残
    存第１マスク層をマスクとして必要な厚さだけ除去した
    後、同部分の半導体基体を残存第１マスク層をマスクと
    して選択酸化し、バイポーラトランジスタ素子分離用の
    厚い第１の分離酸化膜を形成する工程と、 残存第１マスク層のうち、バイポーラトランジスタ形成
    領域上に残っている第１マスク層を選択的に除去する工
    程と、 前記半導体基体上のバイポーラトランジスタ形成領域中
    メインベース形成領域にメインベース層を形成する工程
    と、 前記半導体基体上にポリシリコン層、第２マスク層を順
    次積層し、バイポーラトランジスタ形成領域以外の第２
    マスク層およびポリシリコン層を順に選択的に除去する
    工程と、 前記第１マスク層を、PMOSおよびNMOSトランジスタのア
    クティブ領域に残して選択除去する工程と、 ＰまたはＮの一方のMOSトランジスタのチャネルストッ
    パ層を半導体基体内に形成する工程と、 前記第２マスク層を、バイポーラトランジスタのサイド
    ベース，エミッタ，コレクタの引出し電極となる前記ポ
    リシリコン層の上に残して選択除去する工程と、Ｐまた
    はＮの他方のMOSトランジスタのチャネルストッパ層を
    半導体基体に形成すると同時に、バイポーラトランジス
    タのエミッタ形成領域の周辺で前記選択除去工程により
    第２マスク層が除去された部分から前記ポリシリコン層
    を通して前記メインベース層に不純物を注入し、高濃度
    のブリッジベース層を形成する工程と、 残存第1,第２マスク層をマスクとして半導体基体表面お
    よび前記ポリシリコン層の選択酸化を行うことにより、
    ポリシリコン層を各引出し電極に分離し、同時に半導体
    基体表面にPMOS,NMOSトランジスタ素子分離用の第２の
    分離酸化膜を形成する工程と、 半導体基体のPMOS,NMOSトランジスタ形成領域にPMOSト
    ランジスタ、NMOSトランジスタを形成し、一方、前記各
    引出し電極のポリシリコン層に不純物をイオン注入し、
    そのポリシリコン層からの不純物拡散でサイドベース
    層，エミッタ層，コレクタ表面高濃度層を形成すること
    により半導体基体のバイポーラトランジスタ形成領域に
    バイポーラトランジスタを完成させる工程と、 その後、半導体基体上の全面に中間絶縁膜を形成し、バ
    イポーラトランジスタ上においては中間絶縁膜を一括し
    て除去して前記各電極を露出させる工程とを具備してな
    るBi CMOS型半導体集積回路の製造方法。
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Publication number Priority date Publication date Assignee Title
JP2914000B2 (ja) * 1992-04-28 1999-06-28 日本電気株式会社 半導体装置の製造方法
US5372955A (en) * 1993-08-02 1994-12-13 United Microelectronics Corporation Method of making a device with protection from short circuits between P and N wells
US6093591A (en) * 1997-04-08 2000-07-25 Matsushita Electronics Corporation Method of fabricating a semiconductor integrated circuit device
JP3331910B2 (ja) * 1997-06-20 2002-10-07 日本電気株式会社 半導体装置及びその製造方法
JP4349131B2 (ja) * 2004-01-09 2009-10-21 ソニー株式会社 バイポーラトランジスタの製造方法及び半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4406049A (en) * 1980-12-11 1983-09-27 Rockwell International Corporation Very high density cells comprising a ROM and method of manufacturing same
US4777147A (en) * 1987-01-28 1988-10-11 Texas Instruments Incorporated Forming a split-level CMOS device
JPS63304657A (ja) * 1987-06-04 1988-12-12 Fujitsu Ltd 半導体装置の製造方法
AT387598B (de) * 1987-07-23 1989-02-10 Fehrer Textilmasch Vorrichtung zum nadeln eines vlieses
JPH01140761A (ja) * 1987-11-27 1989-06-01 Nec Corp 半導体装置
JP2812388B2 (ja) * 1988-01-18 1998-10-22 富士通株式会社 Ｓｏｉ半導体装置の製造方法
US4946798A (en) * 1988-02-09 1990-08-07 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit fabrication method

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