JPH1055976A - 種々の埋められた領域を有する半導体装置の製造方法 - Google Patents
種々の埋められた領域を有する半導体装置の製造方法Info
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- JPH1055976A JPH1055976A JP9079041A JP7904197A JPH1055976A JP H1055976 A JPH1055976 A JP H1055976A JP 9079041 A JP9079041 A JP 9079041A JP 7904197 A JP7904197 A JP 7904197A JP H1055976 A JPH1055976 A JP H1055976A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】 （修正有）
【課題】 従来の方法より少ないマスクを使用しながら
追加の埋められた層を有する集積装置の製造方法を提供
する。 【解決手段】 シリコン窒化物のマスク５２を形成し、
このマスクを通してＮ―タイプ不純物を注入し、露光さ
れた窒化物の一部を含有する支持体の少なくとも一つの
領域を残すレジストマスク５４を形成し、酸化環境下で
高温処理に支持体を供し窒化物マスクによって被覆され
ていない支持体の領域上に二酸化シリコンパッドを形成
し、パッドによって境界を定められた領域中へのＰ−タ
イプ不純物の注入を行うことによってＰ−タイプ支持体
５０をドープする方法である。その方法は次いでパッド
の除去、従来の方法でエピタキシャル層の形成及びＰ−
タイプ及びＮ−タイプ領域をその中に形成するための選
択的ドーピングを続けて行う。
追加の埋められた層を有する集積装置の製造方法を提供
する。 【解決手段】 シリコン窒化物のマスク５２を形成し、
このマスクを通してＮ―タイプ不純物を注入し、露光さ
れた窒化物の一部を含有する支持体の少なくとも一つの
領域を残すレジストマスク５４を形成し、酸化環境下で
高温処理に支持体を供し窒化物マスクによって被覆され
ていない支持体の領域上に二酸化シリコンパッドを形成
し、パッドによって境界を定められた領域中へのＰ−タ
イプ不純物の注入を行うことによってＰ−タイプ支持体
５０をドープする方法である。その方法は次いでパッド
の除去、従来の方法でエピタキシャル層の形成及びＰ−
タイプ及びＮ−タイプ領域をその中に形成するための選
択的ドーピングを続けて行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に請求項１のプレアンブル（preamble）に規定さ
れたタイプの方法に関する。
法、特に請求項１のプレアンブル（preamble）に規定さ
れたタイプの方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】極めて
異なる配置及び機能的特徴を有する、同じシリコンウエ
ファーにおける多くの種類の電子構成部分を製造するた
めの様々な技術が知られている。これらの技術はＣＭＯ
Ｓ電界効果トランジスター又は低電力バイポーラトラン
ジスターで操作するデジタル及びアナログ信号の両方を
処理するための回路、及び電界効果及びバイポーラトラ
ンジスターの両方を含む外部負荷の制御のための回路を
含む集積装置を製造する。
異なる配置及び機能的特徴を有する、同じシリコンウエ
ファーにおける多くの種類の電子構成部分を製造するた
めの様々な技術が知られている。これらの技術はＣＭＯ
Ｓ電界効果トランジスター又は低電力バイポーラトラン
ジスターで操作するデジタル及びアナログ信号の両方を
処理するための回路、及び電界効果及びバイポーラトラ
ンジスターの両方を含む外部負荷の制御のための回路を
含む集積装置を製造する。
【０００３】この一般的なタイプの装置は種々の埋めら
れた領域（buried regions）、 即ちシリコン中に完全
に埋まった領域を含む構造を必要とし、それらは導電性
タイプ（即ちＮタイプ又はＰタイプ）及び抵抗性タイプ
（即ち高い又は低い不純物濃度を有するもの）の両方に
おいて異なるものである。これらの領域はとりわけそれ
らの厚さが横の長さよりずっと小さい時にしばしば埋め
られた層（buried layer ）と称される。
れた領域（buried regions）、 即ちシリコン中に完全
に埋まった領域を含む構造を必要とし、それらは導電性
タイプ（即ちＮタイプ又はＰタイプ）及び抵抗性タイプ
（即ち高い又は低い不純物濃度を有するもの）の両方に
おいて異なるものである。これらの領域はとりわけそれ
らの厚さが横の長さよりずっと小さい時にしばしば埋め
られた層（buried layer ）と称される。
【０００４】三つの異なる埋められた層の形成のための
公知の方法を以下詳細に記載する。知られているよう
に、この公知の方法はそれぞれの埋められた層の形成の
ための別々のマスキング工程を必要とする。これらの工
程のそれぞれは多数の集積装置が形成されるシリコンウ
エファーの繰り返される調節及び応力を必要とする様々
な段階にわたって行われる。これらの段階のそれぞれは
ウエファーの破壊の危険の増加をもたらし、生産収量を
低下する欠点を構造中に導入するので、マスキング工程
数を減らすことが望ましい。
公知の方法を以下詳細に記載する。知られているよう
に、この公知の方法はそれぞれの埋められた層の形成の
ための別々のマスキング工程を必要とする。これらの工
程のそれぞれは多数の集積装置が形成されるシリコンウ
エファーの繰り返される調節及び応力を必要とする様々
な段階にわたって行われる。これらの段階のそれぞれは
ウエファーの破壊の危険の増加をもたらし、生産収量を
低下する欠点を構造中に導入するので、マスキング工程
数を減らすことが望ましい。
【０００５】
【課題を解決するための手段】本発明はかかる要求を満
足するだけでなく、さらに埋められた領域の形成におい
て選択の範囲を大きくしたデザイナーを提供する、請求
項１に記載されたような特徴を有する方法を利用するも
のである。
足するだけでなく、さらに埋められた領域の形成におい
て選択の範囲を大きくしたデザイナーを提供する、請求
項１に記載されたような特徴を有する方法を利用するも
のである。
【０００６】
【発明の実施の形態】本発明は添付図面に対する具体例
の以下の詳細な記述からより一層明らかになるだろう。
の以下の詳細な記述からより一層明らかになるだろう。
【０００７】図１〜図６は公知の方法の種々の連続製造
段階におけるシリコンチップの一部を示す断面である。
段階におけるシリコンチップの一部を示す断面である。
【０００８】図７〜図１０は本発明による方法の種々の
連続製造段階におけるシリコンチップの一部を示す断面
である。
連続製造段階におけるシリコンチップの一部を示す断面
である。
【０００９】図１をまず参照すると、Ｐタイプ導電性の
単結晶シリコンの支持体（１０で示される）の上に二酸
化シリコンの薄い層１１（２０〜３０ｎｍ）を高温で成
長する。幾つかの表面領域（図１には二つあり、ともに
１３で示される）上に窓（windows ）を規定するような
方法でこの層上に通常の写真製版技術で“レジスト（re
sist）”のマスク１２を形成する。かくしてマスクされ
た支持体を６０〜１００ＫｅＶのエネルギーを有する高
い線量（少なくとも１０15ｃｍ-2）でヒ素及びアンチモ
ン（Ａｓ／Ｓｂ）のイオンを注入する工程に供する。イ
オンは抵抗層によってブロックされるが、酸化物の薄い
層１１を容易に横切る。それは知られているように、単
結晶シリコンの表面が注入の効果によって表面結晶構造
に損傷を与えることを防ぐ機能を有する。シリコンでは
露光された表面領域１３の下で一連の＋記号で示される
強くドープされたＮタイプの注入領域を形成する。
単結晶シリコンの支持体（１０で示される）の上に二酸
化シリコンの薄い層１１（２０〜３０ｎｍ）を高温で成
長する。幾つかの表面領域（図１には二つあり、ともに
１３で示される）上に窓（windows ）を規定するような
方法でこの層上に通常の写真製版技術で“レジスト（re
sist）”のマスク１２を形成する。かくしてマスクされ
た支持体を６０〜１００ＫｅＶのエネルギーを有する高
い線量（少なくとも１０15ｃｍ-2）でヒ素及びアンチモ
ン（Ａｓ／Ｓｂ）のイオンを注入する工程に供する。イ
オンは抵抗層によってブロックされるが、酸化物の薄い
層１１を容易に横切る。それは知られているように、単
結晶シリコンの表面が注入の効果によって表面結晶構造
に損傷を与えることを防ぐ機能を有する。シリコンでは
露光された表面領域１３の下で一連の＋記号で示される
強くドープされたＮタイプの注入領域を形成する。
【００１０】レジストマスク１２は次いで除去され、他
の表面領域上に開口部を規定する別のものが形成され
（１４で示される（図２））、それは図では唯一１５で
示されている。適度な線量（即ち５×１０13〜５×１０
14 ｃｍ-2） で６０〜２００ＫｅＶのエネルギーでリン
（Ｐ）のイオンをさらに注入して、露出された表面領域
１５の下に一連の−記号で示される適度にドープされた
Ｎタイプの注入領域を形成する。
の表面領域上に開口部を規定する別のものが形成され
（１４で示される（図２））、それは図では唯一１５で
示されている。適度な線量（即ち５×１０13〜５×１０
14 ｃｍ-2） で６０〜２００ＫｅＶのエネルギーでリン
（Ｐ）のイオンをさらに注入して、露出された表面領域
１５の下に一連の−記号で示される適度にドープされた
Ｎタイプの注入領域を形成する。
【００１１】マスク１４の除去後、図３に示されるよう
な予め決められた深さまで注入イオンを拡散させるのに
充分な時間、高温（１１００〜１２００℃）に加熱す
る。それらはかくして表面領域１３にＤＭＯＳトランジ
スター及び相補性ＣＭＯＳトランジスターのペアー（図
６）のような幾つかの集積構成要素の埋められた層を構
成することを意図した強くドープされたＮ導電性タイプ
の領域１６（即ちＮ＋で示される）を形成し、表面領域
１５に例えば垂直ＰＮＰトランジスターＶＰＮＰ（図
６）の如き他の集積構成要素の収納のためのくぼみを規
定する埋められた層を構成することを意図した適度にド
ープされたＮ導電性タイプの領域１７（即ちＮ−で示さ
れる）を形成する。
な予め決められた深さまで注入イオンを拡散させるのに
充分な時間、高温（１１００〜１２００℃）に加熱す
る。それらはかくして表面領域１３にＤＭＯＳトランジ
スター及び相補性ＣＭＯＳトランジスターのペアー（図
６）のような幾つかの集積構成要素の埋められた層を構
成することを意図した強くドープされたＮ導電性タイプ
の領域１６（即ちＮ＋で示される）を形成し、表面領域
１５に例えば垂直ＰＮＰトランジスターＶＰＮＰ（図
６）の如き他の集積構成要素の収納のためのくぼみを規
定する埋められた層を構成することを意図した適度にド
ープされたＮ導電性タイプの領域１７（即ちＮ−で示さ
れる）を形成する。
【００１２】次いで図４において１８で示されるレジス
トの第３マスクを形成する。それは別々の構成要素を含
有することを意図した領域を互いに分離する支持体の１
９で示される表面領域上の窓、及び領域１７の表面領域
内で、図４において唯一２０で示される窓を規定する。
かくしてマスクされた支持体は次いで一連の＊記号で示
される強くドープされたＰタイプ注入領域を形成するよ
うな方法で２５〜２００ＫｅＶのエネルギーで１×１０
14〜１×１０15 ｃｍ-2の線量で硼素イオン（Ｂ）の注
入に供される。
トの第３マスクを形成する。それは別々の構成要素を含
有することを意図した領域を互いに分離する支持体の１
９で示される表面領域上の窓、及び領域１７の表面領域
内で、図４において唯一２０で示される窓を規定する。
かくしてマスクされた支持体は次いで一連の＊記号で示
される強くドープされたＰタイプ注入領域を形成するよ
うな方法で２５〜２００ＫｅＶのエネルギーで１×１０
14〜１×１０15 ｃｍ-2の線量で硼素イオン（Ｂ）の注
入に供される。
【００１３】第３マスク１８は次いで除去され、図５に
おいて表面領域１９中の２１及び表面領域２０中の２２
でＰタイプ領域が示されているように注入された硼素イ
オンの予備拡散（アニール）を可能にさせるべく５００
〜６００℃の温度に支持体を加熱する。
おいて表面領域１９中の２１及び表面領域２０中の２２
でＰタイプ領域が示されているように注入された硼素イ
オンの予備拡散（アニール）を可能にさせるべく５００
〜６００℃の温度に支持体を加熱する。
【００１４】単結晶シリコン支持体１０上に高温で成長
させることによってＮ導電性タイプのエピタキシャル層
２３の形成を行う。この例では、この工程は二つの段階
を行い、種々の選択的なドーピング及び拡散工程を伴
う。図６に示されたような構造がかくして得られる。こ
の構造では三つのタイプの埋められた領域を上記工程の
効果によって認識、形成することができる。即ち、領域
１６から生じるＮ＋Ｂ．Ｌで示される埋められた層Ｎ
＋、領域１７から生じるＮ−Ｂ．Ｌで示される埋められ
た層Ｎ−及び領域２１から生じるＰ＋Ｂ．ＩＳＯで示さ
れる深い絶縁領域Ｐ＋である。これらの埋められた領域
は支持体１０及び第１エピタキシャル成長段階で形成す
るエピタキシャル層２３の部分の両方の拡散によって形
成する。
させることによってＮ導電性タイプのエピタキシャル層
２３の形成を行う。この例では、この工程は二つの段階
を行い、種々の選択的なドーピング及び拡散工程を伴
う。図６に示されたような構造がかくして得られる。こ
の構造では三つのタイプの埋められた領域を上記工程の
効果によって認識、形成することができる。即ち、領域
１６から生じるＮ＋Ｂ．Ｌで示される埋められた層Ｎ
＋、領域１７から生じるＮ−Ｂ．Ｌで示される埋められ
た層Ｎ−及び領域２１から生じるＰ＋Ｂ．ＩＳＯで示さ
れる深い絶縁領域Ｐ＋である。これらの埋められた領域
は支持体１０及び第１エピタキシャル成長段階で形成す
るエピタキシャル層２３の部分の両方の拡散によって形
成する。
【００１５】図６に示された例では、一つの埋められた
層Ｎ＋Ｂ．Ｌの上にあるエピタキシャル層２３の部分に
おいてＤＭＯＳトランジスターを含有することを意図し
たＮ−Ｗで示されるＮ領域を形成する。別の埋められた
層Ｎ＋Ｂ．Ｌの上にあるエピタキシャル層２３の別の部
分ではＮ−Ｗで再び示されるＮ領域及び一対のＣＭＯＳ
トランジスターのＮチャネルＭＯＳトランジスター及び
ＰチャネルＭＯＳトランジスターのそれぞれを含有する
ことを意図したＰ−Ｗで示されるＰ領域の両方を形成す
る。埋められた層内でＮ−Ｂ．Ｌは領域２２（図５）か
らの拡散によって図６でＰＮＰ−Ｃで示されるＰ領域を
形成し、それはまた第１成長段階で形成されたエピタキ
シャル層の部分に伸びる。エピタキシャル層２３では埋
められた層Ｎ−Ｂ．Ｌの上に垂直ＰＮＰトランジスター
ＶＰＮＰの絶縁ウエルを補足することを意図したＮ．Ｗ
で示されるＮ領域を形成する。この領域Ｎ．Ｗ内では垂
直ＰＮＰトランジスターのコレクター領域ＰＮＰ−Ｃと
深く接した領域を構成することを意図したＰ．Ｗで示さ
れるＰ領域を形成する。Ｐ．Ｗで示される同じＰ領域は
Ｐ＋Ｂ．ＩＳＯ領域の上に形成され、互いに集積装置の
種々の構成要素を絶縁するためにこれらと結合する。
層Ｎ＋Ｂ．Ｌの上にあるエピタキシャル層２３の部分に
おいてＤＭＯＳトランジスターを含有することを意図し
たＮ−Ｗで示されるＮ領域を形成する。別の埋められた
層Ｎ＋Ｂ．Ｌの上にあるエピタキシャル層２３の別の部
分ではＮ−Ｗで再び示されるＮ領域及び一対のＣＭＯＳ
トランジスターのＮチャネルＭＯＳトランジスター及び
ＰチャネルＭＯＳトランジスターのそれぞれを含有する
ことを意図したＰ−Ｗで示されるＰ領域の両方を形成す
る。埋められた層内でＮ−Ｂ．Ｌは領域２２（図５）か
らの拡散によって図６でＰＮＰ−Ｃで示されるＰ領域を
形成し、それはまた第１成長段階で形成されたエピタキ
シャル層の部分に伸びる。エピタキシャル層２３では埋
められた層Ｎ−Ｂ．Ｌの上に垂直ＰＮＰトランジスター
ＶＰＮＰの絶縁ウエルを補足することを意図したＮ．Ｗ
で示されるＮ領域を形成する。この領域Ｎ．Ｗ内では垂
直ＰＮＰトランジスターのコレクター領域ＰＮＰ−Ｃと
深く接した領域を構成することを意図したＰ．Ｗで示さ
れるＰ領域を形成する。Ｐ．Ｗで示される同じＰ領域は
Ｐ＋Ｂ．ＩＳＯ領域の上に形成され、互いに集積装置の
種々の構成要素を絶縁するためにこれらと結合する。
【００１６】次いで構造物は当業者に良く知られた次の
工程に供され、完全な電子装置を得る。
工程に供され、完全な電子装置を得る。
【００１７】本発明による方法を図７〜図１０を参照し
て説明する。５０で示されるＰ導電性タイプの単結晶シ
リコン支持体上に高温で成長することによって二酸化シ
リコンの薄い層５１を形成する。その機能は公知の方法
に関して既に説明されたものであり、それは本発明によ
る方法を実施するために不可欠なものである。薄い層５
１上に６０〜１２０ｎｍの厚さのシリコン窒化物５２の
層を付着する。次いで露光されたその他の領域を残して
窒化物層のいくつかの表面領域を被覆するような方法で
この層上にレジストのマスク５３を形成する。化学的攻
撃は露光された領域から窒化物を除去し、かくして形成
された窒化物及びレジストマスクを有する支持体５０を
２５〜２００ＫｅＶのエネルギーで相対的に低い線量
（１〜５×１０13ｃｍ-2）でＮ−タイプのドーピング不
純物（この場合はリン（Ｐ））のイオンの注入に供す
る。窒化物マスクによって露光された残った（即ち、二
酸化シリコン５１の薄い層によってのみ被覆された）シ
リコン支持体の表面領域の下に図７で一連の−記号で示
された軽くドープされたＮ−タイプの注入領域を形成す
る。
て説明する。５０で示されるＰ導電性タイプの単結晶シ
リコン支持体上に高温で成長することによって二酸化シ
リコンの薄い層５１を形成する。その機能は公知の方法
に関して既に説明されたものであり、それは本発明によ
る方法を実施するために不可欠なものである。薄い層５
１上に６０〜１２０ｎｍの厚さのシリコン窒化物５２の
層を付着する。次いで露光されたその他の領域を残して
窒化物層のいくつかの表面領域を被覆するような方法で
この層上にレジストのマスク５３を形成する。化学的攻
撃は露光された領域から窒化物を除去し、かくして形成
された窒化物及びレジストマスクを有する支持体５０を
２５〜２００ＫｅＶのエネルギーで相対的に低い線量
（１〜５×１０13ｃｍ-2）でＮ−タイプのドーピング不
純物（この場合はリン（Ｐ））のイオンの注入に供す
る。窒化物マスクによって露光された残った（即ち、二
酸化シリコン５１の薄い層によってのみ被覆された）シ
リコン支持体の表面領域の下に図７で一連の−記号で示
された軽くドープされたＮ−タイプの注入領域を形成す
る。
【００１８】窒化物を被覆するレジストは次いで除去さ
れ、５４（図８）で示される別のレジストマスクが形成
される。その厚さは続くイオン注入に対して不透過なも
のである。このマスクは窒化物によって露光された残っ
た支持体のいくつかの領域及び窒化物マスクの部分を被
覆する。
れ、５４（図８）で示される別のレジストマスクが形成
される。その厚さは続くイオン注入に対して不透過なも
のである。このマスクは窒化物によって露光された残っ
た支持体のいくつかの領域及び窒化物マスクの部分を被
覆する。
【００１９】かくしてマスクされた支持体はＮ−タイプ
ドーピング不純物のイオンによる第１注入工程に供され
る。この場合、イオンがレジストマスク５３によって被
覆されるか否かにかかわらず窒化物マスク５２の部分を
横切ることに成功しないが、薄い酸化物層５１によって
のみ被覆された支持体領域中に注入することができるよ
うな方法で選択されたエネルギー値及び相対的に高い線
量（１０15〜１０16ｃｍ-2）でヒ素及びアンチモン（Ａ
ｓ／Ｓｂ）のような低い拡散性でドーピングされる。前
に注入されたＮ領域よりさらに強くドープされた注入さ
れたＮ−タイプ領域がかくして形成され、一連の＋記号
で図８に示される。
ドーピング不純物のイオンによる第１注入工程に供され
る。この場合、イオンがレジストマスク５３によって被
覆されるか否かにかかわらず窒化物マスク５２の部分を
横切ることに成功しないが、薄い酸化物層５１によって
のみ被覆された支持体領域中に注入することができるよ
うな方法で選択されたエネルギー値及び相対的に高い線
量（１０15〜１０16ｃｍ-2）でヒ素及びアンチモン（Ａ
ｓ／Ｓｂ）のような低い拡散性でドーピングされる。前
に注入されたＮ領域よりさらに強くドープされた注入さ
れたＮ−タイプ領域がかくして形成され、一連の＋記号
で図８に示される。
【００２０】次に同じマスクを用いて第２注入工程がＮ
−タイプドーピング不純物のイオンで行われる。この場
合、レジストマスク５４によって被覆されていない窒化
物マスクの部分を横切るような充分に高いエネルギー
（２００〜５００ＫｅＶ）で適度な線量（５×１０13〜
５×１０14 ｃｍ-2）の Ａｓ／Ｓｂのイオンで再び第２
注入工程が行われる。Ａｓ／Ｓｂイオンで前に注入され
たＮ領域はそれによってさらにドープされ、Ｎ−タイプ
の新しい領域がレジストによって被覆されていない窒化
物マスクの部分の下で支持体５０中に形成する。これは
一連の×記号によって表わされる。実質的に同じ結果を
得る二つの注入工程の順序は入れ替えることができる。
−タイプドーピング不純物のイオンで行われる。この場
合、レジストマスク５４によって被覆されていない窒化
物マスクの部分を横切るような充分に高いエネルギー
（２００〜５００ＫｅＶ）で適度な線量（５×１０13〜
５×１０14 ｃｍ-2）の Ａｓ／Ｓｂのイオンで再び第２
注入工程が行われる。Ａｓ／Ｓｂイオンで前に注入され
たＮ領域はそれによってさらにドープされ、Ｎ−タイプ
の新しい領域がレジストによって被覆されていない窒化
物マスクの部分の下で支持体５０中に形成する。これは
一連の×記号によって表わされる。実質的に同じ結果を
得る二つの注入工程の順序は入れ替えることができる。
【００２１】レジストマスク５４を除去した後、窒化物
マスクによって被覆される支持体は、窒化物によって被
覆されない支持体の領域上に５５で示される二酸化シリ
コンの相対的に薄いパッド（３００〜１０００ｎｍ）を
形成し前に注入された不純物を支持体５０中に拡散する
のに充分な時間（１〜３時間）で酸化環境で高温処理
（１１００〜１２００℃）に供される。当業者に知られ
ているように、二酸化シリコンは下にあるシリコンを犠
牲にして成長するので、処理の終わりにパッドは支持体
中に部分的に埋め込まれる。
マスクによって被覆される支持体は、窒化物によって被
覆されない支持体の領域上に５５で示される二酸化シリ
コンの相対的に薄いパッド（３００〜１０００ｎｍ）を
形成し前に注入された不純物を支持体５０中に拡散する
のに充分な時間（１〜３時間）で酸化環境で高温処理
（１１００〜１２００℃）に供される。当業者に知られ
ているように、二酸化シリコンは下にあるシリコンを犠
牲にして成長するので、処理の終わりにパッドは支持体
中に部分的に埋め込まれる。
【００２２】窒化物マスク５２は次いで除去され、構造
物は前の注入のそれとは反対のタイプのドーピング不純
物で第３注入工程に供される。この例では硼素は１×１
０13〜１×１０15 ｃｍ-2から選択された値の線量で低
いエネルギー（ ２５〜５０ＫｅＶ）で利用される。酸
化物パッド５５は図９の一連の＊記号で示されるＰ導電
性領域を形成するパッド間の支持体の領域においてだけ
イオンが透過するように注入に対するバリヤーを構成す
る。構造物は次いで短い熱処理（アニール）に供され、
次に図１０に示された構造物を得るための公知の方法を
参照して簡潔に記載されたのと同じ方法で酸化物パッド
５５の除去、エピタキシャル層の形成及び種々の選択的
ドーピング工程を行う。
物は前の注入のそれとは反対のタイプのドーピング不純
物で第３注入工程に供される。この例では硼素は１×１
０13〜１×１０15 ｃｍ-2から選択された値の線量で低
いエネルギー（ ２５〜５０ＫｅＶ）で利用される。酸
化物パッド５５は図９の一連の＊記号で示されるＰ導電
性領域を形成するパッド間の支持体の領域においてだけ
イオンが透過するように注入に対するバリヤーを構成す
る。構造物は次いで短い熱処理（アニール）に供され、
次に図１０に示された構造物を得るための公知の方法を
参照して簡潔に記載されたのと同じ方法で酸化物パッド
５５の除去、エピタキシャル層の形成及び種々の選択的
ドーピング工程を行う。
【００２３】見ればわかるように、４タイプの埋められ
た領域が上記工程によって形成された構造物内に認識す
ることができる。即ち、図８で＋記号で示された領域か
ら生じるＮ＋Ｂ．Ｌで示される埋められた層Ｎ＋層、図
７及び図８で−記号で示される領域から生じるＮ−Ｂ．
Ｗで示される埋められたＮ−ウエル、及び図８で×記号
で示される領域から生じるＮ−Ｂ．Ｌで示される埋めら
れたＮ−層及び図９で＊記号で示される領域から生じる
Ｐ＋Ｂ．ＩＳＯで示される深い絶縁領域Ｐ＋である。こ
れらの埋められた領域は公知の方法に関して上で既に示
されたように支持体５０及びエピタキシャル層の両方へ
の拡散によって形成する。
た領域が上記工程によって形成された構造物内に認識す
ることができる。即ち、図８で＋記号で示された領域か
ら生じるＮ＋Ｂ．Ｌで示される埋められた層Ｎ＋層、図
７及び図８で−記号で示される領域から生じるＮ−Ｂ．
Ｗで示される埋められたＮ−ウエル、及び図８で×記号
で示される領域から生じるＮ−Ｂ．Ｌで示される埋めら
れたＮ−層及び図９で＊記号で示される領域から生じる
Ｐ＋Ｂ．ＩＳＯで示される深い絶縁領域Ｐ＋である。こ
れらの埋められた領域は公知の方法に関して上で既に示
されたように支持体５０及びエピタキシャル層の両方へ
の拡散によって形成する。
【００２４】本発明による方法のこの例で、公知の方法
で得られる図６の構造物のようにＤＭＯＳトランジスタ
ー、ＣＭＯＳペアー及び垂直ＰＮＰトランジスターＶＰ
ＮＰを含むことを意図した構造物が得られる。図６の構
造物とは異なるように、ＤＭＯＳトランジスターは高電
圧を支持できるようにその縁で少なくドープされたＮ−
タイプの埋められたウエルを有し、ＣＭＯＳペアーは深
い絶縁領域と同じ形成工程で得られた埋められた領域Ｐ
＋Ｂ．ＩＳＯによって一部を形成されたＰ−タイプウエ
ル、及び寄生サイリスターの形成による“ラッチアップ
（latch up）”として知られる現象に対する最適な保
護及び隣接Ｐ＋領域に対する良好な絶縁に特に好ましい
不純物の様々な分布を有するＮ−タイプウエルを有す
る。同じＮ−タイプウエルが垂直ＰＮＰトランジスター
を効率的に絶縁する。
で得られる図６の構造物のようにＤＭＯＳトランジスタ
ー、ＣＭＯＳペアー及び垂直ＰＮＰトランジスターＶＰ
ＮＰを含むことを意図した構造物が得られる。図６の構
造物とは異なるように、ＤＭＯＳトランジスターは高電
圧を支持できるようにその縁で少なくドープされたＮ−
タイプの埋められたウエルを有し、ＣＭＯＳペアーは深
い絶縁領域と同じ形成工程で得られた埋められた領域Ｐ
＋Ｂ．ＩＳＯによって一部を形成されたＰ−タイプウエ
ル、及び寄生サイリスターの形成による“ラッチアップ
（latch up）”として知られる現象に対する最適な保
護及び隣接Ｐ＋領域に対する良好な絶縁に特に好ましい
不純物の様々な分布を有するＮ−タイプウエルを有す
る。同じＮ−タイプウエルが垂直ＰＮＰトランジスター
を効率的に絶縁する。
【００２５】この場合も構造物は次いで完全な電子装置
を得るために当業者に公知のさらなる処理に供される。
を得るために当業者に公知のさらなる処理に供される。
【００２６】公知の方法との比較から、三つの埋められ
た領域（即ち埋められた強くドープされたＮ−タイプ層
（Ｎ＋Ｂ．Ｌ）、Ｐ−タイプの深い絶縁領域（Ｐ＋Ｂ．
ＩＳＯ）及び適度にドープされたＮ−タイプの埋められ
た層（Ｎ−Ｂ．Ｗ））を得るためには公知の方法では三
つのレジストマスクが必要であり（図１の１２、図２の
１４及び図４の１８）、一方本発明による方法では二つ
のかかるマスク（即ちシリコン窒化物層５２の規定のた
めにも役立つ図７に５３で示されたもの、及び図８に５
４で示されたもの）で充分であることがわかる。これは
方法のかなりの簡潔化、従って全体収率に関する利点を
もたらす。本発明による方法はさらなる埋められた層、
即ちＮ−Ｂ．Ｗで示される適度にドープされた埋められ
た層を利用できることもわかる。それは設計融通性につ
いて現実的な利益をもたらす。
た領域（即ち埋められた強くドープされたＮ−タイプ層
（Ｎ＋Ｂ．Ｌ）、Ｐ−タイプの深い絶縁領域（Ｐ＋Ｂ．
ＩＳＯ）及び適度にドープされたＮ−タイプの埋められ
た層（Ｎ−Ｂ．Ｗ））を得るためには公知の方法では三
つのレジストマスクが必要であり（図１の１２、図２の
１４及び図４の１８）、一方本発明による方法では二つ
のかかるマスク（即ちシリコン窒化物層５２の規定のた
めにも役立つ図７に５３で示されたもの、及び図８に５
４で示されたもの）で充分であることがわかる。これは
方法のかなりの簡潔化、従って全体収率に関する利点を
もたらす。本発明による方法はさらなる埋められた層、
即ちＮ−Ｂ．Ｗで示される適度にドープされた埋められ
た層を利用できることもわかる。それは設計融通性につ
いて現実的な利益をもたらす。
【００２７】本発明による方法は面積の節約についても
かなりの利点をもたらす。実際、埋められた絶縁領域
（Ｐ＋Ｂ．ＩＳＯ）は公知の方法のようにマスクの整合
許容度（ alignment tolerances）を考慮に入れる必要
性による面積の損失が全くないように埋められたＮ−タ
イプ領域（Ｎ＋Ｂ．Ｌ及びＮ−Ｂ．Ｗ）と自動調心され
る。面積の節約はまた別の理由のために生じる。公知の
方法では、埋められたＮ−タイプ領域の効果的な絶縁を
得るために埋められたＰ−タイプ絶縁領域は絶縁される
べき領域と絶縁している領域との間に軽くドープされた
シリコン（即ち支持体の又はエピタキシャル層のそれ）
を残すような方法でこれらから間隔を置くことが必要で
ある。それゆえ図４中のレジストマスク１８は領域１６
及び１７の縁を越えてある程度を延長することが必要で
ある。本発明による方法では絶縁の品質が高電圧を耐え
なければならないそれらの装置の埋められたＮ−タイプ
領域に対して低濃度のドーピング不純物を使用すること
によって最適化されているので、このような要求が存在
しない。これは本発明に従って埋められた軽くドープさ
れたＮ−タイプ領域（Ｎ−Ｂ．Ｗ）を得るためにさらな
る注入段階を利用することによって可能になる。
かなりの利点をもたらす。実際、埋められた絶縁領域
（Ｐ＋Ｂ．ＩＳＯ）は公知の方法のようにマスクの整合
許容度（ alignment tolerances）を考慮に入れる必要
性による面積の損失が全くないように埋められたＮ−タ
イプ領域（Ｎ＋Ｂ．Ｌ及びＮ−Ｂ．Ｗ）と自動調心され
る。面積の節約はまた別の理由のために生じる。公知の
方法では、埋められたＮ−タイプ領域の効果的な絶縁を
得るために埋められたＰ−タイプ絶縁領域は絶縁される
べき領域と絶縁している領域との間に軽くドープされた
シリコン（即ち支持体の又はエピタキシャル層のそれ）
を残すような方法でこれらから間隔を置くことが必要で
ある。それゆえ図４中のレジストマスク１８は領域１６
及び１７の縁を越えてある程度を延長することが必要で
ある。本発明による方法では絶縁の品質が高電圧を耐え
なければならないそれらの装置の埋められたＮ−タイプ
領域に対して低濃度のドーピング不純物を使用すること
によって最適化されているので、このような要求が存在
しない。これは本発明に従って埋められた軽くドープさ
れたＮ−タイプ領域（Ｎ−Ｂ．Ｗ）を得るためにさらな
る注入段階を利用することによって可能になる。
【図１】公知の方法の種々の連続製造段階におけるシリ
コンチップの一部を示す断面である。
コンチップの一部を示す断面である。
【図２】公知の方法の種々の連続製造段階におけるシリ
コンチップの一部を示す断面である。
コンチップの一部を示す断面である。
【図３】公知の方法の種々の連続製造段階におけるシリ
コンチップの一部を示す断面である。
コンチップの一部を示す断面である。
【図４】公知の方法の種々の連続製造段階におけるシリ
コンチップの一部を示す断面である。
コンチップの一部を示す断面である。
【図５】公知の方法の種々の連続製造段階におけるシリ
コンチップの一部を示す断面である。
コンチップの一部を示す断面である。
【図６】公知の方法の種々の連続製造段階におけるシリ
コンチップの一部を示す断面である。
コンチップの一部を示す断面である。
【図７】本発明による方法の種々の連続製造段階におけ
るシリコンチップの一部を示す断面である。
るシリコンチップの一部を示す断面である。
【図８】本発明による方法の種々の連続製造段階におけ
るシリコンチップの一部を示す断面である。
るシリコンチップの一部を示す断面である。
【図９】本発明による方法の種々の連続製造段階におけ
るシリコンチップの一部を示す断面である。
るシリコンチップの一部を示す断面である。
【図１０】本発明による方法の種々の連続製造段階にお
けるシリコンチップの一部を示す断面である。
けるシリコンチップの一部を示す断面である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロドヴィカ・ベッキ イタリー国ミラノ、モンザ、ヴィア、トテ ィ 22
Claims (5)
- 【請求項１】 下記工程を含む第１導電性タイプ（Ｐ）
の単結晶シリコンの支持体（５０）上に集積半導体装置
を製造するための方法： −支持体の主要な表面の第１及び第２領域それぞれを通
して第１（Ｂ）及び第２（Ｐ，Ａｓ／Ｓｂ）タイプのド
ーピング不純物を支持体中に導入し、 −支持体（５０）を高温でエピタキシャル成長に供し、
支持体中に導入された不純物の拡散によって第１導電性
タイプ（Ｐ）及び第１とは反対の第２導電性タイプ
（Ｎ）の埋められた領域を支持体で境界を定めるエピタ
キシャル層をその主要な表面に形成し、 −多数の第１（Ｐ）及び第２（Ｎ）導電性タイプの領域
を内部に形成するような方法でエピタキシャル層を選択
的にドーピングする、において、支持体中に第１（Ｂ）
及び第２（Ｐ，Ａｓ／Ｓｂ）タイプのドーピング不純物
を導入する工程が下記段階を含むことを特徴とする方
法： −支持体の主要な表面上にシリコン窒化物のマスク（５
２）を形成し、それは露光された支持体の領域を残し、 −シリコン窒化物マスクによって露光された残った領域
を通して第２タイプ（Ｐ）のドーピング不純物を導入
し、 −露光されたシリコン窒化物マスク（５２）の部分を含
有する支持体の少なくとも一つの領域を残すイオンの注
入に不透過な材料のマスク（５４）を形成し、 −シリコン窒化物マスクの前記部分を横切るには不充分
であるがシリコン窒化物マスク（５２）の部分を含有す
る支持体の前記少なくとも一つの領域の残っている部分
を通して支持体（５０）中にイオンを導入するのに充分
なエネルギーで第２タイプ（Ａｓ／Ｓｂ）のドーピング
不純物の第１イオン注入を実施し、 −シリコン窒化物マスク（５２）の部分を含有する支持
体の前記少なくとも一つの領域の全体を通して支持体
（５０）中にイオンを導入するような方法でシリコン窒
化物マスクの前記部分を横切るのに充分なエネルギーで
第２タイプ（Ａｓ／Ｓｂ）のドーピング不純物で第２イ
オン注入を実施し、 −注入に不透過なマスク（５４）を除去し、 −支持体（５０）を酸化環境において高温処理に供し、
シリコン窒化物マスクによって被覆されていない支持体
の領域上に二酸化シリコンのパッド（５５）を形成し、 −シリコン窒化物マスク（５２）を除去してパッド（５
５）によって境界を定められた支持体の領域を露光し、 −二酸化シリコンパッド（５５）を横切るには不充分で
あるがパッドによって境界を定められた支持体の領域中
にイオンを導入するのに充分なエネルギーで第１タイプ
（Ｂ）のドーピング不純物の第３イオン注入を実施し、 −二酸化シリコンパッド（５５）を除去する。 - 【請求項２】 第１注入が第２注入の前に行われる請求
項１記載の方法。 - 【請求項３】 第１注入が第２注入の後に行われる請求
項１記載の方法。 - 【請求項４】 支持体中に第１タイプ及び第２タイプの
ドーピング不純物を導入する工程の前に支持体の主要な
表面上に二酸化シリコンの薄い層が形成され、それがエ
ピタキシャル成長工程の前に除去される請求項１〜３の
いずれか記載の方法。 - 【請求項５】 シリコン窒化物マスク（５２）の形成が
シリコン窒化物の層上にイオン注入に不透過な材料の層
（５３）の形成を含む請求項１〜４のいずれか記載の方
法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP96830280A EP0809286B1 (en) | 1996-05-14 | 1996-05-14 | A process for the fabrication of semiconductor devices having various buried regions |
| IT96830280.2 | 1996-05-14 | ||
| US08/854,584 US5789288A (en) | 1996-05-14 | 1997-05-12 | Process for the fabrication of semiconductor devices having various buried regions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055976A true JPH1055976A (ja) | 1998-02-24 |
Family
ID=26144319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9079041A Pending JPH1055976A (ja) | 1996-05-14 | 1997-03-12 | 種々の埋められた領域を有する半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5789288A (ja) |
| EP (1) | EP0809286B1 (ja) |
| JP (1) | JPH1055976A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001701A (en) * | 1997-06-09 | 1999-12-14 | Lucent Technologies Inc. | Process for making bipolar having graded or modulated collector |
| US5937287A (en) | 1997-07-22 | 1999-08-10 | Micron Technology, Inc. | Fabrication of semiconductor structures by ion implantation |
| JP3768656B2 (ja) * | 1997-09-18 | 2006-04-19 | 三菱電機株式会社 | 半導体装置 |
| US7575969B2 (en) * | 2000-03-02 | 2009-08-18 | Texas Instruments Incorporated | Buried layer and method |
| US6909164B2 (en) * | 2002-11-25 | 2005-06-21 | International Business Machines Corporation | High performance vertical PNP transistor and method |
| US8076725B2 (en) * | 2007-05-18 | 2011-12-13 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3020609C2 (de) * | 1979-05-31 | 1985-11-07 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens einem I↑2↑L-Element |
| US4357622A (en) * | 1980-01-18 | 1982-11-02 | International Business Machines Corporation | Complementary transistor structure |
| EP0062725B1 (de) * | 1981-04-14 | 1984-09-12 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen eines integrierten Planartransistors |
| US5093707A (en) * | 1988-04-27 | 1992-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device with bipolar and cmos transistors |
| US5330922A (en) * | 1989-09-25 | 1994-07-19 | Texas Instruments Incorporated | Semiconductor process for manufacturing semiconductor devices with increased operating voltages |
| JP2503733B2 (ja) * | 1990-06-22 | 1996-06-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5556796A (en) * | 1995-04-25 | 1996-09-17 | Micrel, Inc. | Self-alignment technique for forming junction isolation and wells |
-
1996
- 1996-05-14 EP EP96830280A patent/EP0809286B1/en not_active Expired - Lifetime
-
1997
- 1997-03-12 JP JP9079041A patent/JPH1055976A/ja active Pending
- 1997-05-12 US US08/854,584 patent/US5789288A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5789288A (en) | 1998-08-04 |
| EP0809286B1 (en) | 2003-10-01 |
| EP0809286A1 (en) | 1997-11-26 |
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