JP2503733B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2503733B2 JP2503733B2 JP2164604A JP16460490A JP2503733B2 JP 2503733 B2 JP2503733 B2 JP 2503733B2 JP 2164604 A JP2164604 A JP 2164604A JP 16460490 A JP16460490 A JP 16460490A JP 2503733 B2 JP2503733 B2 JP 2503733B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- type
- conductivity type
- regions
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 180
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 title description 18
- 239000012535 impurity Substances 0.000 claims description 114
- 239000000758 substrate Substances 0.000 claims description 74
- 238000000151 deposition Methods 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 85
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000000605 extraction Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にバイポ
ーラnpn,pnpトランジスタ混在型の半導体装置において
埋込み層の形成に適した製造方法に関する。
ーラnpn,pnpトランジスタ混在型の半導体装置において
埋込み層の形成に適した製造方法に関する。
第5A図〜第5F図は、npn,pnpトランジスタ混在型の従
来の半導体装置の製造方法を示す断面図である。以下、
これらの図を参照しつつ従来の製造方法について説明す
る。
来の半導体装置の製造方法を示す断面図である。以下、
これらの図を参照しつつ従来の製造方法について説明す
る。
まず、第5A図に示すように、p-型シリコン基板１の表
面にアンチモン(Sb+)やヒ素(As+)等のｎ型不純物２を高
濃度に注入する。そして、ｎ型不純物２を熱拡散させる
と同時にシリコン基板１表面を酸化し、第5B図に示すよ
うに、n+型拡散層３および厚い酸化膜４を形成する。
面にアンチモン(Sb+)やヒ素(As+)等のｎ型不純物２を高
濃度に注入する。そして、ｎ型不純物２を熱拡散させる
と同時にシリコン基板１表面を酸化し、第5B図に示すよ
うに、n+型拡散層３および厚い酸化膜４を形成する。
次に、第5C図に示すように、酸化膜４をエッチングに
より選択的に除去して開口５を形成する。そして、酸化
膜４をマスクとしてボロン(B+)等のｐ型不純物６をn+型
拡散層３に選択的に注入する。続いて、ｐ型不純物６を
熱拡散させることにより、第5D図に示すように、ｐ型拡
散層７を形成した後、酸化膜４を除去する。
より選択的に除去して開口５を形成する。そして、酸化
膜４をマスクとしてボロン(B+)等のｐ型不純物６をn+型
拡散層３に選択的に注入する。続いて、ｐ型不純物６を
熱拡散させることにより、第5D図に示すように、ｐ型拡
散層７を形成した後、酸化膜４を除去する。
次に、第5E図に示すように、n+型拡散層３上にn-型エ
ピタキシャル層８をエピタキシャル成長させる。このと
き、ｐ型拡散層７中のｐ型不純物がn-型エピタキシャル
層８中に浮き上がり、n+型拡散層３とn-型エピタキシャ
ル層８の界面にｐ型埋込み拡散層7aが形成される。
ピタキシャル層８をエピタキシャル成長させる。このと
き、ｐ型拡散層７中のｐ型不純物がn-型エピタキシャル
層８中に浮き上がり、n+型拡散層３とn-型エピタキシャ
ル層８の界面にｐ型埋込み拡散層7aが形成される。
この後、第5F図に示すように、表面からp-型シリコン
基板１に達する素子分離絶縁膜９と、その下面にｐ型の
チャネルカット領域10を形成することにより、第1,第２
の素子領域A,Bを形成する。そして、第１の素子領域Ａ
のn-型エピタキシャル層８中にp-型コレクタ拡散層11,p
+型コレクタ引出し層12,n型ベース拡散層13およびp+型
エミッタ拡散層14を形成することによりpnpトランジス
タを形成し、第２素子領域Ｂのn-型エピタキシャル層８
中にn+型コレクタ引出し層15,p型ベース拡散層16および
n+型エミッタ拡散層17を形成することによりnpnトラン
ジスタを形成する。しかる後、これらのトランジスタに
金属配線18を設けることにより、半導体装置が完成す
る。
基板１に達する素子分離絶縁膜９と、その下面にｐ型の
チャネルカット領域10を形成することにより、第1,第２
の素子領域A,Bを形成する。そして、第１の素子領域Ａ
のn-型エピタキシャル層８中にp-型コレクタ拡散層11,p
+型コレクタ引出し層12,n型ベース拡散層13およびp+型
エミッタ拡散層14を形成することによりpnpトランジス
タを形成し、第２素子領域Ｂのn-型エピタキシャル層８
中にn+型コレクタ引出し層15,p型ベース拡散層16および
n+型エミッタ拡散層17を形成することによりnpnトラン
ジスタを形成する。しかる後、これらのトランジスタに
金属配線18を設けることにより、半導体装置が完成す
る。
第5F図に示したのと同様の構造を有する半導体装置
が、「IEDM84,p.753〜756,“NEW SELF−ALIGNED COMPLE
MENTARY BIPOLAR TRANSISTORS USING SELECTIVE−OXIDA
TION MASK"H.Ssdamatsu等」に開示されている。
が、「IEDM84,p.753〜756,“NEW SELF−ALIGNED COMPLE
MENTARY BIPOLAR TRANSISTORS USING SELECTIVE−OXIDA
TION MASK"H.Ssdamatsu等」に開示されている。
従来の半導体装置は以上のような工程で形成されてい
るので、ｐ型埋込み拡散層7aの厚みを十分に厚くできな
いという問題点があった。
るので、ｐ型埋込み拡散層7aの厚みを十分に厚くできな
いという問題点があった。
すなわち、n+型拡散層３の不純物濃度は一般に1020cm
-3程度必要であり、この様な高濃度なn+型拡散層３の表
面にｐ型拡散層７を形成するためには、それ以上の濃度
のｐ型不純物６を注入する必要がある。特にｐ型拡散層
７の厚みを厚くしたいときは、1020cm-3をはるかに越え
た濃度のｐ型不純物６を注入しなければならない。しか
し、その様な多量のｐ型不純物６を注入すると、注入領
域の結晶性が回復しなくなってしまうため、その様な注
入は実際上不可能である。このため、ｐ型拡散層７は極
めて薄くしか形成できず、したがってｐ型拡散層７中の
不純物がn-型エピタキシャル層８内に浮上って形成され
るｐ型埋込み拡散層7aの厚みもせいぜい0.3μｍ程度に
しかならない。その結果、ｐ型埋込み拡散層7aの抵抗が
高くなり、pnpトランジスタのコレクタ抵抗を十分に低
減できないという問題点があった。
-3程度必要であり、この様な高濃度なn+型拡散層３の表
面にｐ型拡散層７を形成するためには、それ以上の濃度
のｐ型不純物６を注入する必要がある。特にｐ型拡散層
７の厚みを厚くしたいときは、1020cm-3をはるかに越え
た濃度のｐ型不純物６を注入しなければならない。しか
し、その様な多量のｐ型不純物６を注入すると、注入領
域の結晶性が回復しなくなってしまうため、その様な注
入は実際上不可能である。このため、ｐ型拡散層７は極
めて薄くしか形成できず、したがってｐ型拡散層７中の
不純物がn-型エピタキシャル層８内に浮上って形成され
るｐ型埋込み拡散層7aの厚みもせいぜい0.3μｍ程度に
しかならない。その結果、ｐ型埋込み拡散層7aの抵抗が
高くなり、pnpトランジスタのコレクタ抵抗を十分に低
減できないという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、十分な厚みの埋込み層を形成することので
きる半導体装置の製造方法を得ることを目的とする。
れたもので、十分な厚みの埋込み層を形成することので
きる半導体装置の製造方法を得ることを目的とする。
第１の態様において、この発明に係る半導体装置の製
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第２の半導体領域、該第1,第
２の半導体領域にはさまれた半導体基板の表面に比較的
高不純物濃度の第１導電型の第３の半導体領域をそれぞ
れ形成する工程と、第３の半導体領域と前記半導体基板
との界面に達する飛程でかつ第1,第２の半導体領域に延
在するように第２導電型の不純物を注入する工程と、不
純物を拡散して、第３の半導体領域と半導体基板との間
に、第1,第２の半導体領域につながる第２導電型の第４
の半導体領域を形成する工程と、表面全面に比較的低不
純物濃度の第２導電型の半導体層を堆積して第３の半導
体領域を埋め込むことにより第１導電型の埋込み層を形
成する工程とを備えて構成されている。
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第２の半導体領域、該第1,第
２の半導体領域にはさまれた半導体基板の表面に比較的
高不純物濃度の第１導電型の第３の半導体領域をそれぞ
れ形成する工程と、第３の半導体領域と前記半導体基板
との界面に達する飛程でかつ第1,第２の半導体領域に延
在するように第２導電型の不純物を注入する工程と、不
純物を拡散して、第３の半導体領域と半導体基板との間
に、第1,第２の半導体領域につながる第２導電型の第４
の半導体領域を形成する工程と、表面全面に比較的低不
純物濃度の第２導電型の半導体層を堆積して第３の半導
体領域を埋め込むことにより第１導電型の埋込み層を形
成する工程とを備えて構成されている。
第２の態様において、この発明に係る半導体装置の製
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第２の半導体領域を形成する
工程と、第1,第２の半導体領域にはさまれた半導体基板
の表面に第１導電型の第１の不純物、該第１の不純物よ
りも深い飛程でかつ第1,第２の半導体領域に延在するよ
うに第２導電型の第２の不純物をそれぞれ注入する工程
と、第1,第２の不純物を拡散して、第1,第２の半導体領
域にはさまれた半導体基板の表面に比較的高不純物濃度
の第１導電型の第３の半導体領域、該第３の半導体領域
と半導体基板との間に第1,第２の半導体領域につながる
第２導電型の第４の半導体領域をそれぞれ形成する工程
と、表面全面に比較的低不純物濃度の第２導電型の半導
体層を堆積して第３の半導体領域を埋め込むことにより
第１導電型の埋込み層を形成する工程とを備えて構成さ
れている。
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第２の半導体領域を形成する
工程と、第1,第２の半導体領域にはさまれた半導体基板
の表面に第１導電型の第１の不純物、該第１の不純物よ
りも深い飛程でかつ第1,第２の半導体領域に延在するよ
うに第２導電型の第２の不純物をそれぞれ注入する工程
と、第1,第２の不純物を拡散して、第1,第２の半導体領
域にはさまれた半導体基板の表面に比較的高不純物濃度
の第１導電型の第３の半導体領域、該第３の半導体領域
と半導体基板との間に第1,第２の半導体領域につながる
第２導電型の第４の半導体領域をそれぞれ形成する工程
と、表面全面に比較的低不純物濃度の第２導電型の半導
体層を堆積して第３の半導体領域を埋め込むことにより
第１導電型の埋込み層を形成する工程とを備えて構成さ
れている。
第３の態様において、この発明に係る半導体装置の製
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第２の半導体領域、該第1,第
２の半導体領域にはさまれた半導体基板の表面に比較的
低不純物濃度の第２導電型の第３の半導体領域をそれぞ
れ形成する工程と、第３の半導体領域に表面に比較的高
不純物濃度の第１導電型の第４の半導体領域を形成する
工程と、表面全面に比較的低不純物濃度の第２導電型の
半導体層を堆積して第４の半導体領域を埋め込むことに
より第１導電型の埋込み層を形成する工程とを備えて構
成されている。
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第２の半導体領域、該第1,第
２の半導体領域にはさまれた半導体基板の表面に比較的
低不純物濃度の第２導電型の第３の半導体領域をそれぞ
れ形成する工程と、第３の半導体領域に表面に比較的高
不純物濃度の第１導電型の第４の半導体領域を形成する
工程と、表面全面に比較的低不純物濃度の第２導電型の
半導体層を堆積して第４の半導体領域を埋め込むことに
より第１導電型の埋込み層を形成する工程とを備えて構
成されている。
第４の態様において、この発明に係る半導体装置の製
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第2,第３の半導体領域、第1,
第２の半導体領域にはさまれた半導体基板の表面に比較
的高不純物濃度の第１導電型の第４の半導体領域、第2,
第３の半導体領域にはさまれた半導体基板の表面に比較
的高不純物濃度の第１導電型の第５の半導体領域をそれ
ぞれ形成する工程と、第４の半導体領域と半導体基板と
の界面に達する飛程でかつ第1,第２の半導体領域に延在
するように第２導電型の不純物を注入する工程と、不純
物を拡散して、第４の半導体領域と半導体基板との間
に、第1,第２の半導体領域につながる第２導電型の第６
の半導体領域を形成する工程と、表面全面に比較的低不
純物濃度の第２導電型の半導体層を堆積して第4,第５の
半導体領域を埋め込むことにより第１導電型の第1,第２
の埋込み層を形成する工程と、第1,第４の領域、第4,第
２の領域、第2,第５の領域、および第5,第３の領域の各
境界部分に、半導体層の表面から半導体基板に達するト
レンチを形成し、該トレンチ内に絶縁物を埋めこんで、
半導体層を第１〜第５の半導体領域にそれぞれ対応する
第６〜第10の半導体領域に分離する工程と、第7,第９の
半導体領域に第1,第２の半導体素子をそれぞれ形成する
とともに、第10の半導体領域にその表面から第５の半導
体領域までとどく第１導電型の第11の半導体領域を形成
し、該第11の半導体領域上に基板電位引出し電極を形成
する工程とを備えて構成されている。
造方法は、比較的低不純物濃度の第１導電型の半導体基
板を準備する工程と、半導体基板の表面に比較的高不純
物濃度の第２導電型の第1,第2,第３の半導体領域、第1,
第２の半導体領域にはさまれた半導体基板の表面に比較
的高不純物濃度の第１導電型の第４の半導体領域、第2,
第３の半導体領域にはさまれた半導体基板の表面に比較
的高不純物濃度の第１導電型の第５の半導体領域をそれ
ぞれ形成する工程と、第４の半導体領域と半導体基板と
の界面に達する飛程でかつ第1,第２の半導体領域に延在
するように第２導電型の不純物を注入する工程と、不純
物を拡散して、第４の半導体領域と半導体基板との間
に、第1,第２の半導体領域につながる第２導電型の第６
の半導体領域を形成する工程と、表面全面に比較的低不
純物濃度の第２導電型の半導体層を堆積して第4,第５の
半導体領域を埋め込むことにより第１導電型の第1,第２
の埋込み層を形成する工程と、第1,第４の領域、第4,第
２の領域、第2,第５の領域、および第5,第３の領域の各
境界部分に、半導体層の表面から半導体基板に達するト
レンチを形成し、該トレンチ内に絶縁物を埋めこんで、
半導体層を第１〜第５の半導体領域にそれぞれ対応する
第６〜第10の半導体領域に分離する工程と、第7,第９の
半導体領域に第1,第２の半導体素子をそれぞれ形成する
とともに、第10の半導体領域にその表面から第５の半導
体領域までとどく第１導電型の第11の半導体領域を形成
し、該第11の半導体領域上に基板電位引出し電極を形成
する工程とを備えて構成されている。
この発明において、第１導電型の埋込み層は、第１導
電型の半導体基板表面に直接、あるいは半導体基板表面
に形成された第２導電型の比較的低不純物濃度の半導体
領域の表面に形成されるので、その不純物濃度を十分に
高くかつその厚みを十分に厚くすることができる。そし
て、埋込み層を半導体基板表面に直接形成する場合に
は、埋込み層と半導体基板との界面に第２導電型の不純
物を注入しこれを拡散することにより、埋込み層は半導
体基板から分離される。
電型の半導体基板表面に直接、あるいは半導体基板表面
に形成された第２導電型の比較的低不純物濃度の半導体
領域の表面に形成されるので、その不純物濃度を十分に
高くかつその厚みを十分に厚くすることができる。そし
て、埋込み層を半導体基板表面に直接形成する場合に
は、埋込み層と半導体基板との界面に第２導電型の不純
物を注入しこれを拡散することにより、埋込み層は半導
体基板から分離される。
第1A図〜第1L図は、この発明による半導体装置の製造
方法を、npn,pnpトランジスタ混在型の半導体装置の製
造に適用した一実施例の各工程を示す断面図である。以
下、これらの図を参照しつつ、この発明による半導体装
置の製造方法について説明する。
方法を、npn,pnpトランジスタ混在型の半導体装置の製
造に適用した一実施例の各工程を示す断面図である。以
下、これらの図を参照しつつ、この発明による半導体装
置の製造方法について説明する。
まず、第1A図に示すように、p-型シリコン基板11上に
パッド酸化膜12と窒化膜13の２層構造のパターンを形成
し、これらの膜12,13をマスクとしてp-型シリコン基板1
1にアンチモン(Sb+)やヒ素(As+)等のｎ型不純物14を高
濃度に注入する。
パッド酸化膜12と窒化膜13の２層構造のパターンを形成
し、これらの膜12,13をマスクとしてp-型シリコン基板1
1にアンチモン(Sb+)やヒ素(As+)等のｎ型不純物14を高
濃度に注入する。
次に、熱処理を施すことにより、注入されたｎ型不純
物14を活性化しかつ拡散させて、第1B図に示すようにn+
型拡散層15を形成するとともに、この拡散層15の表面に
厚い熱酸化膜16を形成する。n+型拡散層15の厚みは２〜
３μｍ、不純物濃度は1020cm-3程度であってもよい。
物14を活性化しかつ拡散させて、第1B図に示すようにn+
型拡散層15を形成するとともに、この拡散層15の表面に
厚い熱酸化膜16を形成する。n+型拡散層15の厚みは２〜
３μｍ、不純物濃度は1020cm-3程度であってもよい。
次に、第1C図に示すように、窒化膜13を除去した後、
ボロン(B+)等のｐ型不純物17をシリコン基板11に注入す
る。このとき、厚い酸化膜16の下のシリコン基板11には
ｐ型不純物17が達しないように注入エネルギを選択す
る。
ボロン(B+)等のｐ型不純物17をシリコン基板11に注入す
る。このとき、厚い酸化膜16の下のシリコン基板11には
ｐ型不純物17が達しないように注入エネルギを選択す
る。
次に、熱処理を施して、注入されたｐ型不純物17を活
性化するとともに拡散させて、第1D図に示すようにｐ型
拡散層18a,18bを形成する。ｐ型拡散層18a,18bの厚みは
１〜２μｍ、不純物濃度は1018〜1020cm-3であってもよ
い。しかる後、シリコン基板11表面に形成されていた酸
化膜12,16を全て除去する。
性化するとともに拡散させて、第1D図に示すようにｐ型
拡散層18a,18bを形成する。ｐ型拡散層18a,18bの厚みは
１〜２μｍ、不純物濃度は1018〜1020cm-3であってもよ
い。しかる後、シリコン基板11表面に形成されていた酸
化膜12,16を全て除去する。
次に第1E図に示すように、ｐ型拡散層18bを厚いフォ
トレジスト19で覆い、リン(P+)等のｎ型不純物20を約2M
eVのエネルギで注入する。これにより、ｎ型不純物20
は、ｐ型拡散層18aとp-型シリコン基板11との界面付近
にその濃度分布のピーク（すなわち飛程）を有すること
になる。また、ｎ型不純物20は、ｐ型拡散層18aの両側
のn+型拡散層15の下部に延在している。
トレジスト19で覆い、リン(P+)等のｎ型不純物20を約2M
eVのエネルギで注入する。これにより、ｎ型不純物20
は、ｐ型拡散層18aとp-型シリコン基板11との界面付近
にその濃度分布のピーク（すなわち飛程）を有すること
になる。また、ｎ型不純物20は、ｐ型拡散層18aの両側
のn+型拡散層15の下部に延在している。
次に、熱処理を施してｎ型不純物20を活性化するとと
もに拡散させ、第1F図に示すように、ｐ型拡散層18aの
直下にn+型（あるいはｎ型）の拡散層21を形成する。こ
の拡散層21はその両側のn+型拡散層15と一体となってn+
型埋込み層100を形成する。ｐ型拡散層18aはn+型埋込み
層100により囲まれてp-型シリコン基板11から分離され
る。このとき、ｐ型拡散層18aは、従来のｐ型拡散層７
の厚み（0.3μｍ程度）と比べて、十分に大きな厚み
（１〜２μｍ）を保っている。拡散層21の不純物濃度は
拡散層15と同じ1020cm-3程度の高濃度であってもよい。
また、拡散層21の不純物濃度は、拡散層15とは独立に設
定できるので、例えば1016cm-3程度の比較的低濃度とす
ることにより、基板11と拡散層18a間の耐圧が向上する
という利点が得られる。さらに、n+型拡散層15の深い部
分でのｎ型不純物が増加するため、後に形成されるnpn
トランジスタのコレクタ抵抗の低減を図れるという利点
もある。
もに拡散させ、第1F図に示すように、ｐ型拡散層18aの
直下にn+型（あるいはｎ型）の拡散層21を形成する。こ
の拡散層21はその両側のn+型拡散層15と一体となってn+
型埋込み層100を形成する。ｐ型拡散層18aはn+型埋込み
層100により囲まれてp-型シリコン基板11から分離され
る。このとき、ｐ型拡散層18aは、従来のｐ型拡散層７
の厚み（0.3μｍ程度）と比べて、十分に大きな厚み
（１〜２μｍ）を保っている。拡散層21の不純物濃度は
拡散層15と同じ1020cm-3程度の高濃度であってもよい。
また、拡散層21の不純物濃度は、拡散層15とは独立に設
定できるので、例えば1016cm-3程度の比較的低濃度とす
ることにより、基板11と拡散層18a間の耐圧が向上する
という利点が得られる。さらに、n+型拡散層15の深い部
分でのｎ型不純物が増加するため、後に形成されるnpn
トランジスタのコレクタ抵抗の低減を図れるという利点
もある。
次に、第1G図に示すように、エピタキシャル成長法に
よってシリコン基板11上にn-型エピタキシャル層20を堆
積させる。n-型エピタキシャル層20の厚みは１〜４μ
ｍ、不純物濃度は５×1015〜1016cm-3であってもよい。
このとき、ｐ型拡散層18a,18b中の不純物がエピタキシ
ャル層20中に若干浮上り、ｐ型拡散層18a,18bはそれぞ
れｐ型埋込み拡散層22a,22bとなる。
よってシリコン基板11上にn-型エピタキシャル層20を堆
積させる。n-型エピタキシャル層20の厚みは１〜４μ
ｍ、不純物濃度は５×1015〜1016cm-3であってもよい。
このとき、ｐ型拡散層18a,18b中の不純物がエピタキシ
ャル層20中に若干浮上り、ｐ型拡散層18a,18bはそれぞ
れｐ型埋込み拡散層22a,22bとなる。
次に、第1H図に示すように、n-型エピタキシャル層20
上に形成された酸化膜パターン23をマスクとしてリアク
ティブイオンエッチングを施し、表面からp-型シリコン
基板11に達するトレンチ24を形成する。そして、同じく
酸化膜パターン23をマスクとしてトレンチ24の底面にボ
ロン(B+)等のＰ型不純物を注入し、熱拡散することによ
りｐ型チャネルカット領域25を形成する。
上に形成された酸化膜パターン23をマスクとしてリアク
ティブイオンエッチングを施し、表面からp-型シリコン
基板11に達するトレンチ24を形成する。そして、同じく
酸化膜パターン23をマスクとしてトレンチ24の底面にボ
ロン(B+)等のＰ型不純物を注入し、熱拡散することによ
りｐ型チャネルカット領域25を形成する。
次に、酸化膜パターン23を除去した後、表面全面にシ
リコン酸化膜を厚く堆積させ、これをエッチバックする
ことにより、第1I図に示すように、トレンチ24内に素子
分離絶縁膜26を残す。そして、フィールド酸化膜27を全
面に形成した後、素子領域A,Bおよび基板電位引出し領
域Ｃを選択エッチングにより開口する。しかる後、熱酸
化により、領域A,B,Cの表面に熱酸化膜28を形成する。
リコン酸化膜を厚く堆積させ、これをエッチバックする
ことにより、第1I図に示すように、トレンチ24内に素子
分離絶縁膜26を残す。そして、フィールド酸化膜27を全
面に形成した後、素子領域A,Bおよび基板電位引出し領
域Ｃを選択エッチングにより開口する。しかる後、熱酸
化により、領域A,B,Cの表面に熱酸化膜28を形成する。
次に、第1J図に示すように、素子領域Ａのn-型エピタ
キシャル層20中にp-型コレクタ拡散層29を形成し、続い
てp-型コレクタ拡散層29中および基板電位引出し領域Ｃ
のn-型エピタキシャル層20中にそれぞれp+型コレクタ引
出し層30およびp+型基板電位引出し層31を同時に形成す
る。そして次に、素子領域Ｂのn-型エピタキシャル層20
中にn+型コレクタ引出し層32を形成する。層32の形成は
層29〜31の形成に先立ってもよい。層29の不純物濃度は
１×1016〜２×1016cm-3、層30〜32の不純物濃度は１×
1019〜３×1019cm-3であってもよい。しかる後、素子領
域Ａのp-型コレクタ拡散層29の表面にｎ型ベース拡散層
33を形成するとともに、素子領域Ｂのn-型エピタキシャ
ル層（n-型コレクタ層）20の表面にｐ型ベース拡散層34
を形成する。層33,34の形成順序はいずれが先でもよ
い。層33の厚みは0.2〜0.5μｍ、不純物濃度は５×1016
〜５×1017cm-3、層34の厚みは0.05〜0.5μｍ、不純物
濃度は1017〜1018cm-3であってもよい。
キシャル層20中にp-型コレクタ拡散層29を形成し、続い
てp-型コレクタ拡散層29中および基板電位引出し領域Ｃ
のn-型エピタキシャル層20中にそれぞれp+型コレクタ引
出し層30およびp+型基板電位引出し層31を同時に形成す
る。そして次に、素子領域Ｂのn-型エピタキシャル層20
中にn+型コレクタ引出し層32を形成する。層32の形成は
層29〜31の形成に先立ってもよい。層29の不純物濃度は
１×1016〜２×1016cm-3、層30〜32の不純物濃度は１×
1019〜３×1019cm-3であってもよい。しかる後、素子領
域Ａのp-型コレクタ拡散層29の表面にｎ型ベース拡散層
33を形成するとともに、素子領域Ｂのn-型エピタキシャ
ル層（n-型コレクタ層）20の表面にｐ型ベース拡散層34
を形成する。層33,34の形成順序はいずれが先でもよ
い。層33の厚みは0.2〜0.5μｍ、不純物濃度は５×1016
〜５×1017cm-3、層34の厚みは0.05〜0.5μｍ、不純物
濃度は1017〜1018cm-3であってもよい。
次に、第1K図に示すように、熱酸化膜28上にエミッタ
開口35を有する酸化膜を形成し、両者を合せて酸化膜36
とする。そして開口35を介してボロン(B+)等のｐ型不純
物を導入することによりp+型エミッタ拡散層37をｎ型ベ
ース拡散層33の表面に形成する。同様の手順でヒ素(A
s+)等のｎ型不純物をｐ型ベース拡散層34の表面に選択
的に導入することにより、n+型エミッタ拡散層38を形成
する。層37の厚みは0.1〜0.4μｍ、不純物濃度は１×10
20〜５×1020cm-3、層38の厚みは0.05〜0.3μｍ、不純
物濃度は１×1020〜３×1020cm-3であってもよい。この
ようにして、素子領域A,Bにそれぞれpnp,npnトランジス
タが形成される。
開口35を有する酸化膜を形成し、両者を合せて酸化膜36
とする。そして開口35を介してボロン(B+)等のｐ型不純
物を導入することによりp+型エミッタ拡散層37をｎ型ベ
ース拡散層33の表面に形成する。同様の手順でヒ素(A
s+)等のｎ型不純物をｐ型ベース拡散層34の表面に選択
的に導入することにより、n+型エミッタ拡散層38を形成
する。層37の厚みは0.1〜0.4μｍ、不純物濃度は１×10
20〜５×1020cm-3、層38の厚みは0.05〜0.3μｍ、不純
物濃度は１×1020〜３×1020cm-3であってもよい。この
ようにして、素子領域A,Bにそれぞれpnp,npnトランジス
タが形成される。
しかる後、酸化膜36を一部分のみ残して除去し、除去
により形成された開口を介して各層にコンタクトする配
線ないし電極39a〜39gを形成する。電極39a〜39cはそれ
ぞれpnpトランジスタのコレクタ，エミッタ，ベース電
極,39d〜39fはそれぞれnpnトランジスタのコレクタ，エ
ミッタ，ベース電極、39gは基板電位引出し電極であ
る。このようにして十分な厚み，不純物濃度の埋込み層
22aを有するnpn,pnpトランジスタ混在型の半導体装置が
完成する。
により形成された開口を介して各層にコンタクトする配
線ないし電極39a〜39gを形成する。電極39a〜39cはそれ
ぞれpnpトランジスタのコレクタ，エミッタ，ベース電
極,39d〜39fはそれぞれnpnトランジスタのコレクタ，エ
ミッタ，ベース電極、39gは基板電位引出し電極であ
る。このようにして十分な厚み，不純物濃度の埋込み層
22aを有するnpn,pnpトランジスタ混在型の半導体装置が
完成する。
第２図はこの発明による半導体装置の製造方法の他の
実施例を示す断面図である。第２図の工程は、第1C図の
工程の後に行われる。すなわち、第1C図の工程の後、酸
化膜12,16を除去し、代りに、後にｐ型拡散層18bが形成
されるべき領域を厚いフォトレジスト19で覆う。そし
て、第1E図の工程と同様に、リン(P+)等のｎ型不純物20
を約2MeVのエネルギで注入する。しかる後、熱処理を施
し、不純物17,20を活性化するとともに拡散させること
によって、第1F図の構造を得る。そして、フォトレジス
ト19を除去する。その他の製造工程は第1A図〜第1L図の
実施例と同様である。この第２図の実施例によれば、第
1D図の工程を省略できるという利点がある。
実施例を示す断面図である。第２図の工程は、第1C図の
工程の後に行われる。すなわち、第1C図の工程の後、酸
化膜12,16を除去し、代りに、後にｐ型拡散層18bが形成
されるべき領域を厚いフォトレジスト19で覆う。そし
て、第1E図の工程と同様に、リン(P+)等のｎ型不純物20
を約2MeVのエネルギで注入する。しかる後、熱処理を施
し、不純物17,20を活性化するとともに拡散させること
によって、第1F図の構造を得る。そして、フォトレジス
ト19を除去する。その他の製造工程は第1A図〜第1L図の
実施例と同様である。この第２図の実施例によれば、第
1D図の工程を省略できるという利点がある。
第3A図〜第3D図は、この発明による半導体装置の製造
方法のさらに他の実施例を示す断面図である。第1A図の
工程の後、熱処理を施し、第3A図に示すように酸化膜16
とn+型拡散層40を形成する。なお、このときのn+型拡散
層40の拡散の程度は、第1B図のn+型拡散層15よりも少な
くしておく。そして、後にｐ型拡散層18bが形成される
べき領域をフォトレジスト41で覆い、かつ後にｐ型拡散
層18aが形成されるべき領域の窒化膜13を除去した後、
リン(P+)等のｎ型不純物42を低濃度で注入する。
方法のさらに他の実施例を示す断面図である。第1A図の
工程の後、熱処理を施し、第3A図に示すように酸化膜16
とn+型拡散層40を形成する。なお、このときのn+型拡散
層40の拡散の程度は、第1B図のn+型拡散層15よりも少な
くしておく。そして、後にｐ型拡散層18bが形成される
べき領域をフォトレジスト41で覆い、かつ後にｐ型拡散
層18aが形成されるべき領域の窒化膜13を除去した後、
リン(P+)等のｎ型不純物42を低濃度で注入する。
しかる後、窒化膜13およびフォトレジスト41を除去す
る。そして、熱処理を施し、注入されたｎ型不純物42を
活性化しかつ拡散させるとともに、n+型拡散層40を再拡
散させることにより、第3B図に示すように高不純物濃度
のn+型拡散層15と低不純物濃度のｎ型拡散層43とを形成
する。
る。そして、熱処理を施し、注入されたｎ型不純物42を
活性化しかつ拡散させるとともに、n+型拡散層40を再拡
散させることにより、第3B図に示すように高不純物濃度
のn+型拡散層15と低不純物濃度のｎ型拡散層43とを形成
する。
次に、第3C図に示すように、酸化膜16をマスクとして
ボロン(B+)等のｐ型不純物17を注入する。この工程は第
1C図の工程と同じである。そして、熱処理を施して、注
入されたｐ型不純物17を活性化しかつ拡散させることに
より、第3D図に示すようにｐ型拡散層18a,18bを形成す
る。このとき残ったｎ型拡散層43が第1F図におけるのと
同様のｎ型拡散層21となる。しかる後、酸基膜12,16を
除去することにより、第1F図と同様の構造を得る。以後
の工程は第1A図〜第1L図の実施例と同様である。
ボロン(B+)等のｐ型不純物17を注入する。この工程は第
1C図の工程と同じである。そして、熱処理を施して、注
入されたｐ型不純物17を活性化しかつ拡散させることに
より、第3D図に示すようにｐ型拡散層18a,18bを形成す
る。このとき残ったｎ型拡散層43が第1F図におけるのと
同様のｎ型拡散層21となる。しかる後、酸基膜12,16を
除去することにより、第1F図と同様の構造を得る。以後
の工程は第1A図〜第1L図の実施例と同様である。
第4A図〜第4E図は、この発明による半導体装置の製造
方法のさらに他の実施例を示す断面図である。まず、第
4A図に示すように、後にｐ型拡散領域18bが形成される
べき領域にのみ酸化膜12および窒化膜13を形成するとと
もに、後にｐ型拡散領域18aが形成されるべき領域にの
みフォトレジスト44を形成する。そして、アンチモン(S
b+)やヒ素(As+)等のｎ型不純物45をp-型シリコン基板11
に高濃度に注入する。
方法のさらに他の実施例を示す断面図である。まず、第
4A図に示すように、後にｐ型拡散領域18bが形成される
べき領域にのみ酸化膜12および窒化膜13を形成するとと
もに、後にｐ型拡散領域18aが形成されるべき領域にの
みフォトレジスト44を形成する。そして、アンチモン(S
b+)やヒ素(As+)等のｎ型不純物45をp-型シリコン基板11
に高濃度に注入する。
次に、フォトレジスト44を除去した後、第4B図に示す
ように、同じくｎ型不純物45を今度は低濃度でp-型シリ
コン基板11に再び注入する。この後、熱処理を施し、注
入されたｎ型不純物45を活性化しかつ拡散させるととも
に、表面を熱酸化することにより、第4C図に示すよう
に、高濃度のn+型拡散層15,低濃度のｎ型拡散層43およ
び酸化膜16を形成する。
ように、同じくｎ型不純物45を今度は低濃度でp-型シリ
コン基板11に再び注入する。この後、熱処理を施し、注
入されたｎ型不純物45を活性化しかつ拡散させるととも
に、表面を熱酸化することにより、第4C図に示すよう
に、高濃度のn+型拡散層15,低濃度のｎ型拡散層43およ
び酸化膜16を形成する。
次に、第4D図に示すように、窒化膜13を除去するとと
もに、後にｐ型拡散層18aが形成されるべき領域の酸化
膜16に開口46を設ける。そして、酸化膜16をマスクとし
てボロン(B+)等のｐ型不純物47を注入する。しかる後、
熱処理を施し、注入されたｐ型不純物47を活性化しかつ
拡散させることにより、第4E図に示すようにｐ型拡散領
域18a,18bを形成する。このとき残ったｎ型拡散層43が
第1F図におけるのと同様のｎ型拡散層21となる。この
後、酸化膜12,16を除去することにより、第1F図と同様
の構造を得る。以後の工程は第1A図〜第1F図の実施例と
同様である。
もに、後にｐ型拡散層18aが形成されるべき領域の酸化
膜16に開口46を設ける。そして、酸化膜16をマスクとし
てボロン(B+)等のｐ型不純物47を注入する。しかる後、
熱処理を施し、注入されたｐ型不純物47を活性化しかつ
拡散させることにより、第4E図に示すようにｐ型拡散領
域18a,18bを形成する。このとき残ったｎ型拡散層43が
第1F図におけるのと同様のｎ型拡散層21となる。この
後、酸化膜12,16を除去することにより、第1F図と同様
の構造を得る。以後の工程は第1A図〜第1F図の実施例と
同様である。
第1A図〜第1L図で示した実施例ではn+埋め込み層15と
ｐ型埋め込み層18aとが接するように設けられてるいる
が、pn+間の耐圧を向上させる目的で両者をある間隔だ
け離して設けても良い。例えば、次のような方法によっ
て両者を離すことが可能である。
ｐ型埋め込み層18aとが接するように設けられてるいる
が、pn+間の耐圧を向上させる目的で両者をある間隔だ
け離して設けても良い。例えば、次のような方法によっ
て両者を離すことが可能である。
第1A図に示したｎ型不純物の導入後、第6A図に示すよ
うに酸化膜12をウエットエッチング等によりサイドエッ
チングさせる。この後、酸化を行うと厚い酸化膜16がn+
型拡散層15より外側まで延在して形成される。窒化膜13
を除去後、ｐ型不純物を注入することで、第6B図に示す
ようにｐ型注入領域17はn+型拡散層15から離れた領域に
形成できる。ｐ型層18a,18bをドライブ，拡散により形
成し（第6C図）、後は第１の実施と同様にｐ型層18aの
直下からn+拡散層15に致るようにｎ型不純物20をイオン
注入する（第6D図）。これをドライブしてｎ型拡散層21
を形成し（第6E図）、n-型エピタキシャル成長を行なう
（第6F図）。この後の工程は第１の実施例の第1H〜第1L
図に示された工程と同様である。
うに酸化膜12をウエットエッチング等によりサイドエッ
チングさせる。この後、酸化を行うと厚い酸化膜16がn+
型拡散層15より外側まで延在して形成される。窒化膜13
を除去後、ｐ型不純物を注入することで、第6B図に示す
ようにｐ型注入領域17はn+型拡散層15から離れた領域に
形成できる。ｐ型層18a,18bをドライブ，拡散により形
成し（第6C図）、後は第１の実施と同様にｐ型層18aの
直下からn+拡散層15に致るようにｎ型不純物20をイオン
注入する（第6D図）。これをドライブしてｎ型拡散層21
を形成し（第6E図）、n-型エピタキシャル成長を行なう
（第6F図）。この後の工程は第１の実施例の第1H〜第1L
図に示された工程と同様である。
なお、上記各実施例ではこの発明をnpnトランジスタ,
pnpトランジスタ混在型の半導体装置の製造に適用した
場合について説明したが、この発明は、高不純物濃度で
かつ十分に厚い埋込み層を半導体装置に設ける場合全般
に適用できるものである。
pnpトランジスタ混在型の半導体装置の製造に適用した
場合について説明したが、この発明は、高不純物濃度で
かつ十分に厚い埋込み層を半導体装置に設ける場合全般
に適用できるものである。
以上説明したように、請求項１〜４の発明によれば、
第１導電型の埋込み層を、第１導電型の半導体基板に直
接、あるいは半導体基板表面に形成された第２導電型の
比較的低不純物濃度の半導体領域の表面に形成するとと
もに、半導体基板表面に直接形成する場合には、埋込み
層と半導体基板との界面に第２導電型の不純物を注入し
これを拡散することにより、埋込み層を半導体基板から
分離するようにしているので、埋込み層は、その不純物
濃度が十分に高くその厚みも十分に厚いものが簡単な工
程で形成できる。そして、この様な埋込み層をnpnトラ
ンジスタ,pnpトランジスタ混在型の半導体装置のｐ型埋
込み層に用いた場合には、pnpトランジスタのコレクタ
抵抗を低減してその性能の向上を図ることができるとい
う効果がある。
第１導電型の埋込み層を、第１導電型の半導体基板に直
接、あるいは半導体基板表面に形成された第２導電型の
比較的低不純物濃度の半導体領域の表面に形成するとと
もに、半導体基板表面に直接形成する場合には、埋込み
層と半導体基板との界面に第２導電型の不純物を注入し
これを拡散することにより、埋込み層を半導体基板から
分離するようにしているので、埋込み層は、その不純物
濃度が十分に高くその厚みも十分に厚いものが簡単な工
程で形成できる。そして、この様な埋込み層をnpnトラ
ンジスタ,pnpトランジスタ混在型の半導体装置のｐ型埋
込み層に用いた場合には、pnpトランジスタのコレクタ
抵抗を低減してその性能の向上を図ることができるとい
う効果がある。
第1A図〜第1L図はこの発明による半導体装置の製造方法
の一実施例を示す断面図、第２図はこの発明による半導
体装置の製造方法の他の実施例を示す断面図、第3A図〜
第3D図および第4A図〜第4E図はこの発明による半導体装
置の製造方法のさらに他の実施例を示す断面図、第5A図
〜第5F図は従来の半導体装置の製造方法を示す断面図で
ある。 図において、11はp-型シリコン基板、15はn+型拡散層、
18a,18bはｐ型拡散層、20はｎ型不純物、100はn+型埋込
み層、22aおよひ22bはｐ型埋込み拡散層、24はトレン
チ、26は素子分離絶縁膜、ＡおよびＢは素子領域、Ｃは
基板電位引出し領域である。 なお、各図中同一符号は同一または相当部分を示す。
の一実施例を示す断面図、第２図はこの発明による半導
体装置の製造方法の他の実施例を示す断面図、第3A図〜
第3D図および第4A図〜第4E図はこの発明による半導体装
置の製造方法のさらに他の実施例を示す断面図、第5A図
〜第5F図は従来の半導体装置の製造方法を示す断面図で
ある。 図において、11はp-型シリコン基板、15はn+型拡散層、
18a,18bはｐ型拡散層、20はｎ型不純物、100はn+型埋込
み層、22aおよひ22bはｐ型埋込み拡散層、24はトレン
チ、26は素子分離絶縁膜、ＡおよびＢは素子領域、Ｃは
基板電位引出し領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】比較的低不純物濃度の第１導電型の半導体
基板を準備する工程と、 前記半導体基板の表面に比較的高不純物濃度の第２導電
型の第1,第２の半導体領域、該第1,第２の半導体領域に
はさまれた前記半導体基板の表面に比較的高不純物濃度
の第１導電型の第３の半導体領域をそれぞれ形成する工
程と、 前記第３の半導体領域と前記半導体基板との界面に達す
る飛程でかつ前記第1,第２の半導体領域に延在するよう
に第２導電型の不純物を注入する工程と、 前記不純物を拡散して、前記第３の半導体領域と前記半
導体基板との間に、前記第1,第２の半導体領域につなが
る第２導電型の第４の半導体領域を形成する工程と、 表面全面に比較的低不純物濃度の第２導電型の半導体層
を堆積して前記第３の半導体領域を埋め込むことにより
第１導電型の埋込み層を形成する工程とを備える半導体
装置の製造方法。 - 【請求項２】比較的低不純物濃度の第１導電型の半導体
基板を準備する工程と、 前記半導体基板の表面に比較的高不純物濃度の第２導電
型の第1,第２の半導体領域を形成する工程と、 前記第1,第２の半導体領域にはさまれた前記半導体基板
の表面に第１導電型の第１の不純物、該第１の不純物よ
りも深い飛程でかつ前記第1,第２の半導体領域に延在す
るように第２導電型の第２の不純物をそれぞれ注入する
工程と、 前記第1,第２の不純物を拡散して、前記第1,第２の半導
体領域にはさまれた前記半導体基板の表面に比較的高不
純物濃度の第１導電型の第３の半導体領域、該第３の半
導体領域と前記半導体基板との間に前記第1,第２の半導
体領域につながる第２導電型の第４の半導体領域をそれ
ぞれ形成する工程と、 表面全面に比較的低不純物濃度の第２導電型の半導体層
を堆積して前記第３の半導体領域を埋め込むことにより
第１導電型の埋込み層を形成する工程とを備える半導体
装置の製造方法。 - 【請求項３】比較的低不純物濃度の第１導電型の半導体
基板を準備する工程と、 前記半導体基板の表面に比較的高不純物濃度の第２導電
型の第1,第２の半導体領域、該第1,第２の半導体領域に
はさまれた前記半導体基板の表面に比較的低不純物濃度
の第２導電型の第３の半導体領域をそれぞれ形成する工
程と、 前記第３の半導体領域の表面に比較的高不純物濃度の第
１導電型の第４の半導体領域を形成する工程と、 表面全面に比較的低不純物濃度の第２導電型の半導体層
を堆積して前記第４の半導体領域を埋め込むことにより
第１導電型の埋込み層を形成する工程とを備える半導体
装置の製造方法。 - 【請求項４】比較的低不純物濃度の第１導電型の半導体
基板を準備する工程と、 前記半導体基板の表面に比較的高不純物濃度の第２導電
型の第1,第2,第３の半導体領域、前記第1,第２の半導体
領域にはさまれた前記半導体基板の表面に比較的高不純
物濃度の第１導電型の第４の半導体領域、前記第2,第３
の半導体領域にはさまれた前記半導体基板の表面に比較
的高不純物濃度の第１導電型の第５の半導体領域をそれ
ぞれ形成する工程と、 前記第４の半導体領域と前記半導体基板との界面に達す
る飛程でかつ前記第1,第２の半導体領域に延在するよう
に第２導電型の不純物を注入する工程と、 前記不純物を拡散して、前記第４の半導体領域と前記半
導体基板との間に、前記第1,第２の半導体領域につなが
る第２導電型の第６の半導体領域を形成する工程と、 表面全面に比較的低不純物濃度の第２導電型の半導体層
を堆積して前記第4,第５の半導体領域を埋め込むことに
より第１導電型の第1,第２の埋込み層を形成する工程
と、 前記第1,第４の領域、前記第4,第２の領域、前記第2,第
５の領域、および前記第5,第３の領域の各境界部分に、
前記半導体層の表面から前記半導体基板に達するトレン
チを形成し、該トレンチ内に絶縁物を埋めこんで、前記
半導体層を前記第１〜第５の半導体領域にそれぞれ対応
する第６〜第10の半導体領域に分離する工程と、 前記第7,第９の半導体領域に第1,第２の半導体素子をそ
れぞれ形成するとともに、前記第10の半導体領域にその
表面から前記第５の半導体領域までとどく第１導電型の
第11の半導体領域を形成し、該第11の半導体領域上に基
板電位引出し電極を形成する工程とを備える半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164604A JP2503733B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
| US07/714,723 US5110749A (en) | 1990-06-22 | 1991-06-13 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164604A JP2503733B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461127A JPH0461127A (ja) | 1992-02-27 |
| JP2503733B2 true JP2503733B2 (ja) | 1996-06-05 |
Family
ID=15796338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164604A Expired - Lifetime JP2503733B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5110749A (ja) |
| JP (1) | JP2503733B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748988B2 (ja) * | 1991-03-13 | 1998-05-13 | 三菱電機株式会社 | 半導体装置とその製造方法 |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5344785A (en) * | 1992-03-13 | 1994-09-06 | United Technologies Corporation | Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate |
| JP2739018B2 (ja) * | 1992-10-21 | 1998-04-08 | 三菱電機株式会社 | 誘電体分離半導体装置及びその製造方法 |
| US5420061A (en) * | 1993-08-13 | 1995-05-30 | Micron Semiconductor, Inc. | Method for improving latchup immunity in a dual-polysilicon gate process |
| KR100188096B1 (ko) * | 1995-09-14 | 1999-06-01 | 김광호 | 반도체 장치 및 그 제조 방법 |
| EP0809286B1 (en) * | 1996-05-14 | 2003-10-01 | STMicroelectronics S.r.l. | A process for the fabrication of semiconductor devices having various buried regions |
| US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
| US7691734B2 (en) * | 2007-03-01 | 2010-04-06 | International Business Machines Corporation | Deep trench based far subcollector reachthrough |
| US20090227095A1 (en) * | 2008-03-05 | 2009-09-10 | Nicholas Bateman | Counterdoping for solar cells |
| US9041105B2 (en) * | 2012-07-20 | 2015-05-26 | International Business Machines Corporation | Integrated circuit including transistor structure on depleted silicon-on-insulator, related method and design structure |
| US11387232B2 (en) * | 2017-03-23 | 2022-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| RU2751982C1 (ru) * | 2020-03-18 | 2021-07-21 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Кабардино-Балкарский государственный университет им. Х.М. Бербекова» (КБГУ) | Способ изготовления полупроводникового прибора |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4940671A (en) * | 1986-04-18 | 1990-07-10 | National Semiconductor Corporation | High voltage complementary NPN/PNP process |
| JPS63221660A (ja) * | 1987-03-10 | 1988-09-14 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| SE8800660L (sv) * | 1988-02-26 | 1989-08-27 | Bilsom Ab | Saett och medel foer ytbehandling av fiberinnehaallande, vaesentligen oorganiskt material |
| JPH01241164A (ja) * | 1988-03-23 | 1989-09-26 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US4910160A (en) * | 1989-06-06 | 1990-03-20 | National Semiconductor Corporation | High voltage complementary NPN/PNP process |
-
1990
- 1990-06-22 JP JP2164604A patent/JP2503733B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-13 US US07/714,723 patent/US5110749A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5110749A (en) | 1992-05-05 |
| JPH0461127A (ja) | 1992-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5109262A (en) | Bipolar transistor with reduced collector resistance | |
| KR101228367B1 (ko) | 바이폴라 트랜지스터와 그 제조 방법 | |
| JP2503733B2 (ja) | 半導体装置の製造方法 | |
| JP2733271B2 (ja) | 半導体装置の製造方法 | |
| JPS6228577B2 (ja) | ||
| JPH07130864A (ja) | 半導体装置 | |
| JP3097092B2 (ja) | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 | |
| JPH02101747A (ja) | 半導体集積回路とその製造方法 | |
| JPH02283028A (ja) | 半導体装置及びその製造方法 | |
| JP2595799B2 (ja) | 半導体装置及びその製造方法 | |
| JP2611450B2 (ja) | 半導体集積回路及びその製造方法 | |
| JPH09115998A (ja) | 半導体集積回路の素子分離構造及び素子分離方法 | |
| JPH08236537A (ja) | エピ層を用いない高性能高電圧バイポーラ・トランジスタ | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JP3128818B2 (ja) | 半導体集積回路 | |
| JP2524035B2 (ja) | 半導体装置及びその製造方法 | |
| JP4412907B2 (ja) | 半導体装置の製造方法 | |
| JP2533951B2 (ja) | バイポ―ラ半導体装置の製造方法 | |
| JP2004186463A (ja) | 半導体装置およびその製造方法 | |
| JPS60150643A (ja) | 相補型半導体装置及びその製造方法 | |
| JPH06326320A (ja) | 半導体装置及びその製造方法 | |
| JPH09260520A (ja) | 半導体集積回路装置 | |
| JPH09306922A (ja) | 半導体装置およびその製造方法 | |
| JPS61150231A (ja) | 半導体装置 | |
| JPS6347965A (ja) | 半導体集積回路 |