KR101228367B1 - 바이폴라 트랜지스터와 그 제조 방법 - Google Patents
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Abstract
본 발명은 컬렉터의 면적을 감소시킬 수 있을 뿐만 아니라 베이스와 컬렉터간의 이격 거리를 감소시킬 수 있으며, 이온 주입 공정 수를 감소시킬 수 있는 바이폴라 트랜지스터와 그 제조 방법에 관한 것이다.
이를 위하여 본 발명의 실시 예에 따른 바이폴라 트랜지스터는 반도체 기판 일부를 식각하여 형성된 트렌치와, 트렌치 내측벽에 형성된 제 1 콜렉터와, 트렌치 내측벽의 반도체 기판 내부에 형성된 제 2 콜렉터와, 제 1 콜렉터의 측벽에 형성된 제 1 격리막과, 제 1 격리막에 의해 드러난 제 1 콜렉터 내 불순물 이온의 확산을 통해 형성된 제 3 콜렉터와, 제 3 콜렉터와 연결되는 진성 베이스와, 진성 베이스의 상부와 제 1 격리막의 내측에 형성된 외인성 베이스와, 외인성 베이스 내측벽에 형성된 제 2 격리막과, 제 2 격리막 내부에 도전형 물질을 매립하여 형성된 에미터를 포함할 수 있다.
이를 위하여 본 발명의 실시 예에 따른 바이폴라 트랜지스터는 반도체 기판 일부를 식각하여 형성된 트렌치와, 트렌치 내측벽에 형성된 제 1 콜렉터와, 트렌치 내측벽의 반도체 기판 내부에 형성된 제 2 콜렉터와, 제 1 콜렉터의 측벽에 형성된 제 1 격리막과, 제 1 격리막에 의해 드러난 제 1 콜렉터 내 불순물 이온의 확산을 통해 형성된 제 3 콜렉터와, 제 3 콜렉터와 연결되는 진성 베이스와, 진성 베이스의 상부와 제 1 격리막의 내측에 형성된 외인성 베이스와, 외인성 베이스 내측벽에 형성된 제 2 격리막과, 제 2 격리막 내부에 도전형 물질을 매립하여 형성된 에미터를 포함할 수 있다.
Description
본 발명은 반도체 소자 제조에 관한 것으로, 더욱 상세하게는 컬렉터의 면적을 감소시킬 수 있을 뿐만 아니라 베이스와 컬렉터간의 이격 거리를 감소시킬 수 있으며, 이온 주입 공정 수를 감소시킬 수 있는 바이폴라 트랜지스터와 그 제조 방법에 관한 것이다.
바이폴라 정션 트랜지스터(BJT: Bipolar Junction Transistor)는 모스 트랜지스터(MOS TR: Metal Oxide Semiconductor Transistor)에 비해 전류 성능(current performance), 속도(speed), 이득(gain) 측면에 있어서 우수하기 때문에 아날로그, 파워, RFIC에 있어서 널리 사용되고 있다.
에미터(emitter), 베이스(base) 및 컬렉터(collector)로 구성되는 바이폴라 트랜지스터는 에미터로부터 방출되는 전하의 이동 방향에 따라 수직 바이폴라 트랜지스터와 수평 바이폴라 트랜지스터로 구분할 수 있다.
일반적으로 반도체 기판내에서 P형의 반도체와 N형의 반도체 영역이 접하여 형성되는 PN접합은 정류 특성을 가지고 있으며, 반도체 소자의 가장 기본적인 구성 요소이다. 이러한 PN접합이 2층으로 구성된 것이 바이폴라 접합 트랜지스터(BJT : Bipolar Junction Transistor, 이하, 바이폴라 트랜지스터라고 한다.)이다. 이러한 바이폴라 트랜지스터의 한 쪽에 PN접합으로 순 방향 바이어스를 가하고 다른 한 쪽에 PN 접합으로 역 방향 바이어스를 가하여 전자 및 정공의 이동을 유도한다.
일반적으로 NPN 바이폴라 트랜지스터를 형성함에 있어 에미터(Emitter)와 외인성 베이스(Extrinsic Base) 사이에는 원하는 브레이크 다운 전압을 얻기 위하여 간격을 둔다.
종래의 바이폴라 트랜지스터에 대해 도 1을 참조하여 설명한다.
도 1은 종래 기술에 따른 바이폴라 트랜지스터의 구조를 도시한 단면도이다.
도 1에 도시된 바이폴라 트랜지스터의 구조를 갖는 반도체 소자에 대해 살펴보면, P형 실리콘 기판(10)의 표면에 N형 서브 컬렉터(20)가 형성되어 있다.
또한, N형 서브 컬렉터(20)를 포함하는 반도체 기판(10) 상에 에피층(30)이 형성되어 있다. 소자 분리막(미도시됨)은 에피층(30)에서 활성영역을 정의하며 에피층(30)의 내부에 형성되어 있다.
또한, 진성(intrinsic) 베이스 영역(40)은 P형 불순물 이온 주입에 의해 소자 분리막들 사이의 활성 영역에 형성되어 있다. 진성 베이스 영역(40) 내부에는 에미터 영역(50)이 형성되어 있으며, 에미터 영역(50) 양측에는 외인성(extrinsic) 베이스 영역(52)이 형성되어 있다.
컬렉터 영역(60) 및 에미터 영역(50)은 N형 불순물 이온 주입에 의해 형성되며, 외인성 베이스 영역(52)은 P형 불순물 이온 주입에 의해 형성된다.
상기와 같은 구조를 갖는 종래의 바이폴라 트랜지스터는 베이스와 컬렉터를 이온 주입과 확산에 의해 정션으로 형성하는데, 이때 진성 베이스 영역(40)과 컬렉터 영역(60)의 면적(a, b)이 커지는 문제점이 있을 뿐만 아니라 외인성 베이스 영역(40)과 컬렉터 영역(60) 간의 이격 거리(c)가 넓어져서 트랜지스터 전체 면적이 커지는 문제점이 있다.
또한, 종래의 바이폴라 트랜지스터는 이온 주입 공정을 통해 베이스, 에미터 및 컬렉터를 형성하기 때문에 마스크가 필수적으로 사용되며, 이에 따른 공정의 복잡도가 높아지는 단점이 있다.
상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 마스크의 수를 최소화시킬 수 있는 바이폴라 트랜지스터와 그 제조 방법을 제공하는데 있다.
또한, 본 발명은 고농도 P형 폴리실리콘을 이용하여 베이스 영역을 형성함으로써, 베이스 면적을 최소화시킬 수 있는 바이폴라 트랜지스터와 그 제조 방법을 제공하는데 있다.
본 발명은 N형 실리콘 에피택셜 공정과 절연막을 이용한 스페이서 공정을 이용하여 컬렉터를 형성함으로써, 컬렉터 면적을 최소화시킬 수 있는 바이폴라 트랜지스터와 그 제조 방법을 제공하는데 있다.
본 발명은 트렌치 내벽에 스페이서 형성을 통해 베이스와 컬렉터간의 간격을 최소화시킬 수 있는 바이폴라 트랜지스터와 그 제조 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 바이폴라 트랜지스터는 반도체 기판 일부를 식각하여 형성된 트렌치와, 상기 트렌치 내측벽에 형성된 제 1 콜렉터와, 상기 트렌치 내측벽의 반도체 기판 내부에 형성된 제 2 콜렉터와, 상기 제 1 콜렉터의 측벽에 형성된 제 1 스페이서와, 상기 제 1 스페이서에 의해 드러난 상기 제 1 콜렉터 내 불순물 이온의 확산을 통해 형성된 제 3 콜렉터와, 상기 제 3 콜렉터와 연결되는 진성 베이스와, 상기 진성 베이스의 상부와 상기 제 1 스페이서의 내측에 형성된 외인성 베이스와, 상기 외인성 베이스 내측벽에 형성된 제 2 스페이서와, 상기 제 2 스페이서 내부에 도전형 물질을 매립하여 형성된 에미터를 포함할 수 있다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터는 상기 에미터의 하부면에 연결되며, 상기 에미터와 상기 진성 베이스 사이에 형성된 에미터 정션과, 상기 에미터 정션을 둘러쌓으며, 상기 에미터 정션과 상기 제 3 콜렉터 사이에 형성된 베이스 정션을 더 포함할 수 있다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 상기 제 1 콜렉터는, N 타입의 에피택셜 성장 공정을 통해 상기 트렌치 내측에 형성된 N 타입의 에피택셜층인 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 상기 제 2 콜렉터는, 상기 N 타입의 에피택셜층 내 N 타입의 불순물이 상기 반도체 기판 내부로 확산되어 형성된 확산층인 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 상기 제 3 콜렉터는, 상기 N 타입의 에피택셜층의 성장 공정을 통해 형성된 에피택셜층 내부에 형성된 확산층인 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 상기 진성 베이스는, 상기 에피택셜층 내부에 P 타입의 불순물 이온을 주입하여 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 상기 외인성 베이스는, P형 불순물 이온이 도핑된 폴리실리콘을 증착하여 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 상기 제 2 스페이서는, 절연막을 증착하여 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 상기 에미터는, N형 불순물 이온이 도핑된 폴리실리콘을 상기 제 2 스페이서 내부에 매립하여 형성되는 것을 특징으로 한다.
본 발명의 다른 견지에 의하면, 본 발명의 실시 예에 따른 바이폴라 트랜지스터 제조 방법은 반도체 기판 일부가 오픈된 식각 마스크를 이용하여 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 제 1 도전형 불순물 이온을 이용한 에피택셜 공정을 통해 제 1 에피택셜층을 형성하여 제 1 콜렉터와 상기 제 1 에피택셜층과 인접한 반도체 기판 내부에 제 2 콜렉터를 형성하는 단계와, 상기 제 1 에피택셜층의 내측벽에 제 1 스페이서를 형성하는 단계와, 상기 제 1 스페이서에 의해 드러난 상기 제 1 에피택셜층 대한 에피택셜 공정을 통해 상기 제 1 스페이서 내부에 제 2 에피택셜층을 형성하여 제 3 콜렉터를 형성하는 단계와, 상기 제 1 스페이서의 내측벽에 외인성 베이스를 형성하는 단계와, 상기 외인성 베이스가 형성된 반도체 기판 전면에 절연막을 형성한 후 제 2 도전형 불순물 이온을 이용한 이온 주입 공정을 실시하여 상기 제 2 에피택셜층 내부에 진성 베이스를 형성하는 단계와, 상기 절연막을 식각하여 상기 외인성 베이스의 내측벽에 제 2 스페이서를 형성하는 단계와, 상기 제 2 스페이서 내부에 에미터를 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터 제조 방법에서 상기 외인성 베이스를 형성하는 단계는, 상기 제 1 스페이서가 형성된 반도체 기판 전면에 제 2 도전형 폴리실리콘막을 형성하는 단계와, 상기 제 2 도전형 폴리실리콘막에 대한 이방성 건식 식각 공정을 실시하여 상기 제 1 스페이서 내측벽에 상기 외인성 베이스를 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터 제조 방법에서 상기 진성 베이스를 형성하는 단계는, 상기 절연막을 형성한 후 블랭킷 이온 주입 공정을 통해 상기 제 2 도전형 불순물 이온을 상기 제 2 에피택셜층 표면에 주입하여 상기 진성 베이스를 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터 제조 방법에서 상기 에미터를 형성하는 단계는, 상기 식각 마스크가 완전히 매립되도록 제 1 도전형 폴리실리콘을 증착하는 단계와, 상기 식각 마스크의 상부 표면이 드러나도록 CMP 공정을 실시하여 상기 제 1 도전형 폴리실리콘을 평탄화시키는 단계와, 상기 식각 마스크 사이 영역에 대한 산화 공정을 실시하여 산화막을 형성하는 단계와, 상기 산화막과 상기 식각 마스크를 제거하여 상기 에미터를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터 제조 방법에서 상기 산화막을 형성하는 단계는, 상기 산화막을 형성한 후 열처리 공정을 실시하여 에미터 정션과 베이스 정션을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터 제조 방법은 상기 산화막을 제거한 후 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 콘택홀을 형성한 후 상기 콘택홀 내부에 금속 물질을 매립하여 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 고농도 실리콘 에피택셜층과 절연막을 이용한 스페이서를 이용하여 바이폴라 트랜지스터를 형성함으로써, 컬렉터의 면적을 감소시킬 수 있을 뿐만 아니라 베이스와 컬렉터간의 이격 거리를 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따르면, 에피택셜 공정과 불순물이 도핑된 폴리실리콘을 이용하여 바이폴라 트랜지스터를 형성함으로써, 이온 주입 공정 수를 감소시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 바이폴라 트랜지스터의 구조를 도시한 단면도,
도 2는 본 발명의 실시 예에 따른 바이폴라 트랜지스터의 구조를 도시한 단면도,
도 3a 내지 도 3k는 본 발명의 실시 예에 따른 바이폴라 트랜지스터를 형성하는 과정을 도시한 공정 단면도이다.
도 2는 본 발명의 실시 예에 따른 바이폴라 트랜지스터의 구조를 도시한 단면도,
도 3a 내지 도 3k는 본 발명의 실시 예에 따른 바이폴라 트랜지스터를 형성하는 과정을 도시한 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바이폴라 트랜지스터의 구조와 그 제조 방법에 대해 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 바이폴라 트랜지스터의 구조를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 바이폴라 트랜지스터는 반도체 기판(100) 일부를 식각하여 형성된 트렌치 내측벽에 형성된 제 1 컬렉터인 제 1 에피택셜층(106)과, 트렌치 내측벽의 반도체 기판 내부에 형성된 제 2 컬렉터인 제 1 확산층(108)과, 제 1 컬렉터의 측벽에 형성되어 외인성 베이스와 제 1 컬렉터를 격리시키는 제 1 스페이서(110)와, 제 1 스페이서(110)에 의해 제 1 컬렉터인 제 1 에피택셜층(106)에 대한 성장 공정을 통해 생성된 제 2 에피택셜층의 내부에 형성된 제 2 확산층(113) 및 진성 베이스(119)와, 제 1 스페이서(110)의 내측에 형성되며, 고농도 P형(P+) 불순물 이온이 도핑된 폴리실리콘으로 이루어진 외인성 베이스(131)와, 외인성 베이스(131)의 내측에 형성된 제 2 스페이서(120) 및 제 2 스페이서(120) 내부에 N형 도전형 물질을 매립하여 형성된 에미터(130) 등을 포함할 수 있다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에서 제 1 에피택셜층(106)은 고농도 N형 불순물 이온을 이용한 에피택셜 공정을 통해 형성될 수 있는데, 이러한 에피택셜 공정 시 트렌치 내측의 반도체 기판(100) 내부에 N형 불순물 이온이 확산되어 제 1 확산층(108)인 제 2 컬렉터가 형성될 수 있다.
한편, 제 2 에피택셜층가 형성될 때 제 1 에피택셜층(106) 내부에 도핑된 N형 불순물 이온들에 의해 제 2 에피택셜층(112) 내부 일부 영역, 즉 제 1 에피택셜층(106)과 인접한 하부 영역에 제 2 확산층(113)인 제 3 컬렉터가 형성될 수 있다.
진성 베이스(119)는 제 2 스페이서(120)를 형성하기 위한 절연막을 증착한 후 저농도 P형 불순물 이온을 블랭킷 이온 주입 공정을 통해 제 2 에피택셜층의 내부 영역에 형성될 수 있는데, 즉 제 2 에피택셜층(112) 내부 영역 중 제 2 확산층(113)과 인접한 상부 영역에 형성될 수 있다.
제 2 스페이서(120)는 에미터(130)와 외인성 베이스(131)를 격리시키기 위한 것으로, 외인성 베이스(131)의 내측벽에 형성될 수 있다.
에미터(130)는 제 2 스페이서(120) 사이 영역을 고농도 N형(N+) 불순물 이온이 도핑된 도전형 물질, 즉 폴리실리콘을 매립한 후 CMP 공정을 실시하여 형성될 수 있다.
외인성 베이스(131)는 제 1 스페이서(110)의 내측벽에 형성될 수 있는데, 즉 고농도 P형 불순물 이온이 도핑된 도전형 물질인 폴리실리콘을 증착한 후 이를 이방성 식각 공정을 통해 식각하여 제 1 스페이서(110)의 내측벽에 형성될 수 있다.
한편, 본 발명의 실시 예에 따른 바이폴라 트랜지스터는 에미터(130) 형성 후 열처리 공정을 통해 형성된 에미터(130)의 하부면에 연결되는 에미터 정션(126), 베이스 정션(128), 층간 절연막(132)의 패터닝과 금속 물질 매립을 통해 형성된 에미터 전극, 베이스 전극 및 컬렉터 전극(134a, 134b, 134c) 등을 더 포함할 수 있다.
여기에서, 에미터 정션(126)은 에미터의(130) 하부면에 연결되며, 에미터(130)와 진성 베이스(119) 사이에 형성될 수 있다.
베이스 정션(128)은 에미터 정션(126)을 둘러쌓으며, 에미터 정션(128)과 제 3 콜렉터인 제 2 확산층(114) 사이에 형성될 수 있다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터에 따르면, 제 1, 2 스페이서(110, 120)를 이용하여 베이스와 컬렉터간의 격리시킴으로써, 베이스와 컬렉터간의 이격 거리를 최소화시킬 수 있다.
또한, 고농도 P+ 불순물 이온이 도핑된 폴리실리콘을 이용하여 외인성 베이스(131)를 형성함으로써, 외인성 베이스(131)가 바이폴라 트랜지스터에서 점유하는 외인성 베이스(131)의 면적을 감소시킬 수 있다.
본 발명의 실시 예에 따르면, 외인성 베이스(131)와 에미터(130)를 질화막인 제 2 스페이서(120)를 이용하여 격리시킴으로써, 외인성 베이스(131)와 에미터(130)가 점유하는 면적을 최소화할 수 있다.
상기와 같은 바이폴라 트랜지스터를 제조하는 과정에 대해 도 3a 내지 도 3k를 참조하여 설명한다.
도 3a 내지 도 3k는 본 발명의 실시 예에 따른 바이폴라 트랜지스터를 형성하는 과정을 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100) 상부에 제 1 및 제 2 절연막(102, 104)을 형성한 후 반도체 기판(100)의 일부, 즉 바이폴라 트랜지스터가 형성될 영역이 드러나도록 제 1, 2 절연막(102, 104)을 식각한다. 여기에서, 제 1 절연막(102)은 실리콘 산화막이며, 제 2 절연막(104)은 실리콘 질화막일 수 있다.
식각된 제 1, 2 절연막(102, 104)을 마스크로 한 식각 공정을 통해 반도체 기판(100)의 소정 깊이만큼 식각하여 트렌치(T)를 형성한다.
이후, 도 3b에 도시된 바와 같이, 트렌치(T) 표면에 대해 고농도 N형 불순물 에피택셜 성장 공정을 실시하여 트렌치(T) 표면에 고농도 N형 불순물을 이루어진 제 1 에피택셜층(106)을 형성한다. 여기에서, 제 1 에피택셜층(106)은 실리콘 반도체 기판(100)의 성장을 통해 형성되는 실리콘층으로서, 제 1 컬렉터로 이용될 수 있다. 또한, 제 1 에피택셜층(106)의 형성을 위한 열처리 공정 시 이와 인접한 반도체 기판(100) 내부에는 N형 제 1 확산층(108)이 형성될 수 있으며, 제 1 확산층(108)은 제 2 컬렉터로 이용될 수 있다.
그런 다음, 도 3c에 도시된 바와 같이, N형 제 1 확산층(108)이 형성된 반도체 기판(100) 전면에 절연막을 증착한 후 전면 식각 공정을 실시하여 제 1 에피택셜층(106)의 내측벽에 제 1 스페이서(110)을 형성한다. 여기에서, 제 1 스페이서(110)는 제 1 컬렉터인 제 1 에피택셜층(108)와 이후 생성되는 외인성 베이스(116)를 격리시키는 격리막으로 이용될 수 있다.
그리고 나서, 도 3d에 도시된 바와 같이, 제 1 에피택셜층(106)에 대해 에피택셜 공정을 실시하여 제 1 스페이서(110) 사이의 고농도 N형 불순물로 이루어진 제 1 에피택셜층(106)의 상부에 제 2 에피택셜층(112)을 형성한다. 이때, 제 2 에피택셜층(112)의 내부에서 제 1 에피택셜층(106)과 인접한 영역에는 제 1 에피택셜층(106) 내 N형 불순물의 확산에 의해 N형 제 2 확산층(113)이 형성될 수 있다. 여기에서, N형 제 2 확산층(113)은 본 발명의 실시 예에 따른 반도체 소자에서 제 3 컬렉터로 이용될 수 있다.
이후, 도 3e에 도시된 바와 같이, 제 2 에피택셜층(112)가 형성된 반도체 기판(100) 전면에 P형 불순물이 도핑된 폴리실리콘을 증착한 후 이방성 식각 공정을 실시하여 제 1 스페이서(110)의 내측벽에 외인성 베이스용 폴리실리콘층(116)를 형성한다.
그런 다음, 도 3f에 도시된 바와 같이, 외인성 베이스용 폴리실리콘층(116)이 형성된 반도체 기판(100) 전면에 절연막(118)을 형성한 후 진성 베이스를 형성하기 위한 저농도 P형(P-) 불순물 이온 주입 공정을 실시한다. 즉, 저농도 P형 불순물 이온을 이용한 블랭킷(blanket) 이온 주입 공정을 실시하여 P형 불순물 이온을 제 2 에피택셜층(112) 내부에 주입함으로써, 제 2 에피택셜층(112)의 내부 일부 영역에 P형 불순물 이온이 주입된 진성 베이스(119)를 형성할 수 있다.
그리고 나서, 도 3g에 도시된 바와 같이, 절연막(118)에 대한 전면 식각 공정을 실시하여 외인성 베이스용 폴리실리콘층(116)의 내측벽에 제 2 스페이서(120)를 형성한다. 여기에서, 제 2 스페이서(120)는 외인성 베이스와 이후 생성되는 에미터를 격리시키는 격리막으로 이용될 수 있다.
그런 다음, 도 3h에 도시된 바와 같이, 제 2 스페이서(120) 사이 영역이 완전히 매립되도록 에미터용 고농도 N형(N+) 불순물 이온이 도핑된 폴리실리콘을 증착하고, 제 2 절연막(104)을 연마정지막으로 한 CMP 공정을 실시하여 에미터용 폴리실리콘층(122)을 형성한다.
이후, 도 3i에 도시된 바와 같이, 제 2 절연막(104) 사이 영역에 대한 산화 공정을 실시하여 산화막(124)을 형성함과 더불어 어닐 공정을 실시하여 에미터 및 베이스 정션(126, 128)을 형성한다. 즉, 에미터용 폴리실리콘층(122)의 하부면에 연결되는 에미터 정션(126)과 에미터 정션(126)에 연결되는 베이스 정션(128)을 형성할 수 있다.
그리고 나서, 도 3j에 도시된 바와 같이, 전면 식각 공정을 통해 산화막(124), 제 1, 2 절연막(102, 104)을 제거하여 고농도 N형(N+) 불순물 이온이 도핑된 폴리실리콘으로 이루어진 에미터(130) 및 외인성 베이스(131)를 형성한다.
그런 다음, 도 3k에 도시된 바와 같이, 에미터(130)가 형성된 반도체 기판(100) 상에 층간 절연막(132)을 형성하고, 층간 절연막(132)을 패터닝하여 콘택홀을 형성한다. 이후, 콘택홀에 금속 물질을 매립하여 컬렉터 전극(134a), 베이스 전극(134b) 및 에미터 전극(134c)을 형성한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 바이폴라 트랜지스터 제조 방법에 따르면, 고농도 실리콘 에피택셜층과 절연막을 이용한 스페이서를 이용하여 바이폴라 트랜지스터를 형성함으로써, 컬렉터의 면적(b)을 감소시킬 수 있을 뿐만 아니라 베이스와 컬렉터간의 이격 거리(c) 및 베이스와 에미터간의 이격 거리(a)를 감소시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 에피택셜 공정과 불순물이 도핑된 폴리실리콘을 이용하여 바이폴라 트랜지스터를 형성함으로써, 이온 주입 공정 수를 감소시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
100 : 반도체 기판
102, 104 : 제 1, 2 절연막
106 : 제 1 에피택셜층
108 : 제 1 확산층
110 : 제 1 스페이서
112 : 제 2 에피택셜층
114 : 제 2 확산층
116 : 외인성 베이스용 폴리실리콘층
118 : 절연막
119 : 진성 베이스
122 : 에미터용 폴리실리콘층
124 : 산화막
126, 128 : 에미터 정션, 베이스 정션
130 : 에미터
131 : 외인성 베이스
132 : 층간 절연막
134a, 134b, 134c : 에미터, 베이스, 컬렉터 전극
102, 104 : 제 1, 2 절연막
106 : 제 1 에피택셜층
108 : 제 1 확산층
110 : 제 1 스페이서
112 : 제 2 에피택셜층
114 : 제 2 확산층
116 : 외인성 베이스용 폴리실리콘층
118 : 절연막
119 : 진성 베이스
122 : 에미터용 폴리실리콘층
124 : 산화막
126, 128 : 에미터 정션, 베이스 정션
130 : 에미터
131 : 외인성 베이스
132 : 층간 절연막
134a, 134b, 134c : 에미터, 베이스, 컬렉터 전극
Claims (15)
- 반도체 기판 일부를 식각하여 형성된 트렌치와,
상기 트렌치 내측벽에 형성된 제 1 컬렉터와,
상기 트렌치 내측벽의 반도체 기판 내부에 형성된 제 2 컬렉터와,
상기 제 1 컬렉터의 측벽에 형성된 제 1 스페이서와,
상기 제 1 스페이서에 의해 드러난 상기 제 1 컬렉터 내 불순물 이온의 확산을 통해 형성된 제 3 컬렉터와,
상기 제 3 컬렉터와 연결되는 진성 베이스와,
상기 진성 베이스의 상부와 상기 제 1 스페이서의 내측에 형성된 외인성 베이스와,
상기 외인성 베이스 내측벽에 형성된 제 2 스페이서와,
상기 제 2 스페이서 내부에 도전형 물질을 매립하여 형성된 에미터를 포함하는
바이폴라 트랜지스터.
- 제 1 항에 있어서,
상기 바이폴라 트랜지스터는,
상기 에미터의 하부면에 연결되며, 상기 에미터와 상기 진성 베이스 사이에 형성된 에미터 정션과,
상기 에미터 정션을 둘러쌓으며, 상기 에미터 정션과 상기 제 3 컬렉터 사이에 형성된 베이스 정션을 더 포함하는
바이폴라 트랜지스터.
- 제 1 항에 있어서,
상기 제 1 컬렉터는,
N 타입의 에피택셜 성장 공정을 통해 상기 트렌치 내측에 형성된 N 타입의 에피택셜층인 것을 특징으로 하는
바이폴라 트랜지스터.
- 제 3 항에 있어서,
상기 제 2 컬렉터는,
상기 N 타입의 에피택셜층 내 N 타입의 불순물이 상기 반도체 기판 내부로 확산되어 형성된 확산층인 것을 특징으로 하는
바이폴라 트랜지스터.
- 제 3 항에 있어서,
상기 제 3 컬렉터는,
상기 N 타입의 에피택셜층의 성장 공정을 통해 형성된 에피택셜층 내부에 형성된 확산층인 것을 특징으로 하는
바이폴라 트랜지스터.
- 제 5 항에 있어서,
상기 진성 베이스는,
상기 에피택셜층 내부에 P 타입의 불순물 이온을 주입하여 형성되는 것을 특징으로 하는
바이폴라 트랜지스터.
- 제 1 항에 있어서,
상기 외인성 베이스는,
P형 불순물 이온이 도핑된 폴리실리콘을 증착하여 형성되는 것을 특징으로 하는
바이폴라 트랜지스터.
- 제 1 항에 있어서,
상기 제 2 스페이서는, 절연막을 증착하여 형성되는 것을 특징으로 하는
바이폴라 트랜지스터.
- 제 1 항에 있어서,
상기 에미터는, N형 불순물 이온이 도핑된 폴리실리콘을 상기 제 2 스페이서 사이 영역에 매립하여 형성되는 것을 특징으로 하는
바이폴라 트랜지스터.
- 반도체 기판 일부가 오픈된 식각 마스크를 이용하여 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와,
제 1 도전형 불순물 이온을 이용한 에피택셜 공정을 통해 제 1 에피택셜층을 형성하여 제 1 컬렉터와 상기 제 1 에피택셜층과 인접한 반도체 기판 내부에 제 2 컬렉터를 형성하는 단계와,
상기 제 1 에피택셜층의 내측벽에 제 1 스페이서를 형성하는 단계와,
상기 제 1 스페이서에 의해 드러난 상기 제 1 에피택셜층 대한 에피택셜 공정을 통해 상기 제 1 스페이서 내부에 제 2 에피택셜층을 형성하여 제 3 컬렉터를 형성하는 단계와,
상기 제 1 스페이서의 내측벽에 외인성 베이스를 형성하는 단계와,
상기 외인성 베이스가 형성된 반도체 기판 전면에 절연막을 형성한 후 제 2 도전형 불순물 이온을 이용한 이온 주입 공정을 실시하여 상기 제 2 에피택셜층 내부에 진성 베이스를 형성하는 단계와,
상기 절연막을 식각하여 상기 외인성 베이스의 내측벽에 제 2 스페이서를 형성하는 단계와,
상기 제 2 스페이서 내부에 에미터를 형성하는 단계를 포함하는
바이폴라 트랜지스터 제조 방법.
- 제 10 항에 있어서,
상기 외인성 베이스를 형성하는 단계는,
상기 제 1 스페이서가 형성된 반도체 기판 전면에 제 2 도전형 폴리실리콘막을 형성하는 단계와,
상기 제 2 도전형 폴리실리콘막에 대한 이방성 건식 식각 공정을 실시하여 상기 제 1 스페이서 내측벽에 상기 외인성 베이스를 형성하는 단계를 포함하는
바이폴라 트랜지스터 제조 방법.
- 제 10 항에 있어서,
상기 진성 베이스를 형성하는 단계는,
상기 절연막을 형성한 후 블랭킷 이온 주입 공정을 통해 상기 제 2 도전형 불순물 이온을 상기 제 2 에피택셜층 표면에 주입하여 상기 진성 베이스를 형성하는 것을 특징으로 하는
바이폴라 트랜지스터 제조 방법.
- 제 10 항에 있어서,
상기 에미터를 형성하는 단계는,
상기 식각 마스크가 완전히 매립되도록 제 1 도전형 폴리실리콘을 증착하는 단계와,
상기 식각 마스크의 상부 표면이 드러나도록 CMP 공정을 실시하여 상기 제 1 도전형 폴리실리콘을 평탄화시키는 단계와,
상기 식각 마스크 사이 영역에 대한 산화 공정을 실시하여 산화막을 형성하는 단계와,
상기 산화막과 상기 식각 마스크를 제거하여 상기 에미터를 형성하는 단계를 포함하는 것을 특징으로 하는
바이폴라 트랜지스터 제조 방법.
- 제 13 항에 있어서,
상기 산화막을 형성하는 단계는,
상기 산화막을 형성한 후 열처리 공정을 실시하여 에미터 정션과 베이스 정션을 형성하는 단계를 더 포함하는 것을 특징으로 하는
바이폴라 트랜지스터 제조 방법.
- 제 14 항에 있어서,
상기 바이폴라 트랜지스터 제조 방법은,
상기 산화막을 제거한 후 층간 절연막을 형성하는 단계와,
상기 층간 절연막을 패터닝하여 콘택홀을 형성한 후 상기 콘택홀 내부에 금속 물질을 매립하여 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는
바이폴라 트랜지스터 제조 방법.
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