JP2007180254A - 半導体装置 - Google Patents
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Abstract
【課題】バイポーラトランジスタの電流増幅率の更なる向上とリーク電流の更なる低減とを好適に図ることのできる半導体装置を提供する。
【解決手段】シリコン基板11の主表面Saにおけるエミッタ電極18の外周面から低抵抗層21のエミッタ層17側の端部Sfまでの距離d1、素子分離領域13の内周面から外周面から低抵抗層21のエミッタ層17側の端部Sfまでの距離d2、及び素子分離領域13の底面Sdから、活性領域14の表層の領域における低抵抗層21の深さd3がシリコン基板11の主表面Saから0.04μm以上となるように、外部ベース層として機能する低抵抗層21の形成位置を設定する。
【選択図】図1
【解決手段】シリコン基板11の主表面Saにおけるエミッタ電極18の外周面から低抵抗層21のエミッタ層17側の端部Sfまでの距離d1、素子分離領域13の内周面から外周面から低抵抗層21のエミッタ層17側の端部Sfまでの距離d2、及び素子分離領域13の底面Sdから、活性領域14の表層の領域における低抵抗層21の深さd3がシリコン基板11の主表面Saから0.04μm以上となるように、外部ベース層として機能する低抵抗層21の形成位置を設定する。
【選択図】図1
Description
本発明は、半導体装置に関し、特にバイポーラトランジスタの性能向上に係る構造の改良に関する。
近年、携帯電話や個人携帯情報端末(PDA)、デジタルビデオカメラなどの携帯電子機器の高機能化が急速に進められており、それに伴い機器の小型化や軽量化が益々求められるようにもなっている。こうした携帯電子機器の小型化や軽量化には、システムLSIの更なる高集積化が必要とされており、それを実現するためのモジュールの一つとして高周波バイポーラトランジスタが注目されている。そして従来、そうした高周波バイポーラトランジスタとして、例えば特許文献1及び2に見られるような、シリコンゲルマニウム(Si−Ge)合金からなるベース層を備えたヘテロ接合バイポーラトランジスタが知られている。
図14に、特許文献1に記載の従来のヘテロ接合バイポーラトランジスタの素子断面構造を示す。このヘテロ接合バイポーラトランジスタは、その基盤となる低濃度のp導電型シリコン基板上に、高濃度のn導電型不純物の添加されたコレクタ埋込層101が設けられている。コレクタ埋込層101の上面には、エピタキシャル成長によって低濃度n導電型のコレクタ層102が形成されるとともに、そのコレクタ層102の周囲に埋込酸化膜からなる素子分離領域105が形成されている。
これらコレクタ層102及び素子分離領域105の上にはそれらの上表面を覆うように、p導電型のシリコンゲルマニウム(SiGe)合金層106がエピタキシャル成長により形成されている。コレクタ層102の上方におけるSiGe合金層106の上表面からは、n導電型の不純物の添加されたシリコンからなるエミッタ層107及び同じくn導電型の不純物が高濃度に添加されたエミッタ電極108が順次設けられており、SiGe合金層106のうちでエミッタ層107の直下の部分が内部ベース層として機能されるようになっている。なお、エミッタ電極108の上表面には酸化膜109が形成されている。またこれらエミッタ電極108及び酸化膜109の外周を覆うように酸化シリコンからなる側壁膜110が設けられている。
一方、上記SiGe合金層106のうち、内部ベース層として機能するエミッタ層107の直下の部分を除いたその側方の部分は、酸化膜109及び側壁膜110をマスクとして一定の深さまでエッチングされており、そのエッチングされた部分の上表面にSiGe合金層111が選択エピタキシャル成長により形成されている。このSiGe合金層111は、高濃度のp導電型不純物が添加されて低抵抗とされており、ベース抵抗を低減するための外部ベース層として機能されるようになっている。
特開平4−179235号公報
特開平9−181091号公報
上記従来の如く構成されたヘテロ接合バイポーラトランジスタにおいて内部ベース層及び外部ベース層として機能するSiGe合金層106,111は、アモルファス構造の素子分離領域105上では多結晶として成長されてしまう。こうした多結晶構造の領域には、多数の欠陥が発生しており、そうした領域の内部までコレクタ−ベース接合の空乏層が広がると、リーク電流の著しい増加を招く虞がある。またSiGe合金層106,111のうち、外部ベース層として機能する低抵抗の領域の一部が、実際に内部ベース層として機能する真性ベース領域の内部にオーバーラップしてしまうと、内部ベース層の不純物濃度が増加してしまい、電流増幅率が低下してしまう虞もある。
なおこうした問題は、素子分離領域に囲繞された活性領域にコレクタ層が形成され、それらの上表面に内部及び外部のベース層となるエピタキシャル層、エミッタ層及びエミッタ電極が順次積層された構造のバイポーラトランジスタに概ね共通したものとなっている。例えばエピタキシャル層がシリコンのみからなるホモ接合のバイポーラトランジスタにおいても、同様の問題が生じることがある。
本発明は、こうした実状に鑑みてなされたものであって、その解決しようとする課題は、バイポーラトランジスタの電流増幅率の更なる向上とリーク電流の更なる低減とを好適に図ることのできる半導体装置を提供することにある。
上記課題を解決するため、請求項1に記載の発明では、半導体基板の主表面に形成された素子分離領域と、その素子分離領域に囲繞された活性領域と、その活性領域に設けられた第1導電型のコレクタ層と、前記素子分離領域及び活性領域の上表面を覆うように形成されたエピタキシャル層と、そのエピタキシャル層を挟んで前記コレクタ層の上方に形成された第1導電型のエミッタ層と、そのエミッタ層の上に設けられたエミッタ電極と、を備えるとともに、前記エピタキシャル層の前記エミッタ層の直下の領域が第2導電型の内部ベース層とされ、更に同エピタキシャル層の前記内部ベース層の側方の領域が、同内部ベース層よりも低抵抗の外部ベース層とされた半導体装置において、前記エピタキシャル層の前記外部ベース層となる領域の前記エミッタ層側の端部を、前記半導体基板の主表面において、前記エミッタ電極の外周面からその外周側に0.04μm以上離間し、且つ前記素子分離領域の内周面からその内周側に0.04μm以上離間した位置に位置させるようにしている。
上記構成では、内部ベース層として機能する真性ベース領域と外部ベース層とのオーバーラップが回避され、そのオーバーラップによるベース電流の増加が抑えられるようになる。またエピタキシャル層にあって素子分離領域上で多結晶として成長される領域までコレクタ−ベース接合の空乏層が広がらないようになる。
こうした半導体装置は、請求項2に記載のように、前記エピタキシャル層の前記外部ベース層となる領域の直下における前記活性領域の表層を、同じく外部ベース層として機能する第2導電型の領域とするとともに、その活性領域の表層における第2導電型の領域を、前記半導体基板の主表面から0.04μm以上の深さまで形成するように構成することもできる。この場合、活性領域表層への外部ベース層の拡張を通じたベース抵抗の更なる低減を図りつつも、その拡張部分におけるコレクタ−ベース接合からの、上記エピタキシャル層の多結晶構造となった領域内への空乏層の広がりが回避されるようになる。
なお請求項3に記載のように、シリコン結晶からなる半導体基板の活性領域及び酸化シリコンからなる素子分離領域の主表面からエピタキシャル成長された合金層を備えたエピタキシャル層を有する半導体装置にあっては、エピタキシャル層がヘテロ成長にて形成されるため、素子分離領域上の多結晶構造に欠陥がより多く発生し易くなる。そのため、そうした多結晶構造の領域への空乏層の広がりを回避することによるリーク電流の低減効果をより顕著に奏せられるようになる。
更にそうした合金層を備えたエピタキシャル層を、その合金層の上表面からエピタキシャル成長されたシリコン膜を更に備える構成とすれば、製造時の合金層の膜厚のばらつきの抑制や、ベース電流の再結合による電流増幅率の低下の抑制を図ることが可能となる。ここで更に請求項5に記載のように、そうしたエピタキシャル層のシリコン膜とエミッタ電極との接触面を、エミッタ電極の側壁を覆う側壁膜の底面よりも上方に位置させ、第1導電型の不純物を含んだエミッタ電極からの同不純物の前記シリコン膜への熱拡散を通じてエミッタ層を形成するようにすれば、ベース−エミッタ接合面積の縮小を図り、電流増幅率の向上及びベース−エミッタ間の寄生容量の低減を図ることができるようにもなる。そして更に請求項6に記載のように、エミッタ層の下面を、シリコン膜を越えて合金層の内部に達するように形成すれば、エミッタ−コレクタ間の電子の走行距離が短縮されてバイポーラトランジスタの動作が高速化されるようになる。またエミッタ注入効率が増大されて電流増幅率が更に向上されるようにもなる。
なお請求項3〜6に記載の半導体装置においてエピタキシャル層を構成する合金層は、例えばシリコンゲルマニウム合金により形成することができる。
本発明の半導体装置よれば、内部ベース層として機能する真性ベース領域と外部ベース層とのオーバーラップが回避され、そのオーバーラップによるエミッタ注入効率の劣化が抑えられることから、バイポーラトランジスタの電流増幅率を向上することができる。またエピタキシャル層にあって素子分離領域上で多結晶として成長される領域へのコレクタ−ベース接合の空乏層の広がりを回避して、リーク電流の低減を図ることもできる。
以下、本発明の半導体装置を具体化した一実施形態を、図1〜図12を参照して詳細に説明する。
図1は、本実施形態の半導体装置のヘテロ接合バイポーラトランジスタの素子断面構造を示している。同図に示すように、このバイポーラトランジスタの基盤となるp導電型のシリコン基板11の主表面Sa下には、不純物のイオン注入によりn導電型とされたコレクタ層12が形成されるとともに、STI(Shallow Trench Isolation)である素子分離領域13が埋込形成されている。そしてコレクタ層12は、その素子分離領域13により囲繞された活性領域14を通じてシリコン基板11の主表面Saに露出されている。
活性領域14上には、内部ベースとして機能するシリコンゲルマニウム(SiGe)合金層15、シリコン膜16、n導電型のエミッタ層17が順次積層されている。SiGe合金層15及びシリコン膜16は、素子分離領域13及び活性領域14の主表面Saからエピタキシャル成長にて順次形成されている。一方、エミッタ層17は、活性領域14の上方部分が上方に凸となるように加工されたシリコン膜16のその凸状とされた部位にn導電型不純物を拡散することで形成されている。
エミッタ層17上には、多結晶シリコン膜からなるエミッタ電極18、及び窒化シリコンからなる絶縁膜19が順次積層されるとともに、酸化シリコンからなる側壁膜(サイドウォール)20がそれらエミッタ電極18及び絶縁膜19の外周を覆うように設けられている。なおこのバイポーラトランジスタでは、エミッタ電極18と上記シリコン膜16の凸上の部位に形成されたエミッタ層17との接触面Sbが、側壁膜20の底面Scよりも上方に位置するように形成されている。
一方、上記SiGe合金層15及びシリコン膜16においてそのエミッタ層17の側方の領域は、高濃度のp型不純物が拡散された低抵抗層21とされている。ベース抵抗を低減する外部ベース層として機能するこの低抵抗層21は、活性領域14の周縁部の表層まで広がっている。こうした低抵抗層21は、絶縁膜19、側壁膜20及び素子分離領域13をマスクとしてp型不純物をイオン注入することで自己整合的に形成されている。こうした外部ベース層として機能する低抵抗層21のエミッタ層17側の端部Sfは、同図に示すように、シリコン基板11の主表面Saにおいてエミッタ電極18の外周面からその外周側に距離d1だけ離間され、且つ素子分離領域13の内周面からその内周側に距離d2だけ離間した位置に位置されている。また活性領域14の表層において低抵抗層21の一部とされた領域は、シリコン基板11の主表面Saから深さd3の位置まで形成されている。
続いて以上のように構成された半導体装置の半導体装置の製造プロセスを、図2〜図8を併せ参照して説明する。
(工程1:図2参照) まずp導電型のシリコン基板11に、STIからなる素子分離領域13を埋込形成するとともに、上記コレクタ層12を形成すべくn型不純物をイオン注入して活性化する。このイオン注入は、例えば燐(P)イオンを、200〜4000keV程度の加速エネルギで、1平方cm当たり10の13乗個〜3×10の15乗個程度の密度で注入することで行われる。
(工程2:図3参照) 続いて素子分離領域13及びそれに囲繞された活性領域14の形成されたシリコン基板11の主表面Sa上に、減圧CVD(Chemical Vapor Deposition )法を用いて、ホウ素(B)を1立方cm当たり10の19乗個程度ドーピングしたSiGe合金層15を、次いでその上にシリコン膜16を、エピタキシャル成長にて順次形成する。これらSiGe合金層15及びシリコン膜16は、それぞれ10〜100nm程度の膜厚に形成される。このとき、SiGe合金層15及びシリコン膜16は、活性領域14上では単結晶として成長するが、酸化シリコンのアモルファスである素子分離領域13上では多結晶として成長するようになる。
なお本実施形態では、シリコン膜16には、ホウ素(B)は一切ドーピングしないようにしているが、SiGe合金層15と同様にドーピングするようにしても良い。
またSiGe合金層15に含まれるゲルマニウム(Ge)の濃度は、層内均一としても良いが、そのゲルマニウム濃度をシリコン膜16と接する側からコレクタ層12と接する側に近づくにつれて徐々に増加する傾斜型プロファイルとすれば、内部ベース層における電子の走行時間が短縮されて、トランジスタの更なる高速動作が可能となる。この場合のゲルマニウム濃度は、シリコン膜16と接する側において実質的に0%となり、コレクタ層12と接する側において15〜20%程度となるようなプロファイルとすると良い。
(工程3:図4参照) 次にリソグラフィ法を用いてシリコン膜16上にレジストパターンを設けた後、ドライエッチングにより、SiGe合金層15及びシリコン膜16の不要部分を除去する。
(工程4:図5参照) SiGe合金層15及びシリコン膜16の形成されたシリコン基板11上に、減圧CVD法を用いて、1立方cm当たり10の20乗個以上のn型不純物のドーピングされた多結晶シリコン膜18aを成膜し、更にその上にシリコン窒化膜19aを同じく減圧CVD法を用いて成膜する。多結晶シリコン膜18aにドーピングされるn型不純物としては、例えば砒素(As)や燐(P)等を用いることができる。ここで成膜される多結晶シリコン膜18aの膜厚は100〜300nmとされ、シリコン窒化膜19aの膜厚は50〜200nmとされる。
(工程5:図6参照) リソグラフィ法を用いてシリコン窒化膜19a上にレジストパターンを形成した後、ドライエッチングにて、シリコン窒化膜19a、多結晶シリコン膜18aの不要部分を順に除去して、エミッタ電極18及び絶縁膜19を形成する。またこのときのドライエッチングでは、多結晶シリコン膜18aは、SiGe合金層15及び上記残存したシリコン膜16の側部にも、側壁膜18bとして一部残存するようにもなる。
更にこのときのドライエッチングによっては、上記多結晶シリコン膜18aの不要部分の除去後に、エミッタ電極18の直下の部分を除いたシリコン膜16の表層部分も除去されることになる。ただし、ここでのドライエッチングは、そうした部分のシリコン膜16が完全には除去されず、SiGe合金層15上の全面にシリコン膜16が一部残存した状態で終了するようにしている。これにより、シリコン膜16は、そのエミッタ電極18の直下の部分のみが上方に凸となった形状に加工されることになる。
ちなみに、こうしてSiGe合金層15上の全面にシリコン膜16を残存させるようにすれば、製造誤差によるベース抵抗のばらつきを、ひいてはトランジスタ特性のばらつきを抑えることができる。すなわち、このときのエミッタ電極18のエッチング加工時にSiGe合金層15の一部がエッチングされる場合、そのエッチング量を高精度で制御することは困難となっている。一方、エピタキシャル成長によって成膜されるSiGe合金層15の膜厚は、高精度に制御することが容易であるため、エピタキシャル成長で成膜されたときの膜厚がそのまま維持されるのであれば、SiGe合金層15の膜厚の製造誤差が抑えられ、ベース抵抗のばらつきが抑制されるようになる。
(工程6:図7参照) その後、CVD法を用いて、エミッタ電極18等の形成されたシリコン基板11上にシリコン酸化膜を成膜し、ドライエッチングを用いて全面的にエッチバックを施すことで、絶縁膜19、エミッタ電極18及びシリコン膜16の凸状部分の外周を覆う側壁膜20を形成する。このときのシリコン酸化膜の成膜は、シリコン基板11を、例えばテトラエトキシシラン(TEOS)と酸素(O2 )との混合ガス中で720℃程度まで加熱処理することで行われ、側壁膜20の膜厚は100〜400nm程度とされる。
(工程7:図8参照) その後、イオン注入法を用いてシリコン基板11の主表面Sa側からホウ素(B)を注入するとともに熱処理による活性化を行って、SiGe合金層15、シリコン膜16及び活性領域14の一部に外部ベース層として機能する低抵抗層21を形成する。このときの低抵抗層21の形成は、エミッタ電極18上の絶縁膜19、それらの外周を覆う側壁膜20、及び素子分離領域13がマスクとなって自己整合的に行われるようになる。なおこのときのイオンの注入条件は、フッ化ホウ素(BF2 )イオンを、1〜50keV程度の加速エネルギで、1平方cm当たり10の14乗〜10の16乗個程度の密度で注入することで行われる。こうした注入条件では、イオンは、50〜200nm程度の膜厚のシリコン窒化膜からなる絶縁膜19を殆ど透過しないため、エミッタ電極18にはホウ素は殆ど注入されないようになる。
(工程8:図9参照) 最後に熱処理を行って、エミッタ電極18中のn型不純物をその直下のシリコン膜16中に拡散させ、エミッタ層17を形成する。ここでの熱処理では、例えばRTA(Rapid thermal anneal)装置を用いて900〜1100℃程度の加熱を1〜30秒程度行う。これにより、このバイポーラトランジスタのベース−エミッタ接合は、シリコン膜16内に形成されるようになる。
なお上述したように本実施形態では、エミッタ電極18とシリコン膜16(エミッタ層17)との接触面Sbが、側壁膜20の底面Scよりも上方に位置するように形成されている。そのため、このときのエミッタ電極18からのn型不純物の横方向への拡散は、側壁膜20が障壁となって抑えられるようになる。このため、エミッタ層17の幅を小さくすることができ、その分、電流密度を高めることができるため、高い電流増幅率が得られ、消費電力を低減可能となる。またエミッタ−ベースの接合面積を小さくすることができ、その分、エミッタ−ベース接合容量を小さくすることができるようにもなる。
また、こうしたシリコン膜16の介設により、SiGe合金層15と側壁膜20との直接的な接触を回避したことによっても、電流増幅率の向上が図られるようになる。すなわち、エピタキシャル成長にて形成されたSiGe合金層15は、エピタキシャル成長にて形成されたシリコン膜16に比して、良好な表面性状を得ることが困難となっている。そのため、SiGe合金層15上に側壁膜20を直接形成した場合、それらの界面性状が悪化して、界面準位密度が大きくなってしまうため、同界面でのベース電流の再結合が多くなり、ベース電流の増加による電流増幅率の低下を招いてしまう。また同界面でのベース電流の再結合は、ベース電流の不規則変化をもたらし、トランジスタの雑音指数(ノイズ)の増加を招いてしまう虞もある。その点、本実施形態では、上記のようにSiGe合金層15と側壁膜20との間に介設されたシリコン膜16によって、側壁膜20とSiGe合金層15との界面が形成されないようにしているため、同界面の形成による上記のような電流増幅率の低下や雑音指数の増加は生じないようになっている。
ちなみにこのときにn型不純物の深さ方向への拡散が、SiGe合金層15の内部に達するまで熱処理を行うようにすることもできる。この場合、図10に示すようにエミッタ層17は、その下面がSiGe合金層15の内部に達するように形成されることになる。例えば上記工程3にてシリコン膜16をその膜厚が30nm程度となるように成膜し、本工程8にて1050℃程度の加熱を5秒程度行うこととすれば、n型不純物はエミッタ電極18から深さ方向に40nm程度拡散するため、エミッタ層17をSiGe合金層15の内部に達するように形成することができる。この場合、エミッタ層17からコレクタ層12までの距離が短くなり、エミッタ−コレクタ間の電子の走行時間を短縮することができるため、トランジスタ動作を高速化することができる。またこの場合、SiGe合金層15のバンドギャップはシリコン膜16よりも狭いため、エミッタ層17から内部ベース層への注入に際しての電子の障壁をより小さくすることができる。そしてその結果、エミッタ層17から内部ベース層への電子の注入に伴う障壁を、内部ベース層からエミッタ層17への正孔の注入に伴う障壁よりも十分低くすることができ、エミッタ注入効率を増大して電流増幅率を高めることが可能となる。
さて以上説明したプロセスを通じて製造された本実施形態の半導体装置では、外部ベース層として機能する低抵抗層21の形成位置の適正化を通じて、電流増幅率の向上及びリーク電流の低減が図られている。具体的には、本実施形態では、図11に示すように、低抵抗層21の形成位置を、下記条件(イ)〜(ハ)をすべて満たすように設定するようにしている。
(イ)シリコン基板11の主表面Saにおけるエミッタ電極18の外周面から低抵抗層21のエミッタ層17側の端部Sfまでの距離d1を0.04μm以上とする。
(ロ)シリコン基板11の主表面Saにおける素子分離領域13の内周面から外周面から低抵抗層21のエミッタ層17側の端部Sfまでの距離d2を0.04μm以上とする。
(ハ)活性領域14の表層に形成される低抵抗層21の深さd3をシリコン基板11の主表面Saから0.04μm以上とする。
以下、こうした低抵抗層21の形成位置の設定により、電流増幅率の向上及びリーク電流の低減の図られる理由を説明する。
バイポーラトランジスタの電流増幅率、すなわちベース電流に対するエミッタ−コレクタ間電流の比率は、内部ベース層の不純物濃度を低く抑えることで大きくすることができる。すなわち、高い電流増幅率を得るには、内部ベース層の不純物濃度は、エミッタ−コレクタ間の耐圧が劣化しない限りにおいて可能な限り低くすることが望ましい。
ここで同図11に示すように、SiGe合金層15内において実際に内部ベース層として機能する領域、すなわち真性ベース領域Rは、エミッタ電極18の直下から横方向にある程度の広がりを持つように形成されている。そして高い電流増幅率を得るには、この真性ベース領域R内に低抵抗の外部ベース層(低抵抗層21)がオーバーラップしないように、低抵抗層21をエミッタ電極18から十分に離間して形成することが望ましい。
一方、エピタキシャル層であるSiGe合金層15及びシリコン膜16は、上述したように、シリコン単結晶の活性領域14上では単結晶として成長するが、アモルファスである素子分離領域13上では多結晶として成長する。こうしたSiGe合金層15及びシリコン膜16の多結晶構造となった領域には、多数の欠陥が存在しており、そうした多結晶構造の領域の内部までベース−コレクタ接合の空乏層が広がると、生成電流(generation
current)が顕著に発生して、リーク電流が増大するようになってしまう。なおリーク電流とは、ベース−エミッタの電圧をゼロとし、コレクタに電源電圧に相当する電圧が印加された状態でもコレクタに流れてしまう電流で、トランジスタを適正に作動させるには可能な限り低く抑えることが望ましい。一方、ベース−コレクタ接合の空乏層の広がりは、不純物の添加濃度が高いほど抑えられるようになるため、素子分離領域13とSiGe合金層15との接合面Sgから十分に離間した位置まで低抵抗層21を形成すれば、リーク電流の増大を抑えることができる。
current)が顕著に発生して、リーク電流が増大するようになってしまう。なおリーク電流とは、ベース−エミッタの電圧をゼロとし、コレクタに電源電圧に相当する電圧が印加された状態でもコレクタに流れてしまう電流で、トランジスタを適正に作動させるには可能な限り低く抑えることが望ましい。一方、ベース−コレクタ接合の空乏層の広がりは、不純物の添加濃度が高いほど抑えられるようになるため、素子分離領域13とSiGe合金層15との接合面Sgから十分に離間した位置まで低抵抗層21を形成すれば、リーク電流の増大を抑えることができる。
図12は、上記エミッタ電極18−低抵抗層21間の距離d1とバイポーラトランジスタの電流増幅率との関係を示している。同図に示すように、同距離d1が0.04μm未満のときには、外部ベース層である低抵抗層21が真性ベース領域Rの内部に浸入してしまうことから、同距離d1が短くなるにつれて電流増幅率は低下する。一方、同距離d1を0.04μm以上とすれば、そうした真性ベース領域Rと外部ベース層とのオーバーラップが解消されるため、高い電流増幅率が安定して得られるようになる。
また図13は、上記素子分離領域13−低抵抗層21間の距離d2とリーク電流との関係を示している。同図に示すように、同距離d2が0.04μmのときには、上記ベース−コレクタ接合の空乏層が、素子分離領域13上のSiGe合金層15の多結晶構造領域内まで広がってしまうことから、同距離d2が短くなるにつれ、リーク電流は増大するようになる。一方、同距離d2を0.04μm以上とすれば、高濃度の不純物の添加された低抵抗層21によって素子分離領域13の上面が完全に覆われるようになり、素子分離領域13上のSiGe合金層15及びシリコン膜16の多結晶構造の領域内部には空乏層が浸入しなくなるため、リーク電流を安定して低く抑えることができるようになる。なお、上記活性領域14表層における低抵抗層21の上記深さd3とリーク電流との関係についても、これと同じことが言え、同深さd3を0.04μm以上とすることで、リーク電流を安定して低く抑えることができる。
なお、上記距離d1,d2が長くなるほど、或いは深さd3が深くなるほど、高濃度のp型不純物の拡散された低抵抗層21がコレクタ層12と接触する面積が増大して、ベース−コレクタ間の寄生容量が増大してしまうようになる。そのため、上記距離d1,d2及び深さd3は、上記条件(≧0.04μm)を満たす限りにおいて小さくすることが望ましい。すなわち、上記距離d1,d2及び深さd3をすべて0.04μmとすることが理想的である。もっとも現実的には、低抵抗層21の形成位置には製造時に若干の誤差が生じることから、上記距離d1,d2及び深さd3を0.04μmよりも若干大きい値とすることになる。
ちなみに上述のようにエミッタ電極18外周への側壁膜20の形成後、上記工程7でのイオン注入及び熱拡散を通じて低抵抗層21を形成する場合、上記端部Sfの形成位置は、側壁膜20の膜厚及び熱拡散による不純物の拡散量によって決まることになる。従って側壁膜20の膜厚及び熱処理条件を適宜設定することで、上記距離d1を所望とする長さとすることができる。また上記距離d2は、これに加えて、エミッタ電極18の寸法幅Weと活性領域14の寸法幅Wfとの差を適宜設定することで、所望とする長さとすることができる。更に上記深さd3については、低抵抗層21の形成に係る上記工程7でのイオン注入及び熱処理の条件を適宜設定することで所望の深さとすることができる。
なお本実施形態の半導体装置では、シリコン基板11が上記「半導体基板」に、SiGe合金層15及びシリコン膜16が上記「素子分離領域及び活性領域の上表面を覆うように形成されたエピタキシャル層」に相当する構成となっている。またコレクタ層12にあって低抵抗層21に含まれる領域が、上記「外部ベース層として機能する第2導電型の領域」を構成し、SiGe合金層15及びシリコン膜16にあって低抵抗層21に含まれる領域が内部ベース層よりも低抵抗の外部ベース層とされる上記「エピタキシャル層の内部ベース層の側方の領域」を構成している。
以上説明した本実施形態の半導体装置によれば、次の効果を奏することができる。
(1)外部ベース層として機能する低抵抗層21の形成位置の適正化を通じて、バイポーラトランジスタの電流増幅率の向上及びリーク電流の低減を図ることができる。
(2)SiGe合金層15上に設けられたシリコン膜16により、エミッタ電極18の加工時のSiGe合金層15のエッチングを防止してその膜厚の製造誤差を低減することができるため、ベース電流のばらつきを、ひいてはバイポーラトランジスタの特性のばらつきを抑えることができる。
(3)SiGe合金層15とエミッタ電極18の側壁膜20との間にシリコン膜16を介設して、SiGe合金層15と側壁膜20との界面の形成を防止することで、同界面でのベース電流の再結合に起因した電流増幅率の低下を回避することができる。
(4)シリコン膜16とエミッタ電極18との接触面Sbをエミッタ電極18の側壁膜20の底面Scよりも上方に位置させるとともに、そのエミッタ電極18からシリコン膜16の内部への不純物の熱拡散によりエミッタ層17を形成するようにしたことで、エミッタ−ベース接合面積を縮小することができる。そしてその結果、バイポーラトランジスタの電流増幅率の向上及びエミッタ−ベース間の接合容量の低減を図ることができる。
なお上記実施形態は、以下のように変更して実施することもできる。
・上記実施形態では、エミッタ電極18とシリコン膜16との接触面Sbを側壁膜20の底面Scよりも上方に位置させるとともに、エミッタ電極18からの不純物の熱拡散を通じてエミッタ層17を形成するようにしていたが、こうしたエミッタ層17の形成態様はこれに限らず、適宜変更しても良い。要は、エミッタ層の形成態様が如何にあれ、その外部ベース層として機能する低抵抗層21の形成位置が上記条件(イ)〜(ハ)に記載のように設定されていれば、電流増幅率の向上及びリーク電流の低減を図ることはできる。
・上記実施形態の半導体装置において、半導体装置を構成する各層、各膜の導電型を逆とするようにしても良い。すなわち、上記実施形態では、n型を第1導電型、p型を第2導電型として本発明に係る半導体装置を具現化した場合を例に説明しているが、p型を第1導電型、n型を第2導電型とするように本発明を具現することも可能である。
・上記実施形態では、内部及び外部のベース層として機能するエピタキシャル層を、SiGe合金層15上にシリコン膜16を積層したSi/Ge積層構造としたが、これをSiGe合金層のみからなる単層構造としたり、ホウ素(B)を含まないシリコン膜をSiGe合金層15の下にも設けたSi/SiGe/Si積層構造としたりしても良い。また
SiGe合金層15下に、ホウ素を含まない更なるSiGe合金層を設けたSi/SiGe/SiGe積層構造とするようにしても良い。
SiGe合金層15下に、ホウ素を含まない更なるSiGe合金層を設けたSi/SiGe/SiGe積層構造とするようにしても良い。
・半導体基板としてガリウム・砒素(GaAs)基板を用いるとともに、内部ベース層として機能するエピタキシャル層を構成する合金層に、アルミニウム・ガリウム・砒素(AlGaAs)合金を用いるAlGaAsベースへテロ接合バイポーラトランジスタ等、形成素材の異なった半導体装置にも、本発明は適用することができる。
・更に上記エピタキシャル層が合金層を含まず、シリコン層のみによって構成されたホモ接合のバイポーラトランジスタについても、本発明を適用することはできる。その場合にも、外部ベース層の形成位置を上記条件(イ)〜(ハ)を満たすように設定しさえすれば、電流増幅率の向上及びリーク電流の低減を図ることはできる。
・外部ベース層として機能する低抵抗層21が、上記条件(イ)及び(ロ)のみを満たし、上記(ハ)は満たさない位置に形成されていたとしても、電流増幅率の向上は図ることができる。またリーク電流の低減効果についても限定的ながら得ることができる。
・外部ベース層として機能する低抵抗層21が、活性領域14の表層までは拡張されず、素子分離領域13及び活性領域14を覆うエピタキシャル層のみを外部ベース層とするバイポーラトランジスタについても、その外部ベース層を上記条件(イ)及び(ロ)を満たす位置に形成すれば、電流増幅率の向上及びリーク電流の低減を図ることはできる。
・半導体装置の製造プロセスは、上記各実施形態と同様或いはそれに準じた構造の半導体装置を製造可能であれば、上記各実施形態に例示した以外の任意の製造プロセスを採用するようにしても良い。
11…シリコン基板(半導体基板)、12…コレクタ層、13…素子分離領域、14…
活性領域、15…シリコンゲルマニウム(SiGe)合金層(エピタキシャル層)、16…シリコン膜(エピタキシャル層)、17…エミッタ層、18…エミッタ電極、18a…多結晶シリコン膜、18b…側壁膜、19…絶縁膜、19a…シリコン窒化膜、20…側壁膜、21…低抵抗層(外部ベース層)、R…真性ベース領域(内部ベース層)。
活性領域、15…シリコンゲルマニウム(SiGe)合金層(エピタキシャル層)、16…シリコン膜(エピタキシャル層)、17…エミッタ層、18…エミッタ電極、18a…多結晶シリコン膜、18b…側壁膜、19…絶縁膜、19a…シリコン窒化膜、20…側壁膜、21…低抵抗層(外部ベース層)、R…真性ベース領域(内部ベース層)。
Claims (6)
- 半導体基板の主表面に形成された素子分離領域と、その素子分離領域に囲繞された活性領域と、その活性領域に設けられた第1導電型のコレクタ層と、前記素子分離領域及び活性領域の上表面を覆うように形成されたエピタキシャル層と、そのエピタキシャル層を挟んで前記コレクタ層の上方に形成された第1導電型のエミッタ層と、そのエミッタ層の上に設けられたエミッタ電極と、を備えるとともに、前記エピタキシャル層の前記エミッタ層の直下の領域が第2導電型の内部ベース層とされ、更に同エピタキシャル層の前記内部ベース層の側方の領域が、同内部ベース層よりも低抵抗の外部ベース層とされた半導体装置において、
前記エピタキシャル層の前記外部ベース層となる領域の前記エミッタ層側の端部が、前記半導体基板の主表面において、前記エミッタ電極の外周面からその外周側に0.04μm以上離間し、且つ前記素子分離領域の内周面からその内周側に0.04μm以上離間した位置に位置されてなる
ことを特徴とする半導体装置。 - 前記エピタキシャル層の前記外部ベース層となる領域の直下における前記活性領域の表層が、同じく外部ベース層として機能する第2導電型の領域とされるとともに、その活性領域の表層における第2導電型の領域が、前記半導体基板の主表面から0.04μm以上の深さまで形成されてなる
請求項1に記載の半導体装置。 - 前記エピタキシャル層は、シリコン結晶からなる前記半導体基板の前記活性領域及び酸化シリコンからなる前記素子分離領域の主表面からエピタキシャル成長された合金層を備えてなる
請求項1または2に記載の半導体装置。 - 前記エピタキシャル層は、前記合金層の上表面からエピタキシャル成長されたシリコン膜を更に備える
請求項3に記載の半導体装置。 - 前記エミッタ電極と前記シリコン膜との接触面が、前記エミッタ電極の側壁を覆う側壁膜の底面よりも上方に位置されるとともに、第1導電型の不純物を含んだ前記エミッタ電極からの同不純物の前記シリコン膜への熱拡散を通じて前記エミッタ層が形成されてなる
請求項4に記載の半導体装置。 - 前記エミッタ層は、その下面が前記合金層の内部に達するように形成されてなる
請求項5に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005376750A JP2007180254A (ja) | 2005-12-28 | 2005-12-28 | 半導体装置 |
Applications Claiming Priority (1)
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JP2005376750A JP2007180254A (ja) | 2005-12-28 | 2005-12-28 | 半導体装置 |
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JP2007180254A true JP2007180254A (ja) | 2007-07-12 |
Family
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Family Applications (1)
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JP2005376750A Pending JP2007180254A (ja) | 2005-12-28 | 2005-12-28 | 半導体装置 |
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JP (1) | JP2007180254A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN106932692A (zh) * | 2017-03-07 | 2017-07-07 | 北京瑞盈智拓科技发展有限公司 | 基于红外紫外可见光图像融合的检测装置以及检测方法 |
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2005
- 2005-12-28 JP JP2005376750A patent/JP2007180254A/ja active Pending
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