JP2006228995A

JP2006228995A - 半導体装置

Info

Publication number: JP2006228995A
Application number: JP2005041470A
Authority: JP
Inventors: Yoshikazu Ihara; 良和井原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-02-18
Filing date: 2005-02-18
Publication date: 2006-08-31

Abstract

【課題】エミッタ層の寸法幅を微細化し、高性能な半導体装置を提供する。
【解決手段】シリコン基板１上にコレクタ層として用いるエピタキシャル層２を設ける。エピタキシャル層２上にはＳｉＧｅ合金層４を設け、ＳｉＧｅ合金層４上にはシリコン膜５およびｎ型拡散層（エミッタ層）６を設ける。このｎ型拡散層６は断面凸状のシリコン膜５の一部にｎ型不純物を拡散させて形成したものである。またｎ型拡散層６の上には、多結晶シリコン膜７ａおよびシリサイド膜８ａを設ける。さらにｎ型拡散層６および多結晶シリコン膜７ａは、シリコン窒化膜１２ａとシリコン酸化膜１３ａの積層膜からなる側壁膜９で囲われる。ここで、シリコ窒化膜１２ａは、シリコン酸化膜１３ａと、シリコン膜５、ｎ型拡散層６、及び多結晶シリコン膜７ａとの間に位置する。
【選択図】図１

Description

本発明は、半導体装置に関するものである。

携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。

こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
特開平４−１７９２３５号公報特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースヘテロ接合バイポーラトランジスタの構成を、図１４および図１５を用いて説明する。図１４は、ＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図１５はエミッタ・ベース領域を中心とした部分拡大図である。

図１４において、ｐ⁻型シリコン基板（図示せず）上にｎ^＋型コレクタ埋め込み層１０１を介してコレクタ層となるｎ⁻型層（エピタキシャル層）１０２がエピタキシャル成長されている。ｎ⁻型層１０２は、コレクタ層およびコレクタ取り出し層として必要な部分を残してエッチング除去されている。素子分離領域には溝が形成され、この溝に酸化膜１０３を介して多結晶シリコン膜１０４が埋め込み形成されている。コレクタ形成と素子分離埋め込みが行われた基板表面は、酸化膜（埋め込み酸化膜）１０５により平坦化され、この上にさらにエピタキシャル成長によりベースおよびエミッタが形成されている。すなわち内部ベース層となるｐ型ＳｉＧｅ層（ＳｉＧｅ合金層）１０６がエピタキシャル成長され、この上にエミッタ層となるｎ型シリコン層１０７およびエミッタ・コンタクト層（エミッタ電極）となるｎ^＋型シリコン層１０８が順次エピタキシャル成長されている。ｎ^＋型シリコン層１０８およびｎ型シリコン層１０７はエミッタとして必要な領域のみ残して酸化膜１０９をマスクにエッチング除去されている。そして残されたｐ型ＳｉＧｅ層１０６のうち内部ベース層として働く領域の外側が、酸化膜（側壁膜）１１０および酸化膜１０９をマスクに所定深さエッチングされ、ここに外部ベース層となるｐ^＋型ＳｉＧｅ層１１１が選択エピタキシャル成長により形成されている。

図１５に示すように、従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造では、エミッタ層であるｎ型シリコン層１０７は断面凸状（エミッタ層１０７とエミッタ電極１０８との接触面１５０が側壁膜１１０の下面１６０より上方に位置している形状）となる。エミッタ−ベース接合は凸部のボトム側に形成されることから接合部分の寸法幅（エミッタ層の寸法幅）はＷ_ｅ２であり、ｎ^＋型シリコン層（エミッタ電極）１０８の寸法幅Ｗ_ｅ１よりも大きくなっている。

今後さらに高性能な半導体装置（ＳｉＧｅベースへテロ接合バイポーラトランジスタ）を製造する場合、従来構造ではｎ^＋型シリコン層（エミッタ電極）１０８をさらに微細に加工することでＷ_ｅ１を細くし、その結果としてエミッタ層の寸法幅Ｗ_ｅ２を微細化する必要がある。しかしながら、そのためには高精度な露光装置の導入が不可欠となり、製造コストの増加につながってしまう。

この発明は、上記のような問題点を解消するためになされたもので、エミッタ層の寸法幅を微細化し、高性能な半導体装置を提供することを目的としている。

上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられたコレクタ層と、コレクタ層の上に設けられ、ベース層として機能する導電層と、導電層の上に設けられ、第１不純物を含有するシリコン膜と、シリコン膜の第１の領域上に設けられたエミッタ電極と、エミッタ電極の側壁を覆う第１の膜と、を備え、シリコン膜は、エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、第１の領域とエミッタ電極との接触面が、第１の膜の下面より上方に位置し、シリコン膜の第２の領域の少なくとも一部が、導電層と第１の膜との間に位置し、且つ、導電層および第１の膜と接し、第１の膜は、シリコン窒化膜とシリコン酸化膜との積層膜であり、シリコン窒化膜は、シリコン酸化膜とシリコン膜との間に位置していることを特徴とする。

このような構成とすることにより、エミッタ層である第１の領域の寸法幅は、シリコン膜と導電層界面の寸法幅より小さいので、エミッタ層の寸法幅がシリコン膜と導電層界面の寸法幅と同じである場合に比べ、少ない電流で同じ電流密度が得られ、高い電流増幅率を得ることができる。このため、低消費電力のトランジスタを形成することができる。また、シリコン膜の第２の領域の少なくとも一部が、導電層と第１の膜との間に位置し、且つ、導電層および第１の膜と接しているので、エミッタ−ベース接合面積は、従来構造（第２の領域もエミッタ層として機能する場合）に比べて狭い。このため、従来構造よりも接合面積が狭い分の接合容量が削減されたトランジスタを得ることができる。これらの結果、高性能な半導体装置を提供することができる。

さらに、シリコン酸化膜とシリコン膜との間にシリコン窒化膜が位置することにより、シリコン膜中に含まれる第１不純物がシリコン酸化膜への拡散するのを防止できるため、シリコン膜において所望の第１不純物濃度が維持されるので、設計どおりの特性を有するトランジスタを得ることができる。

上記構成において、シリコン窒化膜は、エミッタ電極の側壁と、第１の領域および第２の領域の表面とにまたがって形成されていることが望ましい。このようにすることにより、第１不純物がエミッタ層である第１の領域からシリコン酸化膜へ拡散するのを抑えることができる。

上記構成において、エミッタ電極は、第２不純物を含み、第１の領域は、エミッタ電極からシリコン膜への第２不純物の熱拡散によって形成されていることが望ましい。このようにすることにより、第１の領域とエミッタ電極との接触面が第１の膜の下面より上方に位置しているため、第１の膜が第２不純物の拡散障壁となり横方向への拡散が抑えられ、第１の領域の寸法幅をより制御性よく小さくすることができる。

上記構成において、導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、第１の領域の下面が、導電層の中に達していることが望ましい。このようにすることにより、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いので、第１の領域の下面が導電層の中に達していない場合（第１の領域の下面がシリコン膜の中にある場合）に比べ、エミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなり、この結果、エミッタ注入効率が大きく、より高い電流増幅率を得ることができ、より高性能な半導体装置を提供することができる。

本発明によれば、エミッタ層の寸法幅が微細化され、高性能な半導体装置が提供される。

以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の第１実施形態を図１および図２に基づいて説明する。図１は、本発明のＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図２はエミッタ・ベース領域を中心とした部分拡大図である。

図１において、シリコン基板１上に、コレクタ層として用いるエピタキシャル層２、及びエピタキシャル層２の一部にＳＴＩ（Shallow Trench Isolation）である素子分離領域３が形成されている。エピタキシャル層２上には、ベース領域として用いるＳｉＧｅ合金層４が形成され、ＳｉＧｅ合金層４上には、シリコン膜５、及びエミッタ層として用いるｎ型拡散層６が形成されている。このｎ型拡散層６は、断面凸状のシリコン膜５にｎ型不純物を拡散させて形成したもので、拡散前のシリコン膜５は凸状に加工されている。またｎ型拡散層６の上には、多結晶シリコン膜７ａおよびサリサイド膜８ａが形成されている。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びサリサイド膜８ａは、シリコン窒化膜１２ａとシリコン酸化膜１３ａの積層膜からなる側壁膜９（通称サイドウォールと呼ばれる）で囲われている。ここでｎ型拡散層６と多結晶シリコン膜７ａとの接触面５０は、側壁膜９の下面６０より上方に位置する。また、シリコン窒化膜１２ａは、シリコン酸化膜１３ａとシリコン膜５およびｎ型拡散層６との間に位置している。さらに、シリコン膜５は、側壁膜９とＳｉＧｅ合金層５との間に位置し、且つ、側壁膜９とＳｉＧｅ合金層５に接している。その周囲には、ベース領域につながるｐ^＋拡散層１０およびサリサイド膜８ｂが形成されている。尚、ＳｉＧｅ合金層４は本発明の「導電層」、シリコン膜５は本発明の「第２の領域」、ｎ型拡散層６は本発明の「第１の領域」、側壁膜９は本発明の「第１の膜」、及び多結晶シリコン膜７ａは本発明の「エミッタ電極」の一例である。

先の図１５に示したように、従来構造のエミッタ層では、エミッタ−ベース接合部分の寸法幅はＷ_ｅ２であった。これに対して、本発明の第１実施形態では、図２に示すように、同じ加工寸法のシリコン膜内部に第１の領域と第２の領域が存在し、さらにこの第１の領域をエミッタ層として用いる。このエミッタ層のボトム側部分にエミッタ−ベース接合が形成されるため、接合部分の寸法幅はＷ_ｅ３となり、シリコン膜とＳｉＧｅ合金層界面の寸法幅（従来構造での寸法幅Ｗ_ｅ２）より小さくなる。また、シリコン膜５へのｎ型不純物の拡散を制御することで、エミッタ層の接合部分の寸法幅を実質的にＷ_ｅ１と等しくすることができる。この結果、高精度な露光装置を導入することなく、エミッタ層の寸法幅を微細化することができる。エミッタ層の寸法幅が小さくなると、すなわち寸法幅がＷ_ｅ３またはＷ_ｅ１になると、シリコン膜とＳｉＧｅ合金層界面の寸法幅Ｗ_ｅ２のときに比べ、少ない電流で同じ電流密度が得られる。このため、低消費電力のトランジスタを形成することができ、その結果として高性能な半導体装置を得ることができる。

また、本発明の第１実施形態では、シリコン膜５の少なくとも一部が、ＳｉＧｅ合金層４と側壁膜９との間に位置し、且つ、ＳｉＧｅ合金層４および側壁膜９と接しているので、エミッタ−ベース接合面積は、従来構造（シリコン膜５部分もエミッタ層として機能する場合）に比べて狭い。このため、従来構造よりも接合寸法面積が狭い分の接合容量が削減されたトランジスタ（半導体装置）を提供することができる。

さらに、側壁膜９が、シリコン窒化膜１２ａとシリコン酸化膜１３ａの積層膜であり、且つ、シリコン酸化膜１３ａとシリコン膜５およびｎ型拡散層６との間にシリコン窒化膜１２ａが位置していることにより、シリコン膜５（ｎ型拡散層６）中に含まれるＢ不純物のシリコン酸化膜１３ａへの拡散を防止することができるため、シリコン膜５（ｎ型拡散層６）において所望のＢ不純物濃度が維持されるので、設計どおりの特性を有するトランジスタを得ることができる。

図３〜図１４は、本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。

（工程１：図３参照）ｐ型シリコン基板１に、ＳＴＩ等の素子分離領域３を形成する。次に、コレクタ層２を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０^１３ｃｍ^−２から３×１０^１５ｃｍ^−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。ここで、コレクタ層２を、ｎ型不純物をドープしたシリコンエピタキシャル層で形成し、その後ＳＴＩ等の素子分離領域３を形成してもよい。

（工程２：図４参照）減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０^１９ｃｍ^−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４、及びゲルマニウム（Ｇｅ）を含まないシリコン膜５をエピタキシャル成長させる。ＳｉＧｅ合金層４、及びシリコン膜５の膜厚は、それぞれ４０ｎｍ程度とし、合計で８０ｎｍ程度とする。尚、ホウ素（Ｂ）が、本発明の「第１不純物」の一例である。

ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、シリコン膜５と接する側からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型プロファイルとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、シリコン膜５と接する側で実質的に０％程度とし、コレクタ層２と接する側で１５％から２０％程度とするのが好ましい。

また、シリコン膜５には、ホウ素（Ｂ）をＳｉＧｅ合金層４と同様にドーピングしている。

さらに、ＳｉＧｅ合金層４の成膜の前に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。

（工程３：図５参照）次に、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン膜５およびＳｉＧｅ合金層４の不要な部分を除去する。

（工程４：図６参照）減圧ＣＶＤ法により、１×１０^２０ｃｍ^−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜８を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、２００ｎｍ程度とし、シリコン窒化膜８の膜厚は、１００ｎｍ程度とする。
（工程５：図７参照）リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１１、多結晶シリコン膜７、シリコン膜５の順にエッチング加工する。このとき、ドライエッチングは、シリコン膜５を完全に除去するまで行わず、ＳｉＧｅ合金層４上の全面に一部が残存する状態で終了させる。この結果、シリコン膜５は断面凸状の形状７０に仕上がることになる。この際、多結晶シリコン膜７は、エミッタ電極となる多結晶シリコン膜７ａと、ＳｉＧｅ合金層４とシリコン膜５の周囲に多結晶シリコン膜からなる側壁膜７ｂとして加工される。

（工程６：図８参照）ＣＶＤ法を用いてシリコン窒化膜１２およびシリコン酸化膜１３を順に形成する。シリコン窒化膜１２は、例えば、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）／アンモニア（ＮＨ_３）混合ガスを７００℃程度で加熱処理することによって成膜され、膜厚は約１０ｎｍであり、シリコン酸化膜１３は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ_２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は約２００ｎｍ程度である。

（工程７：図９参照）続いてドライエッチングを用いてシリコン酸化膜１３を全面エッチバックすることにより、シリコン窒化膜１１、多結晶シリコン膜７ａ、及びシリコン膜５の凸部の周囲に、サイドウォールと呼ばれるシリコン酸化膜１３ａを形成する。ここで、ドライエッチングでは、シリコン酸化膜に対するシリコン窒化膜のエッチング選択比は１０以上あるので、シリコン酸化膜１３ａ加工時の製造バラツキを考慮してもシリコン窒化膜１２がエッチング除去されることはない。この結果、ドライエッチングによるエッチングダメージがシリコン膜５に及ぶことはなく、設計どおりの膜厚に制御されたベース層を形成することができる。

（工程８：図１０参照）イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、ｐ^＋拡散層１０を形成する。イオン注入条件は、例えばＢＦ_２を１ｋｅＶから３０ｋｅＶの加速エネルギーで、１×１０^１４ｃｍ^−２から５×１０^１５ｃｍ^−２の注入量とする。この注入条件では、多結晶シリコン膜７ａ上に存在する約１００ｎｍの膜厚のシリコン窒化膜８をイオンが通過しないため、多結晶シリコン膜７ａにホウ素が注入されることはない。

（工程８：図１１参照）次に、熱処理を行って、多結晶シリコン膜７ａのｎ型不純物をシリコン膜５の中に拡散させ、ｎ型拡散層６を形成する。この結果、エミッタ−ベース接合がシリコン膜５内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。

ここで、シリコン膜５内に形成されるエミッタ層（ｎ型拡散層６）は、多結晶シリコン膜７ａからのｎ型不純物の拡散によって形成されるが、拡散は深さ方向だけでなく横方向へも進むため、有効なエミッタ幅は多結晶シリコン膜７ａの幅よりも広くなることがある。しかしながら、本発明の第１実施形態では、エミッタ層（ｎ型拡散層６）とエミッタ電極（多結晶シリコン膜７ａ）との接触面５０がシリコン窒化膜１２（後工程での側壁膜９）の下面６０より上方に位置しているため、シリコン窒化膜１２が拡散障壁となりｎ型拡散層６の横方向への拡散が抑えられる。このため、エミッタ層の寸法幅が微細化される。

また、シリコン窒化膜１２がシリコン酸化膜１３ａとシリコン膜５およびｎ型拡散層６との間に位置していることにより、シリコン膜５およびｎ型拡散層６中に含まれるＢ不純物のシリコン酸化膜１３ａへの拡散を防止することができるため、シリコン膜５およびｎ型拡散層６において所望のＢ不純物濃度が維持されるので、設計どおりの特性を有するトランジスタを得ることができる。

（工程９：図１２参照）熱処理後、燐酸を用いて、ベース電極上、エミッタ電極上、及びコレクタ電極上（図示せず）のシリコン窒化膜１２およびシリコン窒化膜１１を除去し、シリコン窒化膜１２ａとシリコン酸化膜１３ａの積層膜からなる側壁膜９を形成する。燐酸処理は、例えば、１６０℃で２０分程度行う。この結果、シリコン酸化膜１３ａと、シリコン膜５、ｎ型拡散層６、及び多結晶シリコン膜７ａとの間にのみシリコン窒化膜１２ａが形成される。ここで、シリコン窒化膜１２ａがシリコン酸化膜１３ａとシリコン膜５およびｎ型拡散層６との間に位置していることにより、熱処理が施されたとしてもシリコン膜５およびｎ型拡散層６中に含まれるＢ不純物がシリコン酸化膜１３ａへ拡散するのを防止できるため、シリコン膜５およびｎ型拡散層６において所望のＢ不純物濃度が維持されるので、設計どおりの特性を有するトランジスタを得ることができる。

（工程１０：図１参照）多結晶シリコン７ａの表面およびｐ^＋拡散層１０の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）８ａ、８ｂを形成する。このシリサイド膜８ａ、８ｂのシート抵抗値は、５Ω／□程度であり、従来のｐ^＋型ＳｉＧｅ層（ｐ^＋拡散層１０）のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース電極（図示せず）との間に発生する寄生抵抗を下げることができる。

尚、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。

最後に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
（第２実施形態）
図１３は、本発明の第２実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図である。第１実施形態と異なる箇所は、ｎ型拡散層６の下面がＳｉＧｅ合金層の中に設けられていることである。尚、シリコン膜５ａは本発明の「第２の領域」およびｎ型拡散層６ａは本発明の「第１の領域」の一例である。

ｎ型拡散層６ａの下面がＳｉＧｅ合金層４の中に達していることより、ＳｉＧｅ合金層４に達していない場合に比べて、エミッタ層として機能するｎ型拡散層６ａの下面からコレクタ層２までの距離が短くなり、エミッタ層側からコレクタ層に流れる電子の移動時間を短縮することができ、高速動作するトランジスタを形成できる。したがって、より高性能な半導体装置を提供することができる。

本発明の第２実施形態による半導体装置を製造するには、第１実施形態の工程２において、減圧ＣＶＤ法によりシリコン膜５ａを３０ｎｍ程度形成し、工程８において、ＲＴＡ装置を用いて１０５０℃程度の熱処理を５秒間程度行う。このようにすることで、多結晶シリコン膜７ａのｎ型不純物は、コレクタ層２側に向かって４０ｎｍ程度拡散するため、膜厚３０ｎｍ程度のシリコン膜５ａを通過し、ＳｉＧｅ合金層４内に達する。この結果、ｎ型拡散層６ａの下面（エミッタ−ベース接合部）がＳｉＧｅ合金層４の中に達していない場合（ｎ型拡散層６ａの下面がシリコン膜５ａの中にある場合）に比べて、エミッタ注入効率が大きく、より高い電流増幅率を得ることができる。これは、ｎ型拡散層６ａの下面がＳｉＧｅ合金層４の中にある場合に、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いことにより、ｎ型拡散層６ａの下面がシリコン膜５ａの中にある場合に比べてエミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなるためである。これにより、エミッタ層からベース層へ注入される電子に対する障壁の高さを、ベース層からエミッタ層に注入される正孔に対する障壁の高さよりもさらに小さくすることができるため、エミッタ注入効率を大きくすることができ、より高い電流増幅率を実現することができる。したがって、より高性能な半導体装置を提供することができる。

以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。

本発明の第１実施形態に係る半導体装置を説明するための断面図である。本発明の第１実施形態に係る半導体装置を説明するための部分拡大図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。本発明の第２実施形態に係る半導体装置を説明するための断面図である。従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための部分拡大図である。

符号の説明

１ｐ型シリコン基板
２コレクタ層（エピタキシャル層）
３素子分離領域（ＳＴＩ）
４シリコンゲルマニウム（ＳｉＧｅ）合金層
５シリコン膜
６ｎ型拡散層（エミッタ層）
７ａ多結晶シリコン膜（エミッタ電極）
８ａ、８ｂコバルトシリサイド膜（シリサイド膜）
９シリコン窒化膜とシリコン酸化膜の積層膜からなる側壁膜
１０ｐ^＋拡散層
１２ａ側壁膜を構成するシリコン窒化膜
１３ａ側壁膜を構成するシリコン酸化膜
５０多結晶シリコン膜（エミッタ電極）とｎ型拡散層（エミッタ層）の界面
６０側壁膜の下面

Claims

半導体基板に設けられたコレクタ層と、
前記コレクタ層の上に設けられ、ベース層として機能する導電層と、
前記導電層の上に設けられ、第１不純物を含有するシリコン膜と、
前記シリコン膜の第１の領域上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
を備え、
前記シリコン膜は、前記エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、前記第１の領域とエミッタ電極との接触面が、前記第１の膜の下面より上方に位置し、
前記シリコン膜の第２の領域の少なくとも一部が、前記導電層と第１の膜との間に位置し、且つ、前記導電層および第１の膜と接し、
前記第１の膜は、シリコン窒化膜とシリコン酸化膜との積層膜であり、前記シリコン窒化膜は、前記シリコン酸化膜と前記シリコン膜との間に位置していることを特徴とした半導体装置。
前記シリコン窒化膜は、前記エミッタ電極の側壁と、前記第１の領域および第２の領域の表面とにまたがって形成されていることを特徴とした請求項１に記載の半導体装置。
前記エミッタ電極は、第２不純物を含み、前記第１の領域は、前記エミッタ電極から前記シリコン膜への前記第２不純物の熱拡散によって形成されていることを特徴とした請求項１または２に記載の半導体装置。
前記導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、前記第１の領域の下面が、前記導電層の中に達していることを特徴とした請求項１〜３のいずれか一項に記載の半導体装置。