JP4458895B2 - バイポーラトランジスタ - Google Patents

Description

本発明は、バイポーラトランジスタとその製造方法に関するものである。

携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。

こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例として自己整合型バイポーラトランジスタが挙げられる。

しかしながら、特許文献１に記載の技術をはじめ、従来のバイポーラトランジスタ製造技術においては、多くの層を形成する工程および多くの熱酸化を行う工程を有するために、ベース領域に与える熱履歴によってベース領域のドーパントが拡散してしまい、バイポーラトランジスタの高性能化の妨げとなるという課題を有していた。また、ＳｉＮなどの絶縁体をエッチストッパーとして用いていたため、エミッタ電極の電気抵抗値の低減化などの妨げとなるという課題を有していた。

米国特許５１１７２７１号

本発明は、上記事情に鑑みなされたものであって、その目的は、電気的特性に優れ、信頼性の高いバイポーラトランジスタを提供するところにある。

本発明によれば、半導体基板上に設けられ、エミッタ領域、ベース領域、コレクタ領域を有するバイポーラトランジスタであって、エミッタ領域上に設けられた、開口部を有する絶縁膜と、絶縁膜の上面に設けられた導電膜と、エミッタ領域および導電膜の上に設けられ、開口部でエミッタ領域と接続するエミッタ電極とを備えることを特徴とするバイポーラトランジスタが提供される。

また、導電膜は、導電性を有するシリコン膜であってもよい。さらにまた、導電膜およびエミッタ電極は、いずれもドープドシリコンであってもよく、その不純物濃度は、１×１０^２０ｃｍ^−３以上、１×１０^２１ｃｍ^−３以下であってもよい。

本発明においては、絶縁膜上面に設けられた導電膜をエミッタ電極の一部として用いることができるので、エミッタコンタクト形成の際のエミッタ電極の電気抵抗値のバラツキを抑制させることができ、電気的特性に優れ、信頼性の高いバイポーラトランジスタを提供することができる。

また、エミッタ領域とベース領域とが、Ｓｉ、ＳｉＧｅ、またはＳｉとＳｉＧｅとの積層物を含んでいてもよい。

本発明によれば、半導体基板上に、コレクタ領域、ベース領域、エミッタ領域が設けられたバイポーラトランジスタの製造方法であって、該半導体基板上にコレクタ領域を形成する工程と、コレクタ領域上に第一の絶縁層を形成する工程と、第一の絶縁層上に半導体層を形成する工程と、半導体層上に第二の絶縁層を形成する工程と、第二の絶縁層上に膜を形成する工程と、膜上にペデスタルを形成する工程と、ペデスタルを保護膜として半導体層の一部に不純物を注入することで外部ベース領域を形成する工程と、ペデスタルを保護膜として前記膜の上部を熱酸化して一部を第三の絶縁層に変化させる工程と、ペデスタルを除去し、除去した箇所の膜をエッチングにより除去する工程と、第三の絶縁層を保護膜として第一の絶縁層の一部をエッチングにより除去して半導体層の一部を露出するとともに第三の絶縁層を除去する工程と、上記工程により露出された膜と、半導体層との上にエミッタ電極を形成する工程と、エミッタ電極を熱処理することで、半導体層のうち、半導体層とエミッタ電極との界面近傍をエミッタ領域に変化させる工程とを含むバイポーラトランジスタの製造方法が提供される。

本発明において、「第三の絶縁層を保護膜として第一の絶縁層の一部をエッチングにより除去して半導体層の一部を露出するとともに第三の絶縁層を除去する工程」には、半導体層の一部の露出の際に第三の絶縁層の一部が残存し、その後、残存した第三の絶縁層を除去する場合も含むものとする。

本発明によれば、エッチングの際のストッパーとしての保護膜を別途成膜する必要がなくなるので、過剰な熱履歴をベース領域に与えることなくバイポーラトランジスタを製造することができる。この結果、ベース領域のドーパントの拡散が抑制された信頼性の高いバイポーラトランジスタを提供することができる。また、製造プロセスの簡略化を実現することができる。

また、膜は導電性の膜であってもよい。こうすることにより、エミッタ電極の電気抵抗値のバラツキを抑制することができ、電気的特性に優れ、信頼性の高いバイポーラトランジスタを提供することができる。

本発明によれば、電気的特性に優れ、信頼性の高いバイポーラトランジスタを提供することができる。

第一の実施の形態
図１〜図９は本実施形態に係る半導体装置の製造工程を説明するための断面図である。

図１（ａ）に示すように、シリコン基板１０２にＡｓを注入することにより、埋め込みコレクタ領域６０２を形成する。ここで、Ａｓのイオン注入条件は、たとえば、打ち込み電圧は１００ｋｅＶ程度、添加量は１×１０^１６ｃｍ^−２程度である。次に、図１（ｂ）に示すように、埋め込みコレクタ領域６０２上に、たとえばＣＶＤ法によって、シリコンエピタキシャル層６０４を形成する。ここで、シリコンエピタキシャル層６０４はＮ⁻タイプであり、たとえば、リン濃度は1×１０^１６ｃｍ^−３程度とする。

さらに、図１（ｃ）に示すように、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより露出されたコレクタリーチスルー領域６０６にリンをイオン注入する。この時のイオン注入条件は、たとえば、打ち込み電圧は１００ｋｅＶ程度、添加量は３×１０^１５ｃｍ^−２程度である。次に、図１（ｄ）に示すように、ＳＴＩ（Shallow Trench Isolation）６０８を用いて、コレクタ引き出し領域とベース領域とを分離し、その後、ＣＭＰ（Chemical Mechanical Polishing）を用いて表面６１０を平坦化する。また、ＳＴＩ構造のかわりに、ＬＯＣＯＳ（Local Oxidation of Silicon）構造を用いてコレクタ引き出し領域とベース領域とを分離させてもよい。

図２（ａ）に示すように、表面上に、たとえばＣＶＤ法を用いて、ＳｉＯ_２膜６１２を成膜する。この時のＳｉＯ_２膜６１２の膜厚は、たとえば、５〜１００ｎｍとする。次に、図２（ｂ）に示すように、リソグラフィ法によりレジストパターンを設け、領域６１４のみを開口することにより、シリコンエピタキシャル層６０４を露出させる。さらに、図２（ｃ）に示すように、表面上に、たとえばＣＶＤ法を用いて、Ｓｉ／ＳｉＧｅ膜６１６を成膜する。ここで、Ｓｉ層およびＳｉＧｅ層の厚さは、たとえば、それぞれ２０〜５０ｎｍとする。

ここで、Ｓｉ／ＳｉＧｅ膜６１６は、シリコンエピタキシャル層６０４上ではエピタキシャル成長しており、ＳｉＯ_２膜６１２上では多結晶化している。また、Ｓｉ／ＳｉＧｅ膜６１６にはボロンをｉｎ−ｓｉｔｕで導入しており、その量はたとえば、１×１０^１９ｃｍ^−３程度である。さらにまた、ＳｉＧｅ層のＧｅの濃度は傾斜プロファイルを有しており、たとえば、埋め込みコレクタ領域側のＧｅの濃度は１５％で、表面側に近づくにつれて漸次的に減少するというプロファイルとすることができる。

図３（ａ）に示すように、たとえばＣＶＤ法を用いてＳｉＯ_２膜６１８を成膜し、さらにその上にＣＶＤ法を用いて多結晶シリコン膜６２０を成膜する。ＳｉＯ_２膜６１８および多結晶シリコン膜６２０のそれぞれの膜厚は、たとえば、１００ｎｍ程度とする。次に、図３（ｂ）に示すように、たとえばＣＶＤ法を用いてＳｉＮ膜６２２とＳｉＯ_２膜６２４を成膜し、その後、図３（ｃ）に示すように、リソグラフィ法によりレジストパターンを設けて、領域６２６以外の領域のＳｉＮ膜６２２およびＳｉＯ_２膜６２４を選択的に除去する。

エミッタ領域のレジストを除去した後に、図４（ａ）に示すように、ＳｉＯ_２膜を積層させた後、エッチバックすることでスペーサー６２８を形成し、ＳｉＮ膜６２２と、ＳｉＯ_２膜６２４と、スペーサー６２８とをあわせたペデスタル６３０を形成する。

ペデスタル６３０は、後述するＳｉ／ＳｉＧｅ層６１６の一部にボロンをイオン注入する際のハードマスクになるとともに、エミッタ電極用の開口位置を制御することができる。したがって、ペデスタル６３０によって開口位置が制御されたエミッタ開口部の側壁の存在により、エミッタ電極をセルフアラインさせることができる。

次に、図４（ｂ）に示すように、ペデスタル６３０をハードマスクにして、Ｓｉ／ＳｉＧｅ層６１６の一部にｐ型不純物であるボロンをイオン注入して、外部ベース領域６３２とする。この時のイオン注入条件は、たとえば、打ち込み電圧は８０ｋｅＶ程度、添加量は、１×１０^１５ｃｍ^−２程度である。

次に、図５に示すように、ウエットエッチングにより、ＳｉＯ_２膜６２４とスペーサー６２８を除去し、その後、多結晶シリコン膜６２０を表面から熱酸化して、多結晶シリコン膜６２０上にＳｉＯ_２膜６３４を徐々に成膜する。ここで、多結晶シリコン膜６２０には、熱酸化の速度を上げるためにｐ型不純物としてＡｓをイオン注入している。この時のイオン注入条件は、たとえば、打ち込み電圧は１００ｋｅＶ程度、添加量は、１×１０^１６ｃｍ^−２程度である。また、Ａｓの代わりにリンをイオン注入してもよい。したがって、多結晶シリコン膜６２０は導電膜である。このとき、多結晶シリコン膜６２０の全てが熱酸化されてＳｉＯ_２膜６３４にならないような範囲で、熱酸化時間と酸化温度を適宜調節する。

こうすることによって、多結晶シリコン膜６２０の下部は、熱酸化されてＳｉＯ_２膜になることなく、多結晶シリコン膜のまま維持されるので、後述するエッチングの際のストッパーとして利用することができる。したがって、本実施形態に係るバイポーラトランジスタの製造工程においては、エッチストッパーとして別途ＳｉＮ膜などの保護膜を成膜する必要がない。この結果、バイポーラトランジスタの製造プロセスを簡略化することができる。

また、ＳｉＮ膜などの保護膜を成膜する必要がないことから、ＳｉＮ膜などの保護膜を成膜する際に必要となる熱量を削減することができ、バイポーラトランジスタの製造工程における総必要熱量を削減することができる。このため、外部ベース領域６３２にドープされたボロンの、熱による拡散を抑制することができる。したがって、外部ベース領域６３２のキャリアプロファイルを急峻に制御することが可能になり、従来のバイポーラトランジスタの製造方法と比較してベース幅をより小さくすることができる。この結果、本実施形態に係るバイポーラトランジスタの遮断周波数を向上させることができ、高性能バイポーラトランジスタを製造することができるという効果が得られる。

なお、この時、熱酸化されて成膜されたＳｉＯ_２膜６３４の膜厚は、たとえば、１０〜５０ｎｍとする。ここで、ＳｉＮ膜６２２の下面と、その上面で接する多結晶シリコン膜６２０は、ＳｉＮ膜６２２により保護されているため熱酸化されない。

図６（ａ）に示すように、ウエットエッチング処理によってＳｉＮ膜６２２を除去する。エッチング液としては、たとえば、リン酸などが好ましく用いられる。次に、図６（ｂ）に示すように、ＳｉＯ_２膜６３４をハードマスクとして、異方性ドライエッチングにより、多結晶シリコン膜６２０のうち表面でＳｉＯ_２膜６３４と接していない部分を除去する。

図７に示すように、ＳｉＯ_２膜６３４および多結晶シリコン膜６２０をハードマスクとして、異方性ドライエッチングとウエットエッチングによって、ＳｉＯ_２膜６１８のうち表面がマスキングされていない部分を除去し、Ｓｉ／ＳｉＧｅ膜６１６を露出させる。

なお、上記エッチングの過程で、ＳｉＯ_２膜６３４は除去されるが、多結晶シリコン膜６２０は残存する。また、上記エッチングの過程でＳｉＯ_２膜６３４が完全に除去されない場合には、さらにＳｉＯ_２膜６３４をエッチングすることにより完全に除去する。

図８（ａ）に示すように、上記工程で露出させたＳｉ／ＳｉＧｅ膜６１６および多結晶シリコン膜６２０の上に、多結晶シリコン膜６３６を成膜した後に、上述した多結晶シリコン膜６３６にＡｓイオンを注入する。この時のイオン注入条件は、たとえば、打ち込み電圧は１００ｋｅＶ程度、添加量は１×１０^１６ｃｍ^−２程度である。次に、図８（ｂ）に示すように、リソグラフィ法によりレジストパターンを設けた後に、多結晶シリコン膜６３６を加工してエミッタ電極６３８とし、さらに、多結晶シリコン膜６２０およびＳｉＯ_２膜６１８それぞれの一部をエッチングにより除去することで外部ベース領域６３２を開口し、外部ベース領域６３２およびＳｉＯ_２膜６１２それぞれの一部をエッチングにより除去することでコレクタリーチスルー領域６０６を開口する。ここで、エミッタ電極６３８のＡｓイオン濃度は、１×１０^２０ｃｍ^−３以上、１×１０^２１ｃｍ^−３以下である。

次に、図９に示すように、エミッタ電極６３８を形成した後に、ＲＴＡ処理を施す。処理条件としては、たとえば、処理温度は９００℃〜１１００℃程度、処理時間は５〜３０秒程度が好ましく用いられる。こうすることにより、Ｓｉ／ＳｉＧｅ膜６１６中にＡｓイオンが拡散され、Ｓｉ／ＳｉＧｅ膜６１６中にエミッタ領域６４９が形成される。つづいて、エミッタ電極６３８上にエミッタコンタクトが設けられる（不図示）。

ここで、多結晶シリコン膜６２０にはｐ型不純物としてＡｓがイオン注入されているので、多結晶シリコン膜６２０は導電膜である。ここで、エミッタ電極６３８上にエミッタコンタクトが形成される際に、エミッタコンタクトがエミッタ電極６３８のエミッタ領域６４９上方に該る位置以外に形成される場合がある。特許文献１記載の技術に代表される従来技術においては、エッチストッパーとしてＳｉＮなどの絶縁体が用いられていたため、エミッタコンタクトが上記位置以外に形成される場合にはエミッタ抵抗の増加や抵抗値のバラツキが生じる場合があった。一方、本実施形態においては、エッチストッパーとして導電膜である多結晶シリコン膜６２０を用い、多結晶シリコン膜６２０がエミッタ電極の一部となっている。このため、エミッタコンタクトが上記位置以外に形成される場合のエミッタ抵抗の増加や抵抗値のバラツキを抑制することができる。また、この課題を解決するために、エミッタ電極に用いられる多結晶シリコン膜の膜厚を厚くすることも考えられるが、この場合にはエミッタ領域上方の位置も含め、エミッタ電極全体の高さが高くなってしまうので、エミッタ抵抗が増加してしまう。一方、本実施形態においては、エミッタ電極６３８に用いられる多結晶シリコン膜の膜厚を変化させる必要がない。そのため、エミッタ抵抗の増加を抑制することができる。この結果、バイポーラトランジスタを効率よく製造できるとともに、エミッタ抵抗の増加やそのバラツキが抑制された高性能のバイポーラトランジスタを実現できる。

第二の実施形態
本実施形態においては、単結晶シリコン膜がＳｉ／ＳｉＧｅ膜６１６上にエピタキシャル成長により成膜された場合の形態について説明する。

第一の実施形態における図２（ｃ）の工程の後に、図１０（ａ）に示すように、ＣＶＤ法により、ＳｉＯ_２膜６１８を成膜する。次に、図１０（ｂ）に示すように、リソグラフィ法によりレジストパターンを設け、異方性ドライエッチングによりエミッタ領域上のＳｉＯ_２膜６１８を除去する。次に、図１０（ｃ）に示すように選択エピタキシャル成長技術を用いて、露出されたＳｉ／ＳｉＧｅ膜６１６の上に単結晶シリコン膜６４２を成膜する。ここで、ＳｉＯ_２膜６１８上には多結晶シリコン膜６４４が成膜される。

図１１（ａ）に示すように、単結晶シリコン膜６４２および多結晶シリコン膜６４４の上に、多結晶シリコン膜６４６を成膜した後に、多結晶シリコン膜６４６にＡｓイオンを注入する。この時のイオン注入条件は、たとえば、打ち込み電圧は１００ｋｅＶ程度、添加量は１×１０^１６ｃｍ^−２程度である。次に、図１１（ｂ）に示すように、リソグラフィ法によりレジストパターンを設けた後に、多結晶シリコン膜６４６を加工してエミッタ電極６４８とし、さらに、多結晶シリコン膜６４４およびＳｉＯ_２膜６１８それぞれの一部をエッチングにより除去することで外部ベース領域６３２を開口し、外部ベース領域６３２およびＳｉＯ_２膜６１２それぞれの一部をエッチングにより除去することでコレクタリーチスルー領域６０６を開口する。ここで、エミッタ電極６４８のＡｓイオン濃度は、１×１０^２０ｃｍ^−３以上、１×１０^２１ｃｍ^−３以下である。

次に、図１２に示すように、エミッタ電極６４８を形成した後に、ＲＴＡ処理を施す。処理条件としては、たとえば、処理温度は９００℃〜１１００℃程度、処理時間は５〜３０秒程度が好ましく用いられる。こうすることにより、Ｓｉ／ＳｉＧｅ膜６１６中にＡｓイオンが拡散され、Ｓｉ／ＳｉＧｅ膜６１６中にエミッタ領域６５１が形成される。つづいて、エミッタ電極６４８上にエミッタコンタクトが設けられる（不図示）。

選択エピタキシャル成長技術を用いることにより、単結晶シリコン膜６４２を所望の位置にのみ成膜できる。このため、エミッタ領域のｎ型不純物と外部ベース領域のｐ型不純物とが接しにくい構造とすることができる。この結果、効率良く、本実施形態に係るバイポーラトランジスタの遮断周波数を向上させることができ、高性能バイポーラトランジスタを実現することができるという効果が得られる。

第三の実施形態
本実施形態においては、エミッタ開口部に多結晶シリコン膜を成膜して活性領域を微細化した場合の形態について説明する。

第一の実施形態における図６（ｂ）の工程の後に、図１３（ａ）に示すように、ＳｉＯ_２膜６１８上であって、ＳｉＯ_２膜６３４および多結晶シリコン膜６２０と接する位置に多結晶シリコン膜６５０を成膜する。

図１３（ｂ）に示すように、ＳｉＯ_２膜６３４、多結晶シリコン膜６２０および多結晶シリコン膜６５０をハードマスクとして、異方性ドライエッチングとウエットエッチングによって、ＳｉＯ_２膜６１８のうち表面がマスキングされていない部分を除去し、Ｓｉ／ＳｉＧｅ膜６１６を露出させる。

なお、上記エッチングの過程で、ＳｉＯ_２膜６３４は消滅するが、多結晶シリコン膜６２０および多結晶シリコン膜６５０は残存する。

図１４（ａ）に示すように、上記工程で露出させたＳｉ／ＳｉＧｅ膜６１６、多結晶シリコン膜６２０および多結晶シリコン膜６５０の上に、多結晶シリコン膜６５２を成膜した後に、上述した多結晶シリコン膜６５２にＡｓイオンを注入する。この時のイオン注入条件は、たとえば、打ち込み電圧は１００ｋｅＶ程度、添加量は１×１０^１６ｃｍ^−２程度である。次に、図１４（ｂ）に示すように、リソグラフィ法によりレジストパターンを設けた後に、多結晶シリコン膜６５２を加工してエミッタ電極６５４とし、さらに、多結晶シリコン膜６２０およびＳｉＯ_２膜６１８それぞれの一部をエッチングにより除去することで外部ベース領域６３２を開口し、外部ベース領域６３２およびＳｉＯ_２膜６１２それぞれの一部をエッチングにより除去することでコレクタリーチスルー領域６０６を開口する。ここで、エミッタ電極６５４のＡｓイオン濃度は、１×１０^２０ｃｍ^−３以上、５×１０^２０ｃｍ^−３以下である。

次に、図１５に示すように、エミッタ電極６５４を形成した後に、ＲＴＡ処理を施す。処理条件としては、たとえば、処理温度は９００℃〜１１００℃程度、処理時間は５〜３０秒程度が好ましく用いられる。こうすることにより、Ｓｉ／ＳｉＧｅ膜６１６中にＡｓイオンが拡散され、Ｓｉ／ＳｉＧｅ膜６１６中にエミッタ領域６５３が形成される。つづいて、エミッタ電極６５４上にエミッタコンタクトが設けられる（不図示）。

本実施形態においては、バイポーラトランジスタのエミッタ活性領域が微細化されている。そのため、本実施形態に係るバイポーラトランジスタの消費電力を低減できるという効果が得られる。

以上、発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。

たとえば、上記実施形態においては、膜として、Ａｓイオンをドープした多結晶シリコン膜を用いる形態について説明したが、非晶質シリコンや、微結晶シリコンのような他のシリコンを用いてもよいし、シリコン以外であっても、熱酸化したときにエッチストッパーとして用いることのできる、たとえば、ＳｉＧｅ、ＳｉＣ、Ｈｆ、Ｚｒ、Ｔａなどの膜を用いてもよい。こうすることにより、エッチストッパーとして別途ＳｉＮ膜などの保護膜を成膜する必要がないため、バイポーラトランジスタの製造プロセスを簡略化することができる。

また、上記実施形態においては、ＮＰＮバイポーラトランジスタの製造工程について説明したが、ＰＮＰバイポーラトランジスタを製造する場合について用いてもよい。この場合には、適宜シリコン層に注入するドーパントを変更することで、ＰＮＰバイポーラトランジスタを製造することができる。

また、上記実施形態においては、ｐ型不純物としてボロン、ｎ型不純物としてリンやＡｓイオンを添加する形態について説明したが、ｐ型不純物としてＩｎや他のIII族元素を、ｎ型不純物としてＳｂなどの他のＶ族元素を添加してもよい。

また、上記実施形態においては、成膜方法としてＣＶＤ法を用いる形態について説明したが、たとえば、ＭＢＥ法などにより成膜してもよい。

本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。

符号の説明

１０２ シリコン基板、６０２ コレクタ領域、６０４ シリコンエピタキシャル層、６０６ コレクタリーチスルー領域、６０８ ＳＴＩ、６１０ 表面、６１２ ＳｉＯ_２膜、６１４ 領域、６１６ Ｓｉ／ＳｉＧｅ膜、６１８ ＳｉＯ_２膜、６２０ 多結晶シリコン膜、６２２ ＳｉＮ膜、６２４ ＳｉＯ_２膜、６２６ 領域、６２８ スペーサー、６３０ ペデスタル、６３２ 外部ベース領域、６３４ ＳｉＯ_２膜、６３６ 多結晶シリコン膜、６３８ エミッタ電極、６４２ 単結晶シリコン膜、６４４ 多結晶シリコン膜、６４６ 多結晶シリコン膜、６４８ エミッタ電極、６４９ エミッタ領域、６５０ 多結晶シリコン膜、６５１ エミッタ領域、６５２ 多結晶シリコン膜、６５３ エミッタ領域、６５４ エミッタ電極。

Claims (1)

1. 半導体基板上に、コレクタ領域、ベース領域、エミッタ領域が設けられたバイポーラトランジスタの製造方法であって、
   該半導体基板上にコレクタ領域を形成する工程と、
   前記コレクタ領域上に第一の絶縁層を形成する工程と、
   前記第一の絶縁層上に半導体層を形成する工程と、
   前記半導体層上に第二の絶縁層を形成する工程と、
   前記第二の絶縁層上に導電膜を形成する工程と、
   前記導電膜上にペデスタルを形成する工程と、
   前記ペデスタルを保護膜として前記半導体層の一部に不純物を注入することで外部ベース領域を形成する工程と、
   前記ペデスタルを保護膜として前記導電膜の上部を熱酸化して一部を第三の絶縁層に変化させる工程と、
   前記ペデスタルを除去し、除去した箇所の前記導電膜をエッチングにより除去する工程と、
   前記第三の絶縁層を保護膜として前記第一の絶縁層の一部をエッチングにより除去して前記半導体層の一部を露出するとともに前記第三の絶縁層を除去する工程と、
   前記工程により露出された前記導電膜と、前記半導体層との上にエミッタ電極を形成する工程と、
   前記エミッタ電極を熱処理することで、前記半導体層のうち、前記半導体層と前記エミッタ電極との界面近傍をエミッタ領域に変化させる工程と、
   を含むバイポーラトランジスタの製造方法。

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