JP2008211105A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】エミッタ層の寸法幅を微細化し、半導体装置の高性能化を図る技術を提供する。
【解決手段】ｎ型のコレクタ層２の活性領域上にｐ型のＳｉＧｅ合金層６ａと断面凸状のｐ型のシリコン膜７ａとが形成され、シリコン膜７ａ内の上部にはエミッタ層として機能するｎ型のエミッタ拡散層１３が形成されている。エミッタ拡散層１３上にはエミッタ電極であるｎ型の多結晶シリコン膜８ａおよびシリコン窒化膜９ａが形成されている。多結晶シリコン膜８ａの側面およびシリコン膜７ａの表面に表面絶縁膜１０が設けられるとともに、多結晶シリコン膜８ａとシリコン膜７ａとの界面５０に沿って、多結晶シリコン膜８ａの外側から内側に向かって突出するシリコン酸化膜からなる突出部１０ａが設けられている。
【選択図】図１
【解決手段】ｎ型のコレクタ層２の活性領域上にｐ型のＳｉＧｅ合金層６ａと断面凸状のｐ型のシリコン膜７ａとが形成され、シリコン膜７ａ内の上部にはエミッタ層として機能するｎ型のエミッタ拡散層１３が形成されている。エミッタ拡散層１３上にはエミッタ電極であるｎ型の多結晶シリコン膜８ａおよびシリコン窒化膜９ａが形成されている。多結晶シリコン膜８ａの側面およびシリコン膜７ａの表面に表面絶縁膜１０が設けられるとともに、多結晶シリコン膜８ａとシリコン膜７ａとの界面５０に沿って、多結晶シリコン膜８ａの外側から内側に向かって突出するシリコン酸化膜からなる突出部１０ａが設けられている。
【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関する。
携帯電話、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる（たとえば、特許文献１参照）。
図８を用いて特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースへテロ接合バイポーラトランジスタ（半導体装置）の構成について説明する。図８は従来の半導体装置の主要な構成を示す概略断面図である。
従来の半導体装置は、ｐ型シリコンの半導体基板１０１上にｎ型シリコンからなるエピタキシャル層を積層し、これをコレクタ層１０２とする。このコレクタ層１０２の一部にＳＴＩ（Shallow Trench Isolation）からなる素子分離層１０３が形成され、コレクタ層１０２上にはｐ型のＳｉＧｅ合金層１０６ａが形成されている。さらに、ＳｉＧｅ合金層１０６ａ上には断面凸状のｐ型のシリコン膜１０７ａが形成され、シリコン膜１０７ａ内の上部には、エミッタ層として用いるｎ型のエミッタ拡散層１１３が形成されている。このエミッタ拡散層１１３は、断面凸状のシリコン膜１０７ａに後述の多結晶シリコン膜１０８ａからｎ型不純物を拡散させて形成したものである。ＳｉＧｅ合金層１０６ａとシリコン膜１０７ａのうちｎ型不純物が拡散されていない領域とがベース層を構成する。エミッタ拡散層１１３の上にはエミッタ電極として用いる多結晶シリコン膜１０８ａおよびシリコン窒化膜１０９ａが形成されている。エミッタ拡散層１１３、多結晶シリコン膜１０８ａ、及びシリコン窒化膜１０９ａの周囲は絶縁膜からなる側壁膜１１１（通称サイドウォールと呼ばれる）で囲われている。ここで多結晶シリコン膜１０８ａとエミッタ拡散層１１３との接触面１５０は側壁膜１１１の下面１６０より上方に位置する。また、側壁膜１１１の周囲には外部ベース層として用いるｐ型の外部ベース拡散層１１２が形成されている。
こうした従来の半導体装置では、シリコン膜１０７ａと多結晶シリコン膜１０８ａとの接触面１５０が側壁膜１１１の下面１６０より上方に位置するため、多結晶シリコン膜１０８ａ内から断面凸状のシリコン膜１０７ａにｎ型不純物を熱拡散させてエミッタ拡散層１１３を形成する際、側壁膜１１１がｎ型不純物の拡散障壁となって横方向への拡散が抑えられ、エミッタ層の寸法幅の微細化が図られている。
特開２００６−５４４０９号公報
今後さらに高性能な半導体装置（ＳｉＧｅベースへテロ接合バイポーラトランジスタ）を製造する場合、従来構造では多結晶シリコン膜１０８ａをさらに微細に加工することでその寸法幅を細くし、その結果としてエミッタ層の寸法幅を微細化する必要がある。しか
しながら、そのためには高精度な露光装置の導入が不可欠となり、製造コストの増加につながってしまう。
しながら、そのためには高精度な露光装置の導入が不可欠となり、製造コストの増加につながってしまう。
本発明はこうした課題に鑑みてなされたものであり、その目的は、エミッタ層の寸法幅を微細化し、半導体装置の高性能化を図る技術を提供することにある。
上記目的を達成するために、本発明に係る半導体装置は、第１導電型のコレクタ層上に設けられた導電層と、導電層上に設けられた第１導電型のエミッタ電極と、エミッタ電極の側面に設けられた表面絶縁膜と、エミッタ電極と導電層との界面に沿って、エミッタ電極の外側から内側に向かって突出した突出部と、を備え、導電層は、突出部間でエミッタ電極と接する第１導電型のエミッタ拡散層と第２導電型のベース層とを有することを特徴とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、第１導電型のコレクタ層上に第２導電型の導電層を形成する第１の工程と、導電層上に第１導電型の不純物を含むエミッタ電極を形成する第２の工程と、エミッタ電極の側面に表面絶縁膜を形成すると共に、エミッタ電極と導電層との界面に沿って、エミッタ電極の外側から内側に向かって突出する突出部を形成する第３の工程と、エミッタ電極に含まれる不純物を導電層の表面に拡散させ、導電層内に不純物を含む第１導電型のエミッタ拡散層と第２導電型のベース層とを形成する第４の工程と、を備えることを特徴とする。
本発明によれば、エミッタ層の寸法幅を微細化し、半導体装置の高性能化を図る技術を提供することができる。
図１は本発明の実施形態に係るＳｉＧｅベースへテロ接合ＮＰＮ型バイポーラトランジスタ（半導体装置）の概略断面図である。また、図２はエミッタ−ベース領域を中心とした部分拡大図である。
本実施形態の半導体装置は、ｐ型シリコンの半導体基板１上にｎ型シリコンからなるエピタキシャル層を積層し、これをコレクタ層２とする。このコレクタ層２の一部にＳＴＩからなる素子分離層３を形成する。この素子分離層３に周囲を囲まれたコレクタ層２の一部が活性領域となる。
コレクタ層２の活性領域上にはｐ型のＳｉＧｅ合金層６ａと断面凸状のｐ型のシリコン膜７ａとからなる導電層が形成され、シリコン膜７ａ内の上部にはエミッタ層として機能するｎ型のエミッタ拡散層１３が形成されている。ＳｉＧｅ合金層６ａとシリコン膜７ａのうちｎ型不純物が拡散されていない領域とがベース層を構成する。エミッタ拡散層１３上にはエミッタ電極であるｎ型の多結晶シリコン膜８ａおよびシリコン窒化膜９ａが形成されている。
多結晶シリコン膜８ａの側面およびシリコン膜７ａの表面に表面絶縁膜１０が設けられるとともに、多結晶シリコン膜８ａとシリコン膜７ａとの界面５０に沿って、多結晶シリコン膜８ａの外側から内側に向かって突出するシリコン酸化膜からなる突出部１０ａ（突出量Ｌ）が設けられている。ここで、シリコン膜７ａと多結晶シリコン膜８ａとの界面５０は表面絶縁膜１０の下面６０より上方に位置している。このため、シリコン膜７ａ内のエミッタ拡散層１３（エミッタ層）の寸法幅Ｗ２は多結晶シリコン膜８ａの寸法幅Ｗ１よりも小さく仕上がっている。
多結晶シリコン膜８ａはその周囲を絶縁膜からなる側壁膜１１で囲われている。そして、側壁膜１１の周囲には外部ベース層として用いるｐ型の外部ベース拡散層１２が形成されている。
図３〜図７は本実施形態に係る半導体装置の製造プロセスを説明するための概略断面図である。
（工程１：図３参照） 周知の技術を用いてｐ型シリコンの半導体基板１上にｎ型シリコンからなるエピタキシャル層を積層し、これをコレクタ層２とする。このコレクタ層２の一部にＳＴＩからなる素子分離層３を形成する。なお、ＳＴＩからなる素子分離層３に換えて、ＬＯＣＯＳ（Local Oxidation of Silicon）膜からなる素子分離層を採用してもよい。次いで、減圧ＣＶＤ（Chemical Vapor Deposition）法を用いてｐ型不純物をドーピングしたＳｉＧｅ合金層６およびゲルマニウム（Ｇｅ）を含まないシリコン膜７をそれぞれエピタキシャル成長させる。その後、減圧ＣＶＤ法により高濃度のｎ型不純物をドーピングした多結晶シリコン膜８を積層し、さらにその上にシリコン窒化膜９を積層する。そして、リソグラフィ法により多結晶シリコン膜８を所望のエミッタ電極に加工するための所定パターンのレジストマスクＰＲを形成する。
（工程２：図４参照） ドライエッチングにより、シリコン窒化膜９をシリコン窒化膜９ａとして加工する。シリコン窒化膜９ａは多結晶シリコン膜８をエッチング加工する際のマスクとして機能する。次いで、多結晶シリコン膜８、及びシリコン膜７の順にドライエッチングする。このとき、ドライエッチングは、シリコン膜７を完全に除去するまでは行わず、ＳｉＧｅ合金層６上の全面にシリコン膜７の一部が残存する状態で終了させる。この結果、シリコン膜７は断面凸状の形状をなすシリコン膜７ａに仕上がる。このとき、シリコン膜７ａの表面にはエッチングダメージが入り、ダメージ層（図示せず）が形成される。また、多結晶シリコン膜８はエミッタ電極として機能する多結晶シリコン膜８ａとして加工される。
（工程３：図５参照） 熱酸化法を用いて多結晶シリコン膜８ａの側面およびシリコン膜７ａの表面に熱酸化膜（シリコン酸化膜）を表面絶縁膜１０として形成する。同時に、多結晶シリコン膜８ａとシリコン膜７ａとの界面５０に沿って、多結晶シリコン膜８ａの外側から内側に向かって突出するシリコン酸化膜からなる突出部１０ａ（突出量Ｌ）を形成する。熱酸化の条件としては、例えば、既存のＲＴＯ（Rapid thermal Oxidation）装置を用いてＯ２雰囲気中９００℃程度で１０秒間程度行う。これにより、多結晶シリコン膜８ａの側面およびシリコン膜７ａの表面に５〜１５ｎｍ程度の熱酸化膜が表面絶縁膜１０として形成される。また、多結晶シリコン膜８ａとシリコン膜７ａとの界面５０に沿って多結晶シリコン膜８ａの外側から１〜５ｎｍ程度の突出量Ｌを有するシリコン酸化膜からなるバーズビーク状の突出部１０ａが形成される。なお、上述のＲＴＯの条件では、多結晶シリコン膜８ａ中のｎ型不純物はシリコン膜７ａへはほとんど拡散しないものとしている。
（工程４：図６参照） ＣＶＤ法を用いてシリコン酸化膜を全面に積層し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜９ａ、多結晶シリコン膜８ａ、及びシリコン膜７ａの凸部の周囲にサイドウォールと呼ばれるシリコン酸化膜からなる側壁膜１１を形成する。この際、シリコン膜７ａの表面に形成された熱酸化膜である表面絶縁膜１０の不要な部分が除去される。
（工程５：図７参照） イオン注入法を用いてｐ型不純物を注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ型の外部ベース拡散層１２を形成する。ここでＳｉＧｅ合金層６のうち、ｐ型不純物が注入されなかった領域がＳｉＧｅ合金層６ａ
となる。このイオン注入では、多結晶シリコン膜８ａ上に存在するシリコン窒化膜９ａをイオンが通過しない条件とすることで、多結晶シリコン膜８ａにｐ型不純物が注入されないようにすることができる。
となる。このイオン注入では、多結晶シリコン膜８ａ上に存在するシリコン窒化膜９ａをイオンが通過しない条件とすることで、多結晶シリコン膜８ａにｐ型不純物が注入されないようにすることができる。
（工程６：図１参照） 熱処理を行って多結晶シリコン膜８ａ中のｎ型不純物をシリコン膜７ａへ拡散させ、エミッタ層として機能するｎ型のエミッタ拡散層１３を形成する。この結果、シリコン膜７ａ内にｎ型不純物を含む領域（エミッタ拡散層１３）と含まない領域とが形成され、エミッタ−ベース接合がシリコン膜７ａ内に形成される。熱処理はＲＴＡ（Rapid thermal Anneal）装置を用いて１０５０℃程度で５〜３０秒間程度行う。
ここで、シリコン膜７ａ内に形成されるエミッタ拡散層１３は、多結晶シリコン膜８ａからのｎ型不純物の拡散によって形成されるが、界面５０に沿って形成された突出部１０ａがｎ型不純物の拡散障壁となりシリコン膜７ａ内への拡散を制限する。これにより、ｎ型不純物の拡散可能な多結晶シリコン膜８ａの実効寸法幅を小さくすることができる。したがって、図２に示したように、最終的なエミッタ層の寸法幅の微細化を図ることができる。
また、工程２において断面凸状のシリコン膜７ａの表面に加わったエッチングダメージ（ダメージ層）が側壁膜１１の形成後にも残存している。こうしたダメージ層内ではｎ型不純物の固相拡散速度が速くなるため、従来構造の場合（突出部がない場合）にはｎ型不純物が異常拡散してエミッタ層の厚さが不均一に仕上がる。これに伴い、ダメージ層部分でベース層が相対的に薄くなり耐圧が低下し、所定のトランジスタ動作が得られなくなるおそれがある。これに対し、界面５０に沿って突出部１０ａを設けた場合には、ダメージ層を覆うように突出部１０ａの突出量Ｌを調整することで、こうした突出部１０ａがダメージ層へのｎ型不純物の拡散障壁となり、ダメージ層内へのｎ型不純物の拡散を抑制できるようになる。このため、エミッタ層の厚さや寸法幅のバラツキを小さくすることができ、性能バラツキの小さい半導体装置を提供することができる。
次に、図示しないが、半導体基板の表面に絶縁膜を堆積させ、コレクタ層、外部ベース層、及びエミッタ電極の各領域にコンタクトのための開口を行い、各領域の端子を形成することでバイポーラトランジスタ（半導体装置）を製造することができる。
本実施形態の半導体装置およびその製造方法によれば、以下の効果を得ることができるようになる。
（１）エミッタ層（エミッタ拡散層１３）の接合部分の寸法幅Ｗ２はエミッタ電極（多結晶シリコン膜８ａ）の寸法幅Ｗ１よりも小さいので、従来に比べて少ない電流で同じ電流密度が得られ、高い電流増幅率を得ることができる。このため、低消費電力のトランジスタとすることができ、高性能な半導体装置が提供される。
（２）既存の熱処理装置を用いた熱処理により界面５０に突出部１０ａを形成することで、高精度な露光装置を導入することなくｎ型不純物の拡散可能なエミッタ電極（多結晶シリコン膜８ａ）の実効寸法幅を小さくできるため、エミッタ層（エミッタ拡散層１３）の寸法幅Ｗ２が微細化された半導体装置を低コストで製造することができる。
（３）熱処理法を用いて界面５０に沿って酸化膜を成長させて突出部１０ａを形成するので、プロセス的に安定し、しかも容易にエミッタ電極（多結晶シリコン膜８ａ）の実効寸法幅を微細化することができる。
なお、本発明は、上記した実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施
形態も本発明の範囲に含まれうるものである。
形態も本発明の範囲に含まれうるものである。
上記実施形態では、ＮＰＮ型バイポーラトランジスタであったが、各領域の導電型を逆にしたＰＮＰ型バイポーラトランジスタであっても良い。また、半導体基板１上にシリコンからなるエピタキシャル層を積層してコレクタ層２を形成する例を示したが、本発明はこれに限らない。例えば、ｐ型あるいはｎ型シリコンの半導体基板１の表面から、それとは逆極性の不純物をイオン注入してコレクタ層を形成しても良い。
上記実施形態では、エミッタ層として用いるエミッタ拡散層１３の下面がシリコン膜７ａ内に位置している例を示したが、本発明はこれに限らない。例えば、シリコン膜７ａの厚さを薄くするなど制御して、エミッタ拡散層１３の下面がＳｉＧｅ合金層６ａの中に達するようにしてもよい。このようにすることより、上記実施形態（ＳｉＧｅ合金層６ａの中に達していない場合）に比べて、エミッタ拡散層１３の下面から活性領域（コレクタ層２）までの距離が短くなり、エミッタ層側からコレクタ層に流れる電子の移動時間を短縮することができ、高速動作するトランジスタを形成できる。
この場合、エミッタ注入効率も大きく、より高い電流増幅率を得ることができる。これは、エミッタ拡散層１３の下面がＳｉＧｅ合金層６ａの中にある場合にＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いことにより、エミッタ層（エミッタ拡散層１３）からベース層（ＳｉＧｅ合金層６ａ）へ注入される電子に対する障壁の高さが小さくなるためである。したがって、より高性能な半導体装置を提供することができる。
１ 半導体基板、２ コレクタ層、３ 素子分離層、６ａ ＳｉＧｅ合金層、７ａ シリコン膜、８ａ 多結晶シリコン膜（エミッタ電極）、１０ 表面絶縁膜、１０ａ 突出部、１１ 側壁膜（サイドウォール）、１２ 外部ベース拡散層、１３ エミッタ拡散層（エミッタ層）。
Claims (6)
- 第１導電型のコレクタ層上に設けられた導電層と、
前記導電層上に設けられた第１導電型のエミッタ電極と、
前記エミッタ電極の側面に設けられた表面絶縁膜と、
前記エミッタ電極と前記導電層との界面に沿って、前記エミッタ電極の外側から内側に向かって突出した突出部と、
を備え、
前記導電層は、前記突出部間で前記エミッタ電極と接する第１導電型のエミッタ拡散層と第２導電型のベース層とを有することを特徴とする半導体装置。 - 前記界面は前記表面絶縁膜の下面より上方に位置することを特徴とする請求項１に記載の半導体装置。
- 第１導電型のコレクタ層上に第２導電型の導電層を形成する第１の工程と、
前記導電層上に第１導電型の不純物を含むエミッタ電極を形成する第２の工程と、
前記エミッタ電極の側面に表面絶縁膜を形成すると共に、前記エミッタ電極と前記導電層との界面に沿って、前記エミッタ電極の外側から内側に向かって突出する突出部を形成する第３の工程と、
前記エミッタ電極に含まれる前記不純物を前記導電層の表面に拡散させ、前記導電層内に前記不純物を含む第１導電型のエミッタ拡散層と第２導電型のベース層とを形成する第４の工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記突出部は熱酸化法により形成することを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記ベース層は前記エミッタ電極の材料よりもバンドギャップより狭い材料で構成された狭バンドギャップ領域を含むことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
- 前記狭バンドギャップ領域は前記エミッタ拡散層に接していることを特徴とする請求項５に記載の半導体装置の製造方法。
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