CN108206135B - 一种沟槽型igbt及其制造方法和电子装置 - Google Patents

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Abstract

本发明提供一种沟槽型IGBT及其制造方法和电子装置，所述方法包括：提供半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层；在每个所述图案化的绝缘层上方形成沟槽，所述沟槽露出其下方所述图案化的绝缘层的部分顶面；在所述沟槽中形成栅极结构。本发明的沟槽型IGBT的制造方法在沟槽底部增加绝缘层，既能降低Cgc，避免由于Cgc过大引起整个电子线路的震荡，而导致IGBT器件和电子线路系统的失效的问题出现；同时通过增加沟槽底部的绝缘层，改善沟槽底部的电场分布，提高元胞的击穿电压。

Description

一种沟槽型IGBT及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种沟槽型IGBT及其制造方法和电子装置。
背景技术
绝缘栅双极型晶体管(Insu1ated Gate Bipo1ar Transistor，简称IGBT)是一种常见的功率型器件，理想的IGBT具有高击穿电压、低导通压降、关断时间短、抗短路时间长等优点。IGBT是一种垂直结构器件，可分为平面(Planar)型结构和沟槽(Trench)型结构。
沟槽型IGBT相比于传统的平面型IGBT，优势在于集成的元胞数大，电流能力更强。但是由于短路安全工作区的要求，目前沟槽型IGBT通常会引入浮置虚拟元胞(FloatingDummy-Cell)的结构，用来抑制器件的饱和电流，增强抗短路失效的能力。但是浮置虚拟元胞的引入会带来一系列负面的影响，同时沟槽型IGBT元胞(Cell)的沟槽(Trench)底部电场容易聚集则会带来至少以下负面影响：1)栅极到集电极电容(Cgc)的增大。由于虚拟元胞(Dummy-Cell)数量的增加，导致Cgc的电容面积增加，也就是整体的Cgc增大。容易引起整个电子线路的震荡，导致IGBT器件和电子线路系统的失效；2)元胞的击穿电压的降低。沟槽底部是元胞中电场最容易聚集的地方，容易导致击穿电压的降低。
因此，有必要提出一种新的沟槽型IGBT及其制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种沟槽型IGBT的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层；
在每个所述图案化的绝缘层上方形成沟槽，所述沟槽露出其下方所述图案化的绝缘层的部分顶面；
在所述沟槽中形成栅极结构。
进一步，形成所述图案化的绝缘层和所述沟槽的方法包括以下步骤：
提供具有第一导电类型的第一衬底；
在所述第一衬底的表面上形成若干间隔设置的所述图案化的绝缘层；
形成外延层，以覆盖所述第一衬底的表面以及所述图案化的绝缘层，所述半导体衬底包括所述第一衬底和所述外延层；
蚀刻所述绝缘层上方的所述外延层，直到露出所述图案化的绝缘层的部分顶面为止，以形成所述沟槽。
进一步，所述图案化的绝缘层的宽度大于或者等于所述沟槽的宽度。
进一步，形成所述图案化的绝缘层的方法包括以下步骤：
在所述第一衬底的表面上形成绝缘层；
在所述绝缘层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜蚀刻所述绝缘层，停止于所述第一衬底的表面，以形成所述图案化的绝缘层；
去除所述光刻胶层。
进一步，对所述第一衬底的表面进行热氧化，以形成所述绝缘层。
进一步，所述绝缘层的厚度范围为0.3μm～0.6μm。
进一步，所述图案化的绝缘层的剖视形状为矩形。
进一步，所述绝缘层的材料包括氧化物。
进一步，所述第一衬底和所述外延层具有相同的导电类型和杂质掺杂浓度。
进一步，所述外延层的厚度范围为5μm～7μm。
进一步，形成所述栅极结构的方法包括以下步骤：
在所述沟槽的底部和侧壁上形成所述栅极介电层；
在所述栅极介电层上方形成栅极层，所述栅极层填充满所述沟槽。
本发明实施例二提供一种沟槽型IGBT，所述沟槽型IGBT包括：
半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层；
在每个所述图案化的绝缘层上方形成有沟槽，所述沟槽露出所述绝缘层的部分顶面；
在每个所述沟槽中形成有栅极结构。
进一步，所述绝缘层的宽度大于或者等于所述沟槽的宽度。
进一步，所述半导体衬底包括第一衬底和外延层，其中，所述绝缘层形成在所述第一衬底表面上，所述外延层覆盖所述绝缘层以及所述第一衬底的表面，所述沟槽贯穿所述外延层露出所述绝缘层的部分顶面。
进一步，所述图案化的绝缘层的剖视形状为矩形。
进一步，所述绝缘层的材料包括氧化物。
进一步，所述第一衬底和所述外延层具有相同的导电类型和杂质掺杂浓度。
进一步，所述绝缘层的厚度范围为0.3μm～0.6μm。
进一步，所述外延层的厚度范围为5μm～7μm。
进一步，所述栅极结构包括栅极介电层和栅极层，其中，所述栅极介电层形成在所述沟槽的底部和侧壁上，所述栅极层形成在所述栅极介电层上方并填充满所述沟槽。
本发明再一方面还提供一种电子装置，所述电子装置包括前述的沟槽型IGBT。
本发明的沟槽型IGBT的制造方法在沟槽底部增加绝缘层，既能降低Cgc，避免由于Cgc过大引起整个电子线路的震荡，而导致IGBT器件和电子线路系统的失效的问题出现；同时通过增加沟槽底部的绝缘层，改善沟槽底部的电场分布，提高元胞的击穿电压。通过增加沟槽底部的绝缘层，还可以减少浮置虚拟元胞的数量，提升器件的电流能力，因此，最终提高了沟槽型IGBT的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了常规工艺中一个具体实施方式中的沟槽型IGBT的剖面示意图；
图2A至图2D示出了本发明一个实施方式的沟槽型IGBT的制造方法的相关步骤所获得的器件的结构示意图；
图3示出了本发明一个实施方式的沟槽型IGBT的制造方法的工艺流程图；
图4示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前沟槽型IGBT存在的一系列负面的影响，以及沟槽型IGBT元胞(Cell)的沟槽(Trench)底部电场容易聚集则会带来至少以下负面影响：1)栅极到集电极电容(Cgc)的增大。由于虚拟元胞(Dummy-Cell)数量的增加，导致Cgc的电容面积增加，也就是整体的Cgc增大。容易引起整个电子线路的震荡，导致IGBT器件和电子线路系统的失效；2)元胞的击穿电压的降低。沟槽底部是元胞中电场最容易聚集的地方，容易导致击穿电压的降低。
目前工艺中主要通过以下两种方法来改善沟槽型IGBT的性能：
第一种方法：如图1所示，在半导体衬底洪形成有多个间隔的沟槽栅极结构103，增加浮置虚拟元胞(Dummy-Cell)101，同时增加一道局部氧化(LOCOS)工艺，形成局部氧化层102来抑制虚拟元胞增加Cgc的效应。LOCOS工艺具体实现的方式：在虚拟元胞的多晶硅和有源区(AA)之间增加一道光刻工艺，利用LOCOS工艺形成局部的氧化层，用来降低Cgc。
第二种方法：主要通过调整沟槽之间的间距和深度的方法，选择合适的沟槽节距(Pitch)和沟槽深度，改善沟槽底部的电场分布。同时优化沟槽刻蚀工艺，减少沟槽刻蚀产生的弱点(weak point)。
然而上述方法对于沟槽型IGBT性能的改善效果很有限。
实施例一
为了解决上述技术问题，本发明提供一种沟槽型IGBT的制造方法，如图3所示，所述方法主要包括以下步骤：
步骤S1，提供半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层；
步骤S2，在每个所述图案化的绝缘层上方形成沟槽，所述沟槽露出其下方所述图案化的绝缘层的部分顶面；
步骤S3，在所述沟槽中形成栅极结构。
本发明的沟槽型IGBT的制造方法在沟槽底部增加绝缘层，既能降低Cgc，避免由于Cgc过大引起整个电子线路的震荡，而导致IGBT器件和电子线路系统的失效的问题出现；同时通过增加沟槽底部的绝缘层，改善沟槽底部的电场分布，提高元胞的击穿电压。通过增加沟槽底部的绝缘层，还可以减少浮置虚拟元胞的数量，提升器件的电流能力，因此，最终提高了沟槽型IGBT的性能和可靠性。
下面，参考附图对本发明的沟槽型IGBT的制造方法做详细描述其中，图2A至图2D示出了本发明一个实施方式的沟槽型IGBT的制造方法的相关步骤所获得的器件的结构示意图。
首先，执行步骤一，提供半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层。
具体地，所述半导体衬底可以为本领域技术人员熟知的任何适合的半导体材料，例如锗或者硅或者它们的组合等。所述半导体衬底具有第一导电类型，例如N型或者P型，具体的根据实际需要制备的器件类型进行合理选择，在本实施例中，所述半导体衬底的导电类型为N型。
在一个示例中，如图2A至图2C所示，形成所述图案化的绝缘层202的方法包括以下步骤：
首先，如图2A所示，提供具有第一导电类型的第一衬底2011。
第一衬底2011可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，第一衬底2011的构成材料选用单晶硅，其具有第一导电类型，在本实施例中，第一衬底2011的导电类型为N型。
接着，继续如图2B所示，在所述第一衬底2011的表面上形成若干间隔设置的图案化的绝缘层202，也即在所述第一衬底2011的正面形成若干间隔设置的图案化的绝缘层202。
具体地，可以使用本领域技术人员熟知的任何适合的方法形成所述图案化的绝缘层202。在一个示例中，形成所述图案化的绝缘层202的方法包括以下步骤A1至A4：
首先，进行步骤A1，如图2A所示，在所述第一衬底2011的表面上形成绝缘层202。
绝缘层202的材料可以使用任何适用的绝缘材料，可选地，所述绝缘层202的材料可以包括SiO2、SiCN、SiN、SiC、SiOF、SiON中的一种或几种，本实施例中，所述绝缘层202的材料包括氧化物，例如氧化硅。
可以使用化学气相沉积方法、原子层沉积方法或者物理气相沉积方法等方法形成所述绝缘层，本实施例中，所述绝缘层202为氧化硅时，可以通过对所述第一衬底2011的表面进行热氧化，以形成所述绝缘层202。
其中，所述绝缘层202的厚度范围为0.3μm～0.6μm，也可以为其他适合的厚度，在此不做具体限定。
接着，执行步骤A2，在所述绝缘层上形成图案化的光刻胶层。
可以在绝缘层上旋涂光刻胶层，然后利用光刻工艺(包括曝光和显影等步骤)对光刻胶层进行图案化，以形成图案化的光刻胶层，其中，该图案化的光刻胶层定义预定形成的图案化的绝缘层的图案。
接着，执行步骤A3，以所述图案化的光刻胶层为掩膜蚀刻所述绝缘层202，停止于所述第一衬底2011的表面，以形成所述图案化的绝缘层202。
在一个示例中，每个所述图案化的绝缘层202的位置与分别对应一个预定形成沟槽型栅极结构的位置。
可以使用本领域技术人员熟知的蚀刻方法蚀刻所述绝缘层，包括但不限于干法蚀刻或者湿法蚀刻。
进一步地，所述图案化的绝缘层202的剖视形状为矩形，剖视形状是指用与半导体衬底的表面垂直的面去截所述图案化的绝缘层202所获得的图形。其中，剖视形状为矩形的所述图案化的绝缘层202的俯视形状可以为任意适合的形状，例如圆形、椭圆形、矩形或其他多边形或者不规则图形。
随后，执行步骤A4，去除所述光刻胶层。可以使用灰化的方法去除图案化的光刻胶层，最终在第一衬底2011的表面上形成图案化的绝缘层202。
随后，如图2C所示，形成外延层2012，以覆盖所述第一衬底2011的表面以及所述图案化的绝缘层202，所述半导体衬底201包括所述第一衬底2011和所述外延层2012。
外延层2012的材料为半导体材料，其可以为Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，外延层2012的材料为Si。可选地，该外延层2012和所述第一衬底2011具有相同的导电类型和杂质掺杂浓度，外延层2012还可以使用与所述第一衬底2011相同的材料。
可以使用选择性外延生长的方法形成所述外延层2012，选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1托～100托且温度为500摄氏度～1000摄氏度的工艺条件下进行的。
以沉积包括第一导电类型掺杂杂质的外延层2012为P或砷元素原位掺杂的硅外延层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，其中使用的是如SiCl4、SiHCl3或SiH2Cl2等包括氯的反应气体及/或其中使用的是例如HCl等包括氯还有如SiH4或Si2H6等包括硅的化合物。可在沉积工艺期间通过提供如磷(例如磷烷)、砷等掺杂杂质以使外延层2012包括如磷或砷之类的P型掺杂杂质。
其中，外延层2012将图案化的绝缘层202全部覆盖，可选地，所述外延层2012的厚度范围为5μm～7μm，还可根据实际的器件工艺需求选择使用其他合适的厚度，该厚度是指从外延层2012与所述第一衬底2011相接触的面到外延层2012顶面之间的厚度。
随后，执行步骤二，在每个所述图案化的绝缘层202上方形成沟槽，所述沟槽露出其下方所述绝缘层的部分顶面，如图2D所示。
在一个示例中，蚀刻所述绝缘层202上方的所述外延层2011，直到露出所述绝缘层202的部分顶面为止，以形成所述沟槽，可首先在外延层2011的表面上形成图案化的光刻胶层，该光刻胶层中定义多个开口，每个开口的位置和尺寸定义预定形成的沟槽的位置和尺寸，其中，每个开口的位置对应一个图案化的绝缘层202的位置，以使之后形成的每个沟槽能够位于一个图案化的绝缘层202的上方。再以图案化的光刻胶层为掩膜蚀刻所述外延层2012，直到露出所述绝缘层202的部分顶面为止，以形成所述沟槽，可以使用任何适用的蚀刻方法实施对外延层2012的蚀刻，包括但不限于干法蚀刻或者湿法蚀刻，蚀刻完成后，可以使用例如灰化的方法去除图案化的光刻胶层。
可选地，所述图案化的绝缘层202的宽度大于或者等于所述沟槽的宽度。
进一步地，所述沟槽的整个底部均位于所述图案化的绝缘层的表面上。
随后，执行步骤三，继续参考图2D，在所述沟槽中形成栅极结构203。
在一个示例中，形成所述栅极结构203的方法包括以下步骤：
首先，在所述沟槽的底部和侧壁上形成所述栅极介电层(未示出)；所述栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。
接着，在所述栅极介电层上方形成栅极层，所述栅极层填充满所述沟槽。在一个示例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
由于沟槽的底部位于所述图案化的绝缘层202上，因此形成的沟槽栅极结构的底部均位于所述绝缘层202的表面。
在沟槽中栅极结构底部增加绝缘层202，既能降低Cgc，避免由于Cgc过大引起整个电子线路的震荡，而导致IGBT器件和电子线路系统的失效的问题出现；同时通过增加沟槽底部的绝缘层，改善沟槽底部的电场分布，提高元胞的击穿电压。
随后，可进行沟槽型IGBT工艺的其他工艺步骤，包括但不限于以下步骤：
执行步骤B1，在所述栅极结构205两侧的所述外延层2011中形成具有第二导电类型的阱区204，第二导电类型与第一导电类型相反，所述阱区204为基极区，本实施例中，所述第二导电类型为P型，则阱区204为P型阱区。
示例性地，所述沟槽的底部位于所述阱区204的底部的下方，阱区204的顶面与所述外延层2012的顶面齐平。
执行步骤B2，在预定作为IGBT元胞的相邻两个栅极结构205之间的阱区204中形成具有第一导电类型的源区205，本实施例中，源区205为N型源区。
执行步骤B3，在相邻IGBT元胞之间的外延层2011的表面上形成局部氧化层(LOCOS)206，可以使用本领域技术人员熟知的任何适合的方法形成所述局部氧化层206。
执行步骤B4，在相邻IGBT元胞之间的外延层2011的表面上形成浮置虚拟元胞207，该浮置虚拟元胞207包括多晶硅，所述多晶硅覆盖所述局部氧化层，并向外侧延伸覆盖其外侧的部分所述栅极结构205。
执行步骤B5，形成介电层208，以覆盖所述外延层露出的表面和所述浮置虚拟元胞207。介电层较佳地由低介电常数介电材料所形成，例如氟硅玻璃(FSG)、氧化硅(siliconoxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)或相似物。
执行步骤B6，蚀刻所述介电层208，在介电层208中形成露出IGBT元胞中的部分源区和阱区204的开口，并形成发射极209，以连接所述IGBT元胞中的部分源区205和阱区204，发射极209的材料包括金属材料，例如铝、铜、钨、金、银等。
最后，执行步骤B7，在半导体衬底201的背面形成背面阳极结构，其包括在所述半导体衬底201背面形成注入区211。该注入区211具有第二导电类型，例如P型，注入区211作为集电区，其可以为P型重掺杂，可通过离子注入的方法，在半导体衬底201的背面形成集电区204，该半导体衬底201的背面也即第一衬底2011的背面。
在一个示例中，在注入区211和第一衬底背面之间的第一衬底中还形成有缓冲区210，可通过对衬底背面进行离子注入的方式实现，通过控制注入的能量控制离子注入的深度。其中，所述缓冲区210与注入区211具有相反的导电类型，例如当集电区为P型重掺杂时，缓冲区可为N型重掺杂。
至此完成了对本发明的沟槽型IGBT器件的制造方法的关键步骤的介绍，对于完整的器件制备还可能需要其他的多个工艺过程，在此不做一一赘述。
综上所述，本发明的沟槽型IGBT的制造方法在沟槽底部增加绝缘层，既能降低Cgc，避免由于Cgc过大引起整个电子线路的震荡，而导致IGBT器件和电子线路系统的失效的问题出现；同时通过增加沟槽底部的绝缘层，改善沟槽底部的电场分布，提高元胞的击穿电压。通过增加沟槽底部的绝缘层，还可以减少浮置虚拟元胞的数量，提升器件的电流能力，因此，最终提高了沟槽型IGBT的性能和可靠性。
实施例二
本发明还提供一种沟槽型IGBT，该沟槽型IGBT为使用前述实施例一中方法制备获得的。
本发明的沟槽型IGBT主要包括以下结构：
具有第一导电类型的半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层；
在每个所述图案化的绝缘层上方形成有沟槽，所述沟槽露出所述绝缘层的部分顶面；
在每个所述沟槽中形成有栅极结构。
下面，参考图2D对本发明的沟槽型IGBT做详细说明。
具体地，如图2D所示，本发明的沟槽型IGBT包括具有第一导电类型的半导体衬底201，在所述半导体衬底201中形成有间隔设置的若干图案化的绝缘层202；在每个所述图案化的绝缘层202上方形成有沟槽，所述沟槽露出所述绝缘层202的部分顶面，所述沟槽位于所述半导体衬底的正面；在每个所述沟槽中形成有栅极结构203。
具体地，所述半导体衬底201可以为本领域技术人员熟知的任何适合的半导体材料，例如锗或者硅或者它们的组合等。所述半导体衬底具有第一导电类型，例如N型或者P型，具体的根据实际需要制备的器件类型进行合理选择，在本实施例中，所述半导体衬底的导电类型为N型。
在一个示例中，所述半导体衬底201包括第一衬底2011和外延层2012，其中，所述绝缘层202形成在所述第一衬底2011表面上，所述外延层2012覆盖所述绝缘层202以及所述第一衬底2011的表面，所述沟槽贯穿所述外延层2012露出所述绝缘层202的部分顶面。
第一衬底2011可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，第一衬底2011的构成材料选用单晶硅，其具有第一导电类型，在本实施例中，第一衬底2011的导电类型为N型。
绝缘层202的材料可以使用任何适用的绝缘材料，可选地，所述绝缘层202的材料可以包括SiO2、SiCN、SiN、SiC、SiOF、SiON中的一种或几种，本实施例中，所述绝缘层202的材料包括氧化硅。
可以使用化学气相沉积方法、原子层沉积方法或者物理气相沉积方法等方法形成所述绝缘层，本实施例中，所述绝缘层202为氧化硅时，可以通过对所述第一衬底2011的表面进行热氧化，以形成所述绝缘层202。
其中，所述绝缘层202的厚度范围为0.3μm～0.6μm，也可以为其他适合的厚度，在此不做具体限定。
在一个示例中，每个所述图案化的绝缘层202的位置分别对应一个沟槽型栅极结构203的位置。
进一步地，所述图案化的绝缘层202的剖视形状为矩形，剖视形状是指用与半导体衬底的表面垂直的面去截所述图案化的绝缘层202所获得的图形。其中，剖视形状为矩形的所述图案化的绝缘层202的俯视形状可以为任意适合的形状，例如圆形、椭圆形、矩形或其他多边形或者不规则图形。
外延层2012的材料为半导体材料，其可以为Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，外延层2012的材料为Si。可选地，该外延层2012和所述第一衬底2011具有相同的导电类型和杂质掺杂浓度，外延层2012还可以使用与所述第一衬底2011相同的材料。
可以使用选择性外延生长的方法形成所述外延层2012，选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1托～100托且温度为500摄氏度～1000摄氏度的工艺条件下进行的。
其中，外延层2012将图案化的绝缘层202全部覆盖，可选地，所述外延层2012的厚度范围为5μm～7μm，还可根据实际的器件工艺需求选择使用其他合适的厚度，该厚度是指从外延层2012与所述第一衬底2011相接触的面到外延层2012顶面之间的厚度。
可选地，所述图案化的绝缘层202的宽度大于或者等于所述沟槽的宽度。
进一步地，所述沟槽的整个底部均位于所述图案化的绝缘层202的表面，也即栅极结构203的整个底部均位于所述图案化的绝缘层202的表面。
在一个示例中，所述栅极结构203包括栅极介电层和栅极层，其中，所述栅极介电层形成在所述沟槽的底部和侧壁上，所述栅极层形成在所述栅极介电层上方并填充满所述沟槽。
所述栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。
所述栅极层填充满所述沟槽。在一个示例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
在沟槽中栅极结构底部增加绝缘层202，既能降低Cgc，避免由于Cgc过大引起整个电子线路的震荡，而导致IGBT器件和电子线路系统的失效的问题出现；同时通过增加沟槽底部的绝缘层，改善沟槽底部的电场分布，提高元胞的击穿电压。
进一步地，本发明的沟槽型IGBT还包括以下结构：
在所述栅极结构205两侧的所述外延层2011中形成有具有第二导电类型的阱区204，第二导电类型与第一导电类型相反，所述阱区204为基极区，本实施例中，所述第二导电类型为P型，则阱区204为P型阱区。
示例性地，所述沟槽的底部位于所述阱区204的底部的下方，阱区204的顶面与所述外延层2012的顶面齐平。
在IGBT元胞中的相邻两个栅极结构205之间的阱区204中形成有具有第一导电类型的源区205，本实施例中，源区205为N型源区。
在相邻IGBT元胞之间的外延层2011的表面上形成有局部氧化层(LOCOS)206，可以使用本领域技术人员熟知的任何适合的方法形成所述局部氧化层206。
在相邻IGBT元胞之间的外延层2011的表面上形成有浮置虚拟元胞207，该浮置虚拟元胞207包括多晶硅，所述多晶硅覆盖所述局部氧化层，并向外侧延伸覆盖其外侧的部分所述栅极结构205。
在半导体衬底201的正面形成有介电层208，以覆盖所述外延层露出的表面和所述浮置虚拟元胞207。介电层较佳地由低介电常数介电材料所形成，例如氟硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)或相似物。
在介电层208中形成有露出IGBT元胞中的部分源区和阱区204的开口，在所述介电层208上形成有发射极209，所述发射极209连接所述IGBT元胞中的部分源区205和阱区204，发射极209的材料包括金属材料，例如铝、铜、钨、金、银等。
在半导体衬底201的背面形成背面阳极结构，其包括在所述半导体衬底201背面形成的注入区211。该注入区211具有第二导电类型，例如P型，注入区211作为集电区，其可以为P型重掺杂，可通过离子注入的方法，在半导体衬底201的背面形成集电区204，该半导体衬底201的背面也即第一衬底2011的背面。
在一个示例中，在注入区211和第一衬底2011背面之间的第一衬底中还形成有缓冲区210，可通过对衬底背面进行离子注入的方式实现，通过控制注入的能量控制离子注入的深度。其中，所述缓冲区210与注入区211具有相反的导电类型，例如当集电区为P型重掺杂时，缓冲区可为N型重掺杂。
本发明的沟槽型IGBT在沟槽底部设置有绝缘层，既能降低Cgc，避免由于Cgc过大引起整个电子线路的震荡，而导致IGBT器件和电子线路系统的失效的问题出现；同时通过增加沟槽底部的绝缘层，改善沟槽底部的电场分布，提高元胞的击穿电压。通过增加沟槽底部的绝缘层，还可以减少浮置虚拟元胞的数量，提升器件的电流能力，因此，最终提高了沟槽型IGBT的性能和可靠性。
实施例三
本发明还提供了一种电子装置，包括实施例二中所述的沟槽型IGBT，所述沟槽型IGBT根据实施例一中所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的沟槽型IGBT，因而具有更好的性能。
其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括实施例二所述的沟槽型IGBT，所述沟槽型IGBT主要包括：
半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层；
在每个所述图案化的绝缘层上方形成有沟槽，所述沟槽露出所述绝缘层的部分顶面；
在每个所述沟槽中形成有栅极结构。
本发明实施例的电子装置，由于使用了上述的沟槽型IGBT，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种沟槽型IGBT的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层，其中，所述半导体衬底包括第一衬底和外延层，所述绝缘层形成在所述第一衬底表面上，所述外延层覆盖所述绝缘层以及所述第一衬底的表面；
在每个所述图案化的绝缘层上方形成沟槽，所述沟槽露出其下方所述图案化的绝缘层的部分顶面，所述沟槽贯穿所述外延层露出所述绝缘层的部分顶面；
在所述沟槽中形成栅极结构，所述栅极结构包括栅极介电层和栅极层，其中，所述栅极介电层形成在所述沟槽的底部和侧壁上，所述栅极层形成在所述栅极介电层上方并填充满所述沟槽。
2.如权利要求1所述的制造方法，其特征在于，形成所述图案化的绝缘层和所述沟槽的方法包括以下步骤：
提供具有第一导电类型的第一衬底；
在所述第一衬底的表面上形成若干间隔设置的所述图案化的绝缘层；
形成外延层，以覆盖所述第一衬底的表面以及所述图案化的绝缘层；
蚀刻所述绝缘层上方的所述外延层，直到露出所述图案化的绝缘层的部分顶面为止，以形成所述沟槽。
3.如权利要求1所述的制造方法，其特征在于，所述图案化的绝缘层的宽度大于或者等于所述沟槽的宽度。
4.如权利要求2所述的制造方法，其特征在于，形成所述图案化的绝缘层的方法包括以下步骤：
在所述第一衬底的表面上形成绝缘层；
在所述绝缘层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜蚀刻所述绝缘层，停止于所述第一衬底的表面，以形成所述图案化的绝缘层；
去除所述光刻胶层。
5.如权利要求4所述的制造方法，其特征在于，对所述第一衬底的表面进行热氧化，以形成所述绝缘层。
6.如权利要求1所述的制造方法，其特征在于，所述绝缘层的厚度范围为0.3μm～0.6μm。
7.如权利要求1所述的制造方法，其特征在于，所述图案化的绝缘层的剖视形状为矩形。
8.如权利要求1所述的制造方法，其特征在于，所述绝缘层的材料包括氧化物。
9.如权利要求2所述的制造方法，其特征在于，所述第一衬底和所述外延层具有相同的导电类型和杂质掺杂浓度。
10.如权利要求2所述的制造方法，其特征在于，所述外延层的厚度范围为5μm～7μm。
11.如权利要求1所述的制造方法，其特征在于，形成所述栅极结构的方法包括以下步骤：
在所述沟槽的底部和侧壁上形成所述栅极介电层；
在所述栅极介电层上方形成栅极层，所述栅极层填充满所述沟槽。
12.一种沟槽型IGBT，其特征在于，所述沟槽型IGBT包括：
半导体衬底，在所述半导体衬底中形成有间隔设置的若干图案化的绝缘层，其中，所述半导体衬底包括第一衬底和外延层，其中，所述绝缘层形成在所述第一衬底表面上，所述外延层覆盖所述绝缘层以及所述第一衬底的表面；
在每个所述图案化的绝缘层上方形成有沟槽，所述沟槽露出所述绝缘层的部分顶面，所述沟槽贯穿所述外延层露出所述绝缘层的部分顶面；
在每个所述沟槽中形成有栅极结构，所述栅极结构包括栅极介电层和栅极层，其中，所述栅极介电层形成在所述沟槽的底部和侧壁上，所述栅极层形成在所述栅极介电层上方并填充满所述沟槽。
13.如权利要求12所述的沟槽型IGBT，其特征在于，所述绝缘层的宽度大于或者等于所述沟槽的宽度。
14.如权利要求12所述的沟槽型IGBT，其特征在于，所述图案化的绝缘层的剖视形状为矩形。
15.如权利要求12所述的沟槽型IGBT，其特征在于，所述绝缘层的材料包括氧化物。
16.如权利要求12所述的沟槽型IGBT，其特征在于，所述第一衬底和所述外延层具有相同的导电类型和杂质掺杂浓度。
17.如权利要求12所述的沟槽型IGBT，其特征在于，所述绝缘层的厚度范围为0.3μm～0.6μm。
18.如权利要求12所述的沟槽型IGBT，其特征在于，所述外延层的厚度范围为5μm～7μm。
19.一种电子装置，其特征在于，所述电子装置包括权利要求12-18之一所述的沟槽型IGBT。
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