TW201822279A - 半導體裝置之製造方法 - Google Patents

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黃鉦謙
江宗育
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置製造方法，包括形成接觸孔，接觸孔係配置成於介電層中露出半導體裝置之源極/汲極特徵，其中接觸孔包括第一側壁，其為介電層一部分；摻雜第一側壁之上部；以及進行蝕刻製程從而去除接觸孔中之氧化物。

Description

半導體裝置之製造方法
本發明實施例係關於半導體裝置之製造方法，且特別關於形成半導體裝置之接點(contact)的方法。
半導體工業已經進入奈米技術製程節點以追求更高的裝置密度、更高的性能和更低的成本。在積體電路(IC)進化過程中，功能密度(單位晶片面積的互聯裝置數量)通常隨著幾何尺寸(使用製造製程可以創建的最小元件或線)下降而增加。這種微縮化的過程通常可提高生產效率和降低相關成本。儘管在材料和製造方面已取得了進展，但無論是平面(如平面場效電晶體)或三維(如鰭式場效電晶體)裝置的微縮化都是具有挑戰性的。舉例來說，這種微縮化降低了可用於將電晶體連接到其它元件的面積。因此，在這種有限區域的內連線結構可能不利地影響相應的接合電阻(junction resistance)，進而降低電晶體的開關速度。
各種技術已被提出以克服這一點。其中，通常將金屬矽化物形成在電晶體的源極/汲極特徵和相應的內連線結構(如源極/汲極接點)之間以降低接合電阻。通常，在形成上述金屬矽化物層之前會執行預清洗製程(如至少一個蝕刻製 程)。雖然預清洗製程有利地除去不需要的殘留物/顆粒(例如氧化物)，但由於預清洗製程的等向性特徵，預清洗製程也可能對圍邊元件和結構造成一些損壞。圍邊元件和結構(如間隔層、層間介電層等)的損壞可能又導致在閘極和源極/汲極接點之間形成橋接，這可能引起各種問題，例如短路。因此，形成電晶體源極/汲極接點的現有技術並不完全令人滿意。
本發明實施例包括一種半導體裝置之製造方法，包括：形成接觸孔，接觸孔係配置成於介電層中露出半導體裝置之源極/汲極特徵，其中接觸孔包括第一側壁，其為介電層一部分；摻雜第一側壁之上部；以及進行蝕刻製程從而去除接觸孔中之氧化物。
本發明實施例亦包括一種半導體裝置之製造方法，包括：形成閘極堆疊，包括閘極和沿著閘極之側壁延伸之間隔層；於鄰近閘極堆疊處形成源極/汲極特徵；於閘極堆疊和源極/汲極特徵上形成介電層；於介電層中形成接觸孔，以露出源極/汲極特徵，其中接觸孔包括藉由間隔層及介電層之一部分形成之第一側壁；摻雜第一側壁之上部；以及進行蝕刻製程從而去除接觸孔中之氧化物。
本發明實施例亦包括一半導體裝置，包括：導電栓塞，位於基板上；閘極堆疊，沿著導電栓塞鄰近於第一側壁之導電栓塞；以及介電層，沿著導電栓塞之第二側壁鄰近於導電栓塞，第二側壁與第一側壁相對；其中沿著第二側壁之介電層之至少一上部包括複數撞入摻質。
102、104、106、108、110、112、114、116、118‧‧‧步驟
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧STI特徵
206‧‧‧主動區
208‧‧‧摻雜阱
212‧‧‧閘極介電特徵
214‧‧‧閘極
216‧‧‧閘極間隔物
216’、224’、226C‧‧‧上角
220‧‧‧通道區
222‧‧‧源極/汲極特徵
222T‧‧‧頂表面
224‧‧‧介電層
226‧‧‧接觸孔
226S‧‧‧側壁
227‧‧‧佈植製程
230‧‧‧預清洗製程
232‧‧‧金屬矽化物(接觸)層
234‧‧‧源極/汲極接點
θ‧‧‧入射角
以下將配合所附圖式詳述本發明之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪示且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特徵。
第1圖係根據本發明一實施例繪示形成半導體裝置方法之流程圖。
第2A、2B、2C、2D、2E、2F、2G、2H和2I圖係根據一些實施例，藉由如第1圖所示之方法製造，於各種製造階段期間之示例性半導體裝置剖面圖。
以下公開許多不同的實施方法或是例子來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些) 元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本發明提供了可免於上述問題的半導體裝置製造方法的一些實施例。本發明的一些實施例提供了形成互補金氧半(complementary metal-oxide-semiconductor，CMOS)電晶體的源極/汲極接點的方法，其中在欲形成源極/汲極接點的接觸孔側壁進行摻雜。具體來說，這種摻雜製程是在側壁相應的上角(upper corner)各向異性地進行。因此可以減少被摻雜側壁的蝕刻速度，即增加抗蝕刻率(etch resistivity)。根據一些實施例，增加的抗蝕刻率有助於側壁承受通常在接觸孔中形成金屬矽化物(silicide)層之前所使用的一個或多個蝕刻製程(如上述預清洗製程)。此外，本發明實施例的方法不需要生成額外的結構或元件，使得這些方法能夠無縫整合到現有的CMOS製造技術中。
第1圖係根據本發明一實施例繪示形成半導體裝置200的方法100之流程圖。須注意的是，方法100僅是一個例子，並不用於限制本發明。可以在方法100之前、之中和之後提供額外的操作，並且可以根據附加實施例來替換、消除或更動所描述的一些操作。下面配合第2A-2I圖描述方法100，這些剖面圖繪示了在各種製造階段的半導體裝置200的一部分。
於一些實施例中，半導體裝置200包括一個或多個 場效應電晶體(field effect transistors，FETs)。此外，雖然半導體裝置200係建構為平面FET結構，在一些實施例中，所揭示的方法100可以用於製造三維FET結構，例如鰭式FET(FinFET)結構。
根據一些實施例，方法100係從提供半導體基板202(第2A圖)的操作102開始。如第2A圖的示例性實施例所示，半導體裝置200包括半導體基板202。在一些實施例中，半導體基板202包括矽。或者，半導體基板202包括鍺、矽鍺或其它適當的半導體材料，例如三五族化合物材料。在一些其他實施例中，半導體基板202可以包括用於藉由適當技術形成用於隔離的內埋介電材料層(buried dielectric material layer)，例如通常稱為氧離子植入矽晶隔離法(separation by implanted oxygen，SIMOX)的技術。在一些其他實施例中，半導體基板202可以是絕緣體上半導體，例如絕緣體上矽(silicon on insulator，SOI)。
作為用於說明的各種例子，半導體裝置200包括其他元件或特徵。在一些實施例中，在半導體基板202中形成隔離特徵，如各種淺溝槽隔離(shallow trench isolation，STI)特徵204，並且定義主動區(或半導體區)206。STI特徵204隔離並包圍主動區206。在一個例子中，半導體基板202的頂表面和STI特徵204的頂表面可共面，造成共同的頂表面。在另一個例子中，上述半導體基板202的頂表面和STI特徵204的頂表面不共面，造成三維結構，如鰭式FET(FinFET)結構。
在一些實施例中，STI特徵204的形成包括：形成 有開口的硬罩幕，用於定義STI特徵的區域；通過硬罩幕的開口蝕刻半導體基板202，以在半導體基板202中形成溝槽；沉積至少一種介電材料以填充溝槽；並進行化學機械拋光(chemical mechanical polishing，CMP)製程。作為一示例，STI特徵204的深度在約50nm和約500nm之間。更具體來說，硬罩幕的形成包括沉積硬罩幕層；以微影製程在硬罩幕上形成圖案化的抗蝕層(resist layer)；並使用圖案化的抗蝕層作為蝕刻罩幕，蝕刻硬罩幕層。介質材料的沉積更包括熱氧化溝槽，然後藉由化學氣相沉積(chemical vapor deposition，CVD)製程，以介電材料如氧化矽填充溝槽。在一個例子中，用於填充溝槽的CVD製程包括高密度電漿CVD(high density plasma CVD，HDP-CVD)。在一些實施例中，STI特徵204的形成包括在化學機械拋光之後去除硬罩幕。在另一實施例中，硬罩幕包括由熱氧化形成之氧化矽層和由CVD製程在氧化矽層上形成的氮化矽。
在第2A圖中，主動區206係設計以形成FET，例如p型FET(pFET)或n型FET(nFET)。在一些實施例中，可以在主動區206中形成摻雜阱208。在一些實施例中，摻雜阱208包括分佈在將形成pFET的主動區206中的n型摻質，例如磷(P)及/或砷(As)。可以藉由合適的摻雜製程，例如至少一個離子佈植製程，經過罩幕層的開口將n型摻質導入到n型阱208中。在一些其它例子中，摻雜阱208包括分佈在將形成nFET的主動區206中的p型摻質，例如硼(B)。可以藉由合適的摻雜製程，例如至少一個離子佈植製程，經過罩幕層的開口將p型 摻質導入到p型阱208中。STI特徵204更具有限定摻質至所欲主動區的功能。在本示例中，在主動區206中形成摻雜阱208。在一個例子中，摻雜阱208植入基板202的n型或p型摻質的相應摻雜濃度可為約1016至1018cm-3間。在另一例子中，摻雜阱208可以具有約0.5μm至2μm的深度。
根據各種實施例，方法繼續至操作106，其中在半導體基板202的頂表面上形成閘極堆疊210(第2B圖)。如第2B圖所示，在主動區206中形成閘極堆疊210。此外，在一些實施例中，閘極堆疊210位於定義於主動區206中的通道區220之上，並與之垂直對準。當操作期間相應的FET開啟時，通道區220作為導電路徑。
在一些實施例中，閘極堆疊210包括設置在半導體基板202上的閘極介電特徵212和設置在閘極介電特徵212上的閘極214。半導體裝置200可更包括設置在閘極堆疊210的側壁上的閘極間隔物216。
更具體來說，閘極介電特徵212包括閘極介電材料，如氧化矽或具有較高介電常數的合適介電材料(高介電常數介電材料，high-k dielectric material)。根據一些示意性實施例，閘極介電特徵212可以包括一層以上介電材料層。例如，閘極介電特徵212可以包括層間介電層，例如氧化矽，以及界面層上的高介電常數介電材料層。
閘極214包括導電材料層，例如摻雜多晶矽、金屬、金屬合金、金屬矽化物或其組合。在一些實施例中，閘極214包括一層以上導電材料層。例如，閘極214包括在閘極介電 特徵212上的具有適當功函數的第一導電層，以及設置在第一導電層上的第二導電層。在一個例子中，當形成pFET裝置時，第一導電層是p型功函數金屬層。p型功函數金屬層的例子包括氮化鉭及/或氮化鈦。於另一例子中，當形成nFET裝置時，第一導電層為n型功函數金屬層。n型功函數金屬層的例子包括鈦及/或鋁。第二導電層包括鋁、鎢、銅、摻雜多晶矽或其組合。
藉由包括各種沉積製程和圖案化的過程形成閘極堆疊210。在一實施例中，在半導體基板202上形成界面層。界面層可以包括由適當技術，例如原子層沉積(atomic layer deposition，ALD)、熱氧化或紫外線-臭氧氧化(UV-Ozone Oxidation)所形成的氧化矽。界面層的厚度可以小於10Å。隨後，在一些實施例中，在界面層上形成高介電常數介電材料層。高介電常數介電層包括介電常數高於熱氧化矽(約3.9)的介電材料。由合適的製程，如由ALD或其他合適的技術形成高介電常數介電材料層。其他形成高介電常數介電材料層的方法包括金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、物理氣相沉積(Physical vapor deposition，PVD)、紫外線-臭氧氧化或分子束磊晶(molecular beam epitaxy，MBE)。於一實施例中，高介電常數介電材料包括HfO2。或者，高介電常數介質材料層包括金屬氮化物、金屬矽化物或其他金屬氧化物。界面層和高介電常數介電材料層構成閘極介電層。
在一些實施例中，閘極214包括多晶矽材料。藉由如CVD的製造技術，以在閘極介電層上形成多晶矽層。在一例 子中，藉由如PVD的製造技術，可以在高介電常數介電材料層和多晶矽層之間形成蓋層(capping layer)。在一些例子中，蓋層可以包括氮化鈦(TiN)、氮化鉭(TaN)或其組合。蓋層可有一個或多個功能，例如擴散阻障、蝕刻停止及/或保護。
在沉積閘極介電層和多晶矽層之後，在基板202上形成一層閘極堆疊材料層。圖案化閘極堆疊材料層以形成閘極堆疊210。圖案化閘極堆疊210包括微影製程和蝕刻。微影製程形成圖案化的抗蝕層。在一例子中，微影製程包括抗蝕塗層、軟烘烤、曝光、曝光後烘烤(post-exposure baking，PEB)、顯影和硬烘烤。然後藉由使用圖案化的抗蝕層作為蝕刻罩幕，藉由蝕刻以圖案化閘極堆疊材料層。蝕刻製程可以包括至少一個蝕刻步驟。例如，可施用具有不同蝕刻劑的多個蝕刻步驟以蝕刻相應的閘極堆疊材料層。
在其他實施例中，也可以使用硬罩幕作為蝕刻罩幕以圖案化閘極堆疊材料層。硬罩幕可包括氮化矽、氮氧化矽、氧化矽、其他合適的材料或其組合。在閘極堆疊材料層上沉積硬罩幕層。藉由微影製程在硬罩幕層上形成圖案化的抗蝕層。然後，經由圖案化的抗蝕層的開口對硬罩幕進行蝕刻，從而形成圖案化的硬罩幕。之後可以使用合適的製程去除圖案化的抗蝕層，例如濕剝離(wet stripping)或電漿灰化(plasma etching)。
繼續參照第2B圖，閘極間隔物216包括介電材料並且可以具有至少一層膜層。在一些實施例中，閘極間隔物216可以包括氧化矽、氮化矽、氧氮化矽、其它合適的介電材料或 其組合。藉由沉積和各向異性蝕刻(如乾蝕刻)形成閘極間隔物216。
根據一些實施例，方法繼續進行到操作106，其中在半導體基板202之中分別形成源極/汲極特徵222(第2C圖)。在一些實施例中，藉由在半導體基板202之中形成相應的凹槽，進而形成源極/汲極特徵222，然後再生長源極/極性特徵，以填充相應的凹槽，此將於隨後進一步詳細描述。在一些實施例中，藉由包括蝕刻的操作，在主動區域114內的半導體基板202中形成一個或多個凹槽221。在一些實施例中，可以使用如濕(及/或乾)蝕刻製程，選擇地蝕刻基板202的材料，以形成凹槽221。進一步於這種實施例中，閘極堆疊210、閘極間隔物216以及STI 204共同用作蝕刻硬罩幕，從而在相應的閘極區域和汲極區域中形成凹槽221。在一些例子中，使用蝕刻劑如四氟化碳(CF4)、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、其它合適的蝕刻劑或其組合以形成凹槽221。在一些實施例中，形成凹槽221的寬度為約200Å至約800Å。於蝕刻製程後，使用合適的化學品以進行清洗製程。凹槽221以及閘極堆疊210大抵對準，特別是與閘極間隔物216的外邊緣對準。
如上所述，隨後藉由沉積製程，以半導體材料填充凹槽221，從而在晶體結構中磊晶生長源極/汲極特徵222。根據各種示意性實施例，可以由合適的製程形成源極/汲極特徵222，例如CVD製程。在一些替代性實施例中，可以由選擇性的沉積製程形成源極/汲極特徵222。用於形成源極/汲極特徵 222的沉積製程包括氯，其用於蝕刻效果並使沉積是有選擇性的。設計及調整選擇性沉積製程，以使其為磊晶生長，使得在凹槽221中形成的源極/汲極特徵222包括晶體結構的半導體材料。
繼續參考第2C圖，源極/汲極特徵222的半導體材料可以與基板202的半導體材料不同或相同。例如，半導體材料包括矽、碳化矽或矽鍺，而基板202是矽基板。在一些實施例中，當源極/汲極特徵222的半導體材料為矽且基板202為矽基板時，源極/汲極特徵222的半導體材料通常是被摻雜的以形成源極/汲極特徵。例如，當摻雜阱208是p型摻雜阱時，源極/汲極特徵222可以是n型摻雜的(即摻雜磷摻質)。類似地，當摻雜阱208是n型摻雜阱時，源極/汲極特徵222可以是p型摻雜的(即摻雜硼摻質)。
方法繼續進行到操作108，根據各種實施例，在半導體基板202上形成介電層224(第2D圖)。如圖所示，形成介電層224以覆蓋先前形成於半導體基板202之中/之上的特徵，例如STI特徵204、閘極堆疊210及源極/汲極特徵222等。在一些實施例中，形成介電層224以電性隔離在整個半導體裝置200中形成的一些元件，因此介電層224通常被稱為層間介電(interlayer dielectric，ILD)層。可以由至少一種低介電常數(介於約1至3之間的介電常數)材料形成介電層224，例如氧化矽、高分子材料或其組合。在一些實施例中，藉由使用旋轉塗佈製程，CVD製程或其組合形成介電層224。此外，介電層224可以包括約0.02μm至0.1μm的厚度。
根據各種實施例，方法繼續進行到操作110，其中在介電層224中形成一個或多個接觸孔226(第2E圖)。通常，為了進一步的製程步驟，配置形成接觸孔226，以露出相應的源極/汲極特徵222。在一些實施例中，由至少一個以下的製程步驟形成接觸孔226：在介電層224的頂表面上形成圖案化硬罩幕層(第2D圖)，其中圖案化硬罩幕層包括至少一個對應於各個源極/汲極特徵222的位置的開口；藉由使用圖案化硬罩幕層作為罩幕，進行至少一個(乾及/或濕)蝕刻製程，以通過硬罩幕層的開口選擇性地蝕刻介電層224；至少進行一個清洗製程。
根據一些實施例，方法繼續進行到操作112，其中由佈植製程227摻雜相應接觸孔226的側壁226S的上角(top corner)226C(第2F圖)。更具體來說，在一些實施例中，佈植製程227包括使用離子及/或擴散佈植技術藉由控制佈植製程227的入射角(θ)，造成複數摻質(例如硼、矽及/或氮)穿透到側壁226S的上角226C中。入射角可以介於約0。至約45°之間。在一些實施例中，佈植製程227是各向異性製程，其中摻質由電源/加速器加速(功率約1至10keV)，以入射角θ各向異性地撞擊在上角226C的頂表面上。如第2F圖所示，這種摻質可以穿透上角226C的頂表面，並延伸入上角226C一深度(例如約20~30nm)。也就是說，植入摻質於介電層224的上角(224')。在一些實施例中，植入的摻質可以幫助介電層224的上角(224')的抗蝕刻率增加，以承受至少一個蝕刻製程。因此，上角224'可能不會被蝕刻掉或甚至不會在後續進行蝕刻 製程期間時損壞。因此，一旦以導電材料填充接觸孔226而形成接點(細節將在後面討論)，則可以有利地避免如接點和閘極214之間的短路。在一些其他實施例中，如第2F圖所示，摻質更可以穿透到間隔物216，以使間隔物216的上角216'的抗蝕刻率也增加。
根據一些實施例，方法繼續進行到操作114，其中在半導體裝置200上進行至少一個預清洗製程230(第2G圖)。在一些實施例中，進行預清洗製程230以去除可能在側壁226S及/或源極/汲極特徵222的頂表面222T上形成的各種氧化物(如熱氧化物、原生氧化物等)。更具體來說，這樣的預清洗製程是等向性的製程。在一些實施例中，預清洗製程230包括：將半導體裝置200放置在腔室中；啟動電源以解離蝕刻氣體(例如氨(NH3)和三氟化氮(NF3))的混合物；並將蝕刻氣體與滌洗氣體(purge gas，例如氬氣)的混合物一起注入腔室中以開始蝕刻製程。應注意的是，根據一些實施例，由於摻雜製程227(第2F圖)使得上角224'(及/或上角216')具有增加的抗蝕刻率，所以接觸孔226的形態特徵可以大抵保持完整，而預清洗製程230仍然可以除去接觸孔226中不想要的殘留物/顆粒。
根據一些實施例，方法繼續進行到操作116，其中在相應的源極/汲極特徵222(第2H圖)上形成接觸層232。在一些實施例中，接觸層232包括金屬矽化物層。這種金屬矽化物層232可以由至少一個以下的製程形成：在其源極/汲極特徵222上形成金屬層(例如鈦、鈷、鉭、鎳、鉑、鉿、鈀、鎢、 鉬、鈮或其組合)；並退火半導體裝置200以在源極/汲極特徵與相應的金屬層之間開始矽化反應。因此，在相應的源極/汲極特徵222上形成金屬矽化物層232。在一些實施例中，金屬矽化物層232具有約1至約8nm的厚度。在一些實施例中，隨後可以在金屬矽化物(接觸)層232上形成阻障層(如金屬氮化物層)。
根據一些實施例，方法繼續進行到操作118，其中以導電接點材料填充接觸孔226，以形成相應的源極/汲極接點(栓塞)234(第2I圖)。導電接點材料可以包括如鎢、銅、鋁或其組合的各種導電材料中的任何一種。在一些實施例中，形成源極/汲極接點234可以包括至少一個以下製程步驟：用至少一種上述導電接點材料沉積接觸孔226(如CVD、ALD、MOCVD等)；並進行平坦化製程(如CMP製程)以去除過量沉積的導電接點材料。
在一實施例中，本發明揭露了一種半導體裝置之製造方法，包括形成一接觸孔，該接觸孔係配置成於一介電層中露出該半導體裝置之一源極/汲極特徵，其中該接觸孔包括一第一側壁，其為該介電層一部分；摻雜該第一側壁之一上部；以及進行一蝕刻製程從而去除該接觸孔中之氧化物。
在另一實施例中，本發明揭露了一種半導體裝置之製造方法，包括：形成一閘極堆疊，包括一閘極和沿著該閘極之一側壁延伸之一間隔層；於鄰近該閘極堆疊處形成一源極/汲極特徵；於該閘極堆疊和該源極/汲極特徵上形成一介電層；於該介電層中形成一接觸孔，以露出該源極/汲極特徵， 其中該接觸孔包括藉由該間隔層及該介電層之一部分形成之一第一側壁；摻雜該第一側壁之一上部；以及進行一蝕刻製程從而去除該接觸孔中之氧化物。
在又一實施例中，本發明揭露了一半導體裝置，包括：一導電栓塞，位於一基板上；一閘極堆疊，沿著該導電栓塞鄰近於該第一側壁之該導電栓塞；以及一介電層，沿著該導電栓塞之一第二側壁鄰近於該導電栓塞，該第二側壁與該第一側壁相對；其中沿著該第二側壁之該介電層之至少一上部包括複數撞入摻質。
如本發明一些實施例所述之半導體裝置之製造方法，更包括於該蝕刻製程後於該源極/汲極特徵上形成一金屬矽化物層；以及以一導電材料填充該接觸孔，從而形成該半導體裝置之一接點。
如本發明一些實施例所述之半導體裝置之製造方法，其中該摻雜該第一側壁之該上部包括：各向異性地將摻質撞擊至該第一側壁之一上角(upper corner)中。
如本發明一些實施例所述之半導體裝置之製造方法，其中該摻質包括硼、矽、氮和其組合中至少一種。
如本發明一些實施例所述之半導體裝置之製造方法，更包括於形成該接觸孔前形成一閘極堆疊，包括一閘極和沿著該閘極之一側壁設置之一間隔層。
如本發明一些實施例所述之半導體裝置之製造方法，其中該介電層之一部分覆蓋該閘極。
如本發明一些實施例所述之半導體裝置之製造方 法，其中該接觸孔包括由該間隔層之一側壁形成之一第二側壁。
如本發明一些實施例所述之半導體裝置之製造方法，更包括藉由各向異性地將摻質撞擊至該第二側壁之一上部中，摻雜該第二側壁之該上部。
如本發明另一些實施例所述之半導體裝置之製造方法，更包括於該源極/汲極特徵上形成一金屬矽化物層；以及以一導電材料填充該接觸孔，從而形成該半導體裝置之一接點。
如本發明另一些實施例所述之半導體裝置之製造方法，其中該摻雜該第一側壁之該上部包括：各向異性地將摻質撞擊至該第一側壁之一上角中。
如本發明另一些實施例所述之半導體裝置之製造方法，其中該摻質包括硼、矽、氮和其組合中至少一種。
如本發明另一些實施例所述之半導體裝置之製造方法，其中該摻質穿透該間隔層之一側壁及該介電層之該部分之一上角面(upper corner surface)。
如本發明另一些實施例所述之半導體裝置之製造方法，其中該接觸孔包括由該介電層之另一部分形成之一第二側壁。
如本發明另一些實施例所述之半導體裝置之製造方法，其中該摻質穿透該介電層之該另一部分之一上角面。
如本發明又一些實施例所述之半導體裝置，其中該導電栓塞藉由一金屬矽化物層耦接至於該基板中之一源極/ 汲極特徵。
如本發明又一些實施例所述之半導體裝置，其中該摻質包括硼、矽、氮和其組合中至少一種。
如本發明又一些實施例所述之半導體裝置，其中該些撞入摻質分佈在整個該介電層之一上角面。
如本發明又一些實施例所述之半導體裝置，其中該閘極堆疊包括一閘極介電層、該閘極介電層上之一閘極及沿著該閘極介電層及該閘極之側壁之一間隔層。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明的精神及範圍。

Claims (1)

  1. 一種半導體裝置之製造方法，包括：形成一接觸孔，該接觸孔係配置成於一介電層中露出該半導體裝置之一源極/汲極特徵，其中該接觸孔包括一第一側壁，其為該介電層一部分；摻雜該第一側壁之一上部；以及進行一蝕刻製程從而去除該接觸孔中之氧化物。
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