CN108615701A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置制造方法，包括形成接触孔，接触孔是配置成于介电层中露出半导体装置的源极/漏极特征，其中接触孔包括第一侧壁，其为介电层一部分；掺杂第一侧壁的上部；以及进行蚀刻制程从而去除接触孔中的氧化物。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及半导体装置的制造方法，且特别关于形成半导体装置的接点(contact)的方法。
背景技术
半导体工业已经进入纳米技术制程节点以追求更高的装置密度、更高的性能和更低的成本。在集成电路(IC)进化过程中，功能密度(单位芯片面积的互联装置数量)通常随着几何尺寸(使用制造制程可以创建的最小元件或线)下降而增加。这种微缩化的过程通常可提高生产效率和降低相关成本。尽管在材料和制造方面已取得了进展，但无论是平面(如平面场效晶体管)或三维(如鳍式场效晶体管)装置的微缩化都是具有挑战性的。举例来说，这种微缩化降低了可用于将晶体管连接到其它元件的面积。因此，在这种有限区域的内连线结构可能不利地影响相应的接合电阻(junction resistance)，进而降低晶体管的开关速度。
各种技术已被提出以克服这一点。其中，通常将金属硅化物形成在晶体管的源极/漏极特征和相应的内连线结构(如源极/漏极接点)之间以降低接合电阻。通常，在形成上述金属硅化物层之前会执行预清洗制程(如至少一个蚀刻制程)。虽然预清洗制程有利地除去不需要的残留物/颗粒(例如氧化物)，但由于预清洗制程的等向性特征，预清洗制程也可能对围边元件和结构造成一些损坏。围边元件和结构(如间隔层、层间介电层等)的损坏可能又导致在栅极和源极/漏极接点之间形成桥接，这可能引起各种问题，例如短路。因此，形成晶体管源极/漏极接点的现有技术并不完全令人满意。
发明内容
本发明实施例包括一种半导体装置的制造方法，包括：形成接触孔，接触孔是配置成于介电层中露出半导体装置的源极/漏极特征，其中接触孔包括第一侧壁，其为介电层一部分；掺杂第一侧壁的上部；以及进行蚀刻制程从而去除接触孔中的氧化物。
本发明实施例亦包括一种半导体装置的制造方法，包括：形成栅极堆迭，包括栅极和沿着栅极的侧壁延伸的间隔层；于邻近栅极堆迭处形成源极/漏极特征；于栅极堆迭和源极/漏极特征上形成介电层；于介电层中形成接触孔，以露出源极/漏极特征，其中接触孔包括通过间隔层及介电层的一部分形成的第一侧壁；掺杂第一侧壁的上部；以及进行蚀刻制程从而去除接触孔中的氧化物。
本发明实施例亦包括一半导体装置，包括：导电栓塞，位于基板上；栅极堆迭，沿着导电栓塞邻近于第一侧壁的导电栓塞；以及介电层，沿着导电栓塞的第二侧壁邻近于导电栓塞，第二侧壁与第一侧壁相对；其中沿着第二侧壁的介电层的至少一上部包括多个撞入掺质。
附图说明
以下将配合说明书附图详述本发明的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例示出且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明的特征。
图1是根据本发明一实施例示出形成半导体装置方法的流程图。
图2A、2B、2C、2D、2E、2F、2G、2H和2I是根据一些实施例，通过如图1所示的方法制造，于各种制造阶段期间的示例性半导体装置剖面图。
附图标记说明：
102、104、106、108、110、112、114、116、118～步骤
200～半导体装置
202～基板
204～STI特征
206～主动区
208～掺杂阱
212～栅极介电特征
214～栅极
216～栅极间隔物
216’、224’、226C～上角
220～通道区
222～源极/漏极特征
222T～顶表面
224～介电层
226～接触孔
226S～侧壁
227～注入制程
230～预清洗制程
232～金属硅化物(接触)层
234～源极/漏极接点
θ～入射角
具体实施方式
以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明。当然这些实施例仅用以例示，且不该以此限定本发明的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
本发明提供了可免于上述问题的半导体装置制造方法的一些实施例。本发明的一些实施例提供了形成互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管的源极/漏极接点的方法，其中在欲形成源极/漏极接点的接触孔侧壁进行掺杂。具体来说，这种掺杂制程是在侧壁相应的上角(upper corner)各向异性地进行。因此可以减少被掺杂侧壁的蚀刻速度，即增加抗蚀刻率(etch resistivity)。根据一些实施例，增加的抗蚀刻率有助于侧壁承受通常在接触孔中形成金属硅化物(silicide)层之前所使用的一个或多个蚀刻制程(如上述预清洗制程)。此外，本发明实施例的方法不需要生成额外的结构或元件，使得这些方法能够无缝整合到现有的CMOS制造技术中。
图1是根据本发明一实施例示出形成半导体装置200的方法100的流程图。须注意的是，方法100仅是一个例子，并不用于限制本发明。可以在方法100之前、之中和之后提供额外的操作，并且可以根据附加实施例来替换、消除或变动所描述的一些操作。下面配合第2A-2I图描述方法100，这些剖面图示出了在各种制造阶段的半导体装置200的一部分。
于一些实施例中，半导体装置200包括一个或多个场效应晶体管(field effecttransistors，FETs)。此外，虽然半导体装置200是建构为平面FET结构，在一些实施例中，所公开的方法100可以用于制造三维FET结构，例如鳍式FET(FinFET)结构。
根据一些实施例，方法100是从提供半导体基板202(图2A)的操作102开始。如图2A的示例性实施例所示，半导体装置200包括半导体基板202。在一些实施例中，半导体基板202包括硅。或者，半导体基板202包括锗、硅锗或其它适当的半导体材料，例如三五族化合物材料。在一些其他实施例中，半导体基板202可以包括用于通过适当技术形成用于隔离的内埋介电材料层(buried dielectric material layer)，例如通常称为氧离子植入硅晶隔离法(separation by implanted oxygen，SIMOX)的技术。在一些其他实施例中，半导体基板202可以是绝缘体上半导体，例如绝缘体上硅(silicon on insulator，SOI)。
作为用于说明的各种例子，半导体装置200包括其他元件或特征。在一些实施例中，在半导体基板202中形成隔离特征，如各种浅沟槽隔离(shallow trench isolation，STI)特征204，并且定义主动区(或半导体区)206。STI特征204隔离并包围主动区206。在一个例子中，半导体基板202的顶表面和STI特征204的顶表面可共面，造成共同的顶表面。在另一个例子中，上述半导体基板202的顶表面和STI特征204的顶表面不共面，造成三维结构，如鳍式FET(FinFET)结构。
在一些实施例中，STI特征204的形成包括：形成有开口的硬掩模，用于定义STI特征的区域；通过硬掩模的开口蚀刻半导体基板202，以在半导体基板202中形成沟槽；沉积至少一种介电材料以填充沟槽；并进行化学机械抛光(chemical mechanical polishing，CMP)制程。作为一示例，STI特征204的深度在约50nm和约500nm之间。更具体来说，硬掩模的形成包括沉积硬掩模层；以光刻制程在硬掩模上形成图案化的抗蚀层(resist layer)；并使用图案化的抗蚀层作为蚀刻掩模，蚀刻硬掩模层。介质材料的沉积还包括热氧化沟槽，然后通过化学气相沉积(chemical vapor deposition，CVD)制程，以介电材料如氧化硅填充沟槽。在一个例子中，用于填充沟槽的CVD制程包括高密度等离子体CVD(high densityplasma CVD，HDP-CVD)。在一些实施例中，STI特征204的形成包括在化学机械抛光之后去除硬掩模。在另一实施例中，硬掩模包括由热氧化形成的氧化硅层和由CVD制程在氧化硅层上形成的氮化硅。
在图2A中，主动区206是设计以形成FET，例如p型FET(pFET)或n型FET(nFET)。在一些实施例中，可以在主动区206中形成掺杂阱208。在一些实施例中，掺杂阱208包括分布在将形成pFET的主动区206中的n型掺质，例如磷(P)及/或砷(As)。可以通过合适的掺杂制程，例如至少一个离子注入制程，经过掩模层的开口将n型掺质导入到n型阱208中。在一些其它例子中，掺杂阱208包括分布在将形成nFET的主动区206中的p型掺质，例如硼(B)。可以通过合适的掺杂制程，例如至少一个离子注入制程，经过掩模层的开口将p型掺质导入到p型阱208中。STI特征204更具有限定掺质至所欲主动区的功能。在本示例中，在主动区206中形成掺杂阱208。在一个例子中，掺杂阱208植入基板202的n型或p型掺质的相应掺杂浓度可为约1016至1018cm-3间。在另一例子中，掺杂阱208可以具有约0.5μm至2μm的深度。
根据各种实施例，方法继续至操作106，其中在半导体基板202的顶表面上形成栅极堆迭210(图2B)。如图2B所示，在主动区206中形成栅极堆迭210。此外，在一些实施例中，栅极堆迭210位于定义于主动区206中的通道区220之上，并与之垂直对准。当操作期间相应的FET开启时，通道区220作为导电路径。
在一些实施例中，栅极堆迭210包括设置在半导体基板202上的栅极介电特征212和设置在栅极介电特征212上的栅极214。半导体装置200可还包括设置在栅极堆迭210的侧壁上的栅极间隔物216。
更具体来说，栅极介电特征212包括栅极介电材料，如氧化硅或具有较高介电常数的合适介电材料(高介电常数介电材料，high-k dielectric material)。根据一些示意性实施例，栅极介电特征212可以包括一层以上介电材料层。例如，栅极介电特征212可以包括层间介电层，例如氧化硅，以及界面层上的高介电常数介电材料层。
栅极214包括导电材料层，例如掺杂多晶硅、金属、金属合金、金属硅化物或其组合。在一些实施例中，栅极214包括一层以上导电材料层。例如，栅极214包括在栅极介电特征212上的具有适当功函数的第一导电层，以及设置在第一导电层上的第二导电层。在一个例子中，当形成pFET装置时，第一导电层是p型功函数金属层。p型功函数金属层的例子包括氮化钽及/或氮化钛。于另一例子中，当形成nFET装置时，第一导电层为n型功函数金属层。n型功函数金属层的例子包括钛及/或铝。第二导电层包括铝、钨、铜、掺杂多晶硅或其组合。
通过包括各种沉积制程和图案化的过程形成栅极堆迭210。在一实施例中，在半导体基板202上形成界面层。界面层可以包括由适当技术，例如原子层沉积(atomic layerdeposition，ALD)、热氧化或紫外线-臭氧氧化(UV-Ozone Oxidation)所形成的氧化硅。界面层的厚度可以小于随后，在一些实施例中，在界面层上形成高介电常数介电材料层。高介电常数介电层包括介电常数高于热氧化硅(约3.9)的介电材料。由合适的制程，如由ALD或其他合适的技术形成高介电常数介电材料层。其他形成高介电常数介电材料层的方法包括金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、物理气相沉积(Physical vapor deposition，PVD)、紫外线-臭氧氧化或分子束磊晶(molecular beam epitaxy，MBE)。于一实施例中，高介电常数介电材料包括HfO2。或者，高介电常数介质材料层包括金属氮化物、金属硅化物或其他金属氧化物。界面层和高介电常数介电材料层构成栅极介电层。
在一些实施例中，栅极214包括多晶硅材料。通过如CVD的制造技术，以在栅极介电层上形成多晶硅层。在一例子中，通过如PVD的制造技术，可以在高介电常数介电材料层和多晶硅层之间形成盖层(capping layer)。在一些例子中，盖层可以包括氮化钛(TiN)、氮化钽(TaN)或其组合。盖层可有一个或多个功能，例如扩散阻障、蚀刻停止及/或保护。
在沉积栅极介电层和多晶硅层之后，在基板202上形成一层栅极堆迭材料层。图案化栅极堆迭材料层以形成栅极堆迭210。图案化栅极堆迭210包括光刻制程和蚀刻。光刻制程形成图案化的抗蚀层。在一例子中，光刻制程包括抗蚀涂层、软烘烤、曝光、曝光后烘烤(post-exposure baking，PEB)、显影和硬烘烤。然后通过使用图案化的抗蚀层作为蚀刻掩模，通过蚀刻以图案化栅极堆迭材料层。蚀刻制程可以包括至少一个蚀刻步骤。例如，可施用具有不同蚀刻剂的多个蚀刻步骤以蚀刻相应的栅极堆迭材料层。
在其他实施例中，也可以使用硬掩模作为蚀刻掩模以图案化栅极堆迭材料层。硬掩模可包括氮化硅、氮氧化硅、氧化硅、其他合适的材料或其组合。在栅极堆迭材料层上沉积硬掩模层。通过光刻制程在硬掩模层上形成图案化的抗蚀层。然后，经由图案化的抗蚀层的开口对硬掩模进行蚀刻，从而形成图案化的硬掩模。之后可以使用合适的制程去除图案化的抗蚀层，例如湿剥离(wet stripping)或等离子体灰化(plasma etching)。
继续参照图2B，栅极间隔物216包括介电材料并且可以具有至少一层膜层。在一些实施例中，栅极间隔物216可以包括氧化硅、氮化硅、氧氮化硅、其它合适的介电材料或其组合。通过沉积和各向异性蚀刻(如干蚀刻)形成栅极间隔物216。
根据一些实施例，方法继续进行到操作106，其中在半导体基板202之中分别形成源极/漏极特征222(图2C)。在一些实施例中，通过在半导体基板202之中形成相应的凹槽，进而形成源极/漏极特征222，然后再生长源极/极性特征，以填充相应的凹槽，此将于随后进一步详细描述。在一些实施例中，通过包括蚀刻的操作，在主动区域114内的半导体基板202中形成一个或多个凹槽221。在一些实施例中，可以使用如湿(及/或干)蚀刻制程，选择地蚀刻基板202的材料，以形成凹槽221。进一步于这种实施例中，栅极堆迭210、栅极间隔物216以及STI 204共同用作蚀刻硬掩模，从而在相应的栅极区域和漏极区域中形成凹槽221。在一些例子中，使用蚀刻剂如四氟化碳(CF4)、四甲基氢氧化铵(tetramethylammoniumhydroxide，TMAH)、其它合适的蚀刻剂或其组合以形成凹槽221。在一些实施例中，形成凹槽221的宽度为约至约于蚀刻制程后，使用合适的化学品以进行清洗制程。凹槽221以及栅极堆迭210大抵对准，特别是与栅极间隔物216的外边缘对准。
如上所述，随后通过沉积制程，以半导体材料填充凹槽221，从而在晶体结构中磊晶生长源极/漏极特征222。根据各种示意性实施例，可以由合适的制程形成源极/漏极特征222，例如CVD制程。在一些替代性实施例中，可以由选择性的沉积制程形成源极/漏极特征222。用于形成源极/漏极特征222的沉积制程包括氯，其用于蚀刻效果并使沉积是有选择性的。设计及调整选择性沉积制程，以使其为磊晶生长，使得在凹槽221中形成的源极/漏极特征222包括晶体结构的半导体材料。
继续参考图2C，源极/漏极特征222的半导体材料可以与基板202的半导体材料不同或相同。例如，半导体材料包括硅、碳化硅或硅锗，而基板202是硅基板。在一些实施例中，当源极/漏极特征222的半导体材料为硅且基板202为硅基板时，源极/漏极特征222的半导体材料通常是被掺杂的以形成源极/漏极特征。例如，当掺杂阱208是p型掺杂阱时，源极/漏极特征222可以是n型掺杂的(即掺杂磷掺质)。类似地，当掺杂阱208是n型掺杂阱时，源极/漏极特征222可以是p型掺杂的(即掺杂硼掺质)。
方法继续进行到操作108，根据各种实施例，在半导体基板202上形成介电层224(图2D)。如图所示，形成介电层224以覆盖先前形成于半导体基板202之中/之上的特征，例如STI特征204、栅极堆迭210及源极/漏极特征222等。在一些实施例中，形成介电层224以电性隔离在整个半导体装置200中形成的一些元件，因此介电层224通常被称为层间介电(interlayer dielectric，ILD)层。可以由至少一种低介电常数(介于约1至3之间的介电常数)材料形成介电层224，例如氧化硅、高分子材料或其组合。在一些实施例中，通过使用旋转涂布制程，CVD制程或其组合形成介电层224。此外，介电层224可以包括约0.02μm至0.1μm的厚度。
根据各种实施例，方法继续进行到操作110，其中在介电层224中形成一个或多个接触孔226(图2E)。通常，为了进一步的制程步骤，配置形成接触孔226，以露出相应的源极/漏极特征222。在一些实施例中，由至少一个以下的制程步骤形成接触孔226：在介电层224的顶表面上形成图案化硬掩模层(图2D)，其中图案化硬掩模层包括至少一个对应于各个源极/漏极特征222的位置的开口；通过使用图案化硬掩模层作为掩模，进行至少一个(干及/或湿)蚀刻制程，以通过硬掩模层的开口选择性地蚀刻介电层224；至少进行一个清洗制程。
根据一些实施例，方法继续进行到操作112，其中由注入制程227掺杂相应接触孔226的侧壁226S的上角(top corner)226C(图2F)。更具体来说，在一些实施例中，注入制程227包括使用离子及/或扩散注入技术通过控制注入制程227的入射角(θ)，造成多个掺质(例如硼、硅及/或氮)穿透到侧壁226S的上角226C中。入射角可以介于约0°至约45°之间。在一些实施例中，注入制程227是各向异性制程，其中掺质由电源/加速器加速(功率约1至10keV)，以入射角θ各向异性地撞击在上角226C的顶表面上。如图2F所示，这种掺质可以穿透上角226C的顶表面，并延伸入上角226C一深度(例如约20～30nm)。也就是说，植入掺质于介电层224的上角(224')。在一些实施例中，植入的掺质可以帮助介电层224的上角(224')的抗蚀刻率增加，以承受至少一个蚀刻制程。因此，上角224'可能不会被蚀刻掉或甚至不会在后续进行蚀刻制程期间时损坏。因此，一旦以导电材料填充接触孔226而形成接点(细节将在后面讨论)，则可以有利地避免如接点和栅极214之间的短路。在一些其他实施例中，如图2F所示，掺质还可以穿透到间隔物216，以使间隔物216的上角216'的抗蚀刻率也增加。
根据一些实施例，方法继续进行到操作114，其中在半导体装置200上进行至少一个预清洗制程230(图2G)。在一些实施例中，进行预清洗制程230以去除可能在侧壁226S及/或源极/漏极特征222的顶表面222T上形成的各种氧化物(如热氧化物、原生氧化物等)。更具体来说，这样的预清洗制程是等向性的制程。在一些实施例中，预清洗制程230包括：将半导体装置200放置在腔室中；启动电源以解离蚀刻气体(例如氨(NH3)和三氟化氮(NF3))的混合物；并将蚀刻气体与涤洗气体(purge gas，例如氩气)的混合物一起注入腔室中以开始蚀刻制程。应注意的是，根据一些实施例，由于掺杂制程227(图2F)使得上角224'(及/或上角216')具有增加的抗蚀刻率，所以接触孔226的形态特征可以大抵保持完整，而预清洗制程230仍然可以除去接触孔226中不想要的残留物/颗粒。
根据一些实施例，方法继续进行到操作116，其中在相应的源极/漏极特征222(图2H)上形成接触层232。在一些实施例中，接触层232包括金属硅化物层。这种金属硅化物层232可以由至少一个以下的制程形成：在其源极/漏极特征222上形成金属层(例如钛、钴、钽、镍、铂、铪、钯、钨、钼、铌或其组合)；并退火半导体装置200以在源极/漏极特征与相应的金属层之间开始硅化反应。因此，在相应的源极/漏极特征222上形成金属硅化物层232。在一些实施例中，金属硅化物层232具有约1至约8nm的厚度。在一些实施例中，随后可以在金属硅化物(接触)层232上形成阻障层(如金属氮化物层)。
根据一些实施例，方法继续进行到操作118，其中以导电接点材料填充接触孔226，以形成相应的源极/漏极接点(栓塞)234(图2I)。导电接点材料可以包括如钨、铜、铝或其组合的各种导电材料中的任何一种。在一些实施例中，形成源极/漏极接点234可以包括至少一个以下制程步骤：用至少一种上述导电接点材料沉积接触孔226(如CVD、ALD、MOCVD等)；并进行平坦化制程(如CMP制程)以去除过量沉积的导电接点材料。
在一实施例中，本发明公开了一种半导体装置的制造方法，包括形成一接触孔，该接触孔是配置成于一介电层中露出该半导体装置的一源极/漏极特征，其中该接触孔包括一第一侧壁，其为该介电层一部分；掺杂该第一侧壁的一上部；以及进行一蚀刻制程从而去除该接触孔中的氧化物。
在另一实施例中，本发明公开了一种半导体装置的制造方法，包括：形成一栅极堆迭，包括一栅极和沿着该栅极的一侧壁延伸的一间隔层；于邻近该栅极堆迭处形成一源极/漏极特征；于该栅极堆迭和该源极/漏极特征上形成一介电层；于该介电层中形成一接触孔，以露出该源极/漏极特征，其中该接触孔包括通过该间隔层及该介电层的一部分形成的一第一侧壁；掺杂该第一侧壁的一上部；以及进行一蚀刻制程从而去除该接触孔中的氧化物。
在又一实施例中，本发明公开了一半导体装置，包括：一导电栓塞，位于一基板上；一栅极堆迭，沿着该导电栓塞邻近于该第一侧壁的该导电栓塞；以及一介电层，沿着该导电栓塞的一第二侧壁邻近于该导电栓塞，该第二侧壁与该第一侧壁相对；其中沿着该第二侧壁的该介电层的至少一上部包括多个撞入掺质。
如本发明一些实施例所述的半导体装置的制造方法，还包括于该蚀刻制程后于该源极/漏极特征上形成一金属硅化物层；以及以一导电材料填充该接触孔，从而形成该半导体装置的一接点。
如本发明一些实施例所述的半导体装置的制造方法，其中该掺杂该第一侧壁的该上部包括：各向异性地将掺质撞击至该第一侧壁的一上角(upper corner)中。
如本发明一些实施例所述的半导体装置的制造方法，其中该掺质包括硼、硅、氮和其组合中至少一种。
如本发明一些实施例所述的半导体装置的制造方法，还包括于形成该接触孔前形成一栅极堆迭，包括一栅极和沿着该栅极的一侧壁设置的一间隔层。
如本发明一些实施例所述的半导体装置的制造方法，其中该介电层的一部分覆盖该栅极。
如本发明一些实施例所述的半导体装置的制造方法，其中该接触孔包括由该间隔层的一侧壁形成的一第二侧壁。
如本发明一些实施例所述的半导体装置的制造方法，还包括通过各向异性地将掺质撞击至该第二侧壁的一上部中，掺杂该第二侧壁的该上部。
如本发明另一些实施例所述的半导体装置的制造方法，还包括于该源极/漏极特征上形成一金属硅化物层；以及以一导电材料填充该接触孔，从而形成该半导体装置的一接点。
如本发明另一些实施例所述的半导体装置的制造方法，其中该掺杂该第一侧壁的该上部包括：各向异性地将掺质撞击至该第一侧壁的一上角中。
如本发明另一些实施例所述的半导体装置的制造方法，其中该掺质包括硼、硅、氮和其组合中至少一种。
如本发明另一些实施例所述的半导体装置的制造方法，其中该掺质穿透该间隔层的一侧壁及该介电层的该部分的一上角面(upper corner surface)。
如本发明另一些实施例所述的半导体装置的制造方法，其中该接触孔包括由该介电层的另一部分形成的一第二侧壁。
如本发明另一些实施例所述的半导体装置的制造方法，其中该掺质穿透该介电层的该另一部分的一上角面。
如本发明又一些实施例所述的半导体装置，其中该导电栓塞通过一金属硅化物层耦接至于该基板中的一源极/漏极特征。
如本发明又一些实施例所述的半导体装置，其中该掺质包括硼、硅、氮和其组合中至少一种。
如本发明又一些实施例所述的半导体装置，其中所述撞入掺质分布在整个该介电层的一上角面。
如本发明又一些实施例所述的半导体装置，其中该栅极堆迭包括一栅极介电层、该栅极介电层上的一栅极及沿着该栅极介电层及该栅极的侧壁的一间隔层。
上述内容概述许多实施例的特征，因此任何所属技术领域中技术人员，可更加理解本发明的各面向。任何所属技术领域中技术人员，可能无困难地以本发明为基础，设计或修改其他制程及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。任何所属技术领域中技术人员也应了解，在不脱离本发明的构思和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明的构思及范围。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一接触孔，该接触孔是配置成于一介电层中露出该半导体装置的一源极/漏极特征，其中该接触孔包括一第一侧壁，其为该介电层一部分；
掺杂该第一侧壁的一上部；以及
进行一蚀刻制程从而去除该接触孔中的氧化物。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020019301A1 (en) * 2018-07-27 2020-01-30 Yangtze Memory Technologies Co., Ltd. Multiple-stack three-dimensional memory device and fabrication method thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211257B2 (en) * 2018-08-31 2021-12-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device fabrication with removal of accumulation of material from sidewall
CN112750761A (zh) * 2019-10-31 2021-05-04 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US11791204B2 (en) 2020-04-21 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with connecting structure having a doped layer and method for forming the same
TWI784450B (zh) * 2020-04-28 2022-11-21 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US11652053B2 (en) 2020-04-28 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
US11742210B2 (en) * 2020-06-29 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Deposition window enlargement
US20220231137A1 (en) * 2021-01-19 2022-07-21 Applied Materials, Inc. Metal cap for contact resistance reduction
TWI817325B (zh) * 2021-11-08 2023-10-01 南亞科技股份有限公司 在多個導電栓塞之間具有矽化物部的半導體元件結構及其製備方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921708B1 (en) * 2000-04-13 2005-07-26 Micron Technology, Inc. Integrated circuits having low resistivity contacts and the formation thereof using an in situ plasma doping and clean
US6455428B1 (en) * 2000-10-26 2002-09-24 Vanguard International Semiconductor Corporation Method of forming a metal silicide layer
KR100724565B1 (ko) * 2005-07-25 2007-06-04 삼성전자주식회사 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들
KR101524824B1 (ko) * 2009-01-21 2015-06-03 삼성전자주식회사 패턴 구조체 형성 방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020019301A1 (en) * 2018-07-27 2020-01-30 Yangtze Memory Technologies Co., Ltd. Multiple-stack three-dimensional memory device and fabrication method thereof
US10868031B2 (en) 2018-07-27 2020-12-15 Yangtze Memory Technologies Co., Ltd. Multiple-stack three-dimensional memory device and fabrication method thereof
US11968832B2 (en) 2018-07-27 2024-04-23 Yangtze Memory Technologies Co., Ltd. Multiple-stack three-dimensional memory device and fabrication method thereof

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