CN110571190B - 接触插塞的形成方法和刻蚀方法 - Google Patents

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Abstract

本发明涉及接触插塞的形成方法和刻蚀方法。接触插塞的形成方法包括：提供形成有晶体管、覆盖晶体管的介质层、位于介质层上的硬掩模层的衬底，晶体管包括栅极区和源漏区，硬掩模层的材料包括氮氧化硅和/或氮化硅；执行第一干法刻蚀和第二干法刻蚀，刻蚀硬掩模层和介质层，以形成贯穿介质层的接触孔；执行第三干法刻蚀以去除剩余的硬掩模层，最后在接触孔中填充导电材料以形成接触插塞。其中，第三干法刻蚀的工艺气体包含二氧化硫，可以减少对介质层的损坏，并且第三干法刻蚀还可以去除被接触孔暴露出的接触孔蚀刻停止层，从而节约工序。本发明另外提供了利用工艺气体包含二氧化硫的干法刻蚀去除氮氧化硅和/或氮化硅的方法。

Description

接触插塞的形成方法和刻蚀方法
技术领域
本发明涉及集成电路制造工艺技术领域，尤其涉及一种接触插塞的形成方法和一种刻蚀方法。
背景技术
在集成电路制造领域，通常涉及反复多次地在晶圆上沉积材料层并作与光刻工艺相关的图形化处理，其中，较典型的是利用干法或湿法刻蚀将图形以外的例如硅基材料或有机材料去除。
在制造金属氧化物半导体场效应晶体管(Metal oxide semiconductor Field-Effect Transistor，MOSFET，以下简称MOS晶体管)的工艺中，氮氧化硅(SiON)和氮化硅(SiN)由于较好的硬度、化学稳定性以及较强的掩蔽能力，可以被用作MOS晶体管制造过程中的钝化层、保护层、刻蚀(或化学机械研磨)的停止层以及硼(B)、磷(P)、砷(As)、镓(Ga)等材料或孔的掩蔽层。目前对氮氧化硅和氮化硅的刻蚀工艺通常采用含氟气体(如CxFy)的干法刻蚀或者利用磷酸溶液的湿法刻蚀进行。
另一方面，随着集成电路制造技术向集成度越来越高的方向发展，MOS晶体管本身尺寸持续减小，对其制造工艺的要求也越来越高。为了克服晶体管的短沟道效应，鳍式场效应晶体管(Fin Field-Effect Transistor，以下简称FinFET)受到了广泛关注，FinFET一般包括具有高深宽比的半导体鳍部、覆盖在鳍部的顶面和侧面的栅极结构以及位于该栅极结构两侧的鳍部内的源漏区，此外，通常在FinFET上形成有覆盖栅极结构及源漏区的介质层和硬掩模层，在介质层中还形成有用于与源漏区电连接的接触插塞。
现有工艺在形成接触插塞时，对硬掩模层的刻蚀过程容易对衬底上的其他材料层造成损伤，导致FinFET的性能不良。
发明内容
本发明的目的在于提供一种接触插塞的形成方法和一种刻蚀方法，以解决技术问题中在形成接触插塞时，容易造成晶体管性能不良的问题。
本发明另一个要解决的技术问题是利用两次刻蚀分别去除硬掩模层和被暴露的接触孔蚀刻停止层使得工艺复杂的问题。
为解决上述问题，本发明提供了一种接触插塞的形成方法，其特征在于，包括：提供衬底，所述衬底上依次形成有晶体管、覆盖所述晶体管的介质层、位于介质层上的硬掩模层，所述晶体管包括栅极区和源漏区，所述硬掩模层的材料包括氮氧化硅和/或氮化硅；执行第一干法刻蚀，以在所述硬掩模层中形成与所述源漏区对应的沟槽；执行第二干法刻蚀，以在所述沟槽的下方形成贯穿所述介质层的接触孔；执行第三干法刻蚀，以去除剩余的所述硬掩模层；以及在所述接触孔中填充导电材料以形成接触插塞，其中，所述第三干法刻蚀的工艺气体包含二氧化硫。
可选的，所述第一干法刻蚀的工艺气体包含二氧化硫。
可选的，所述源漏区覆盖有接触孔刻蚀停止层，所述接触孔蚀刻停止层的材料包括氮氧化硅和/或氮化硅。
可选的，所述接触孔暴露出所述接触孔蚀刻停止层。
可选的，所述第三干法刻蚀还去除被所述接触孔暴露出的所述接触孔蚀刻停止层。
可选的，所述第三干法刻蚀的工艺气体还包含氧气。
可选的，所述二氧化硫的流量为100～200sccm，所述氧气的流量为10～50sccm。
可选的，所述第三干法刻蚀的工艺气体还包含氦气，所述氦气的流量为20～100sccm。
可选的，所述晶体管是鳍式场效应晶体管。
发明人研究发现，在形成FinFET的接触插塞时，常采用氮化钛作为硬掩模层材料，并且利用SC1(包括NH4OH、H2O2及H2O)清洗液湿法去除该硬掩模层，但是这道湿法刻蚀容易对衬底上的其他材料如氮化硅、硅或磷化硅等造成损伤，导致FinFET的性能不良，另外在FinFET的源漏区如果形成有接触孔蚀刻停止层，还需通过另外一道干法刻蚀去除该接触孔蚀刻停止层，工艺复杂。
本发明提供的接触插塞的形成方法，在衬底上的晶体管上依次形成了介质层和硬掩模层，所述硬掩模层的材料包括氮氧化硅和/或氮化硅，去除所述硬掩模层的第三干法刻蚀的工艺气体包含二氧化硫，对介质层的刻蚀选择比较高，可以减少对介质层的损坏。
进一步的，所述源漏区覆盖有接触孔蚀刻停止层，所述第三干法刻蚀可以去除被所述接触孔暴露出的所述接触孔蚀刻停止层，与现有工艺中分别利用湿法工艺和干法工艺去除氮化钛硬掩模层和接触孔蚀刻停止层的方法相比，利用第三干法刻蚀可以去除两层材料，从而省去湿法工艺，节约工序，并且还可以减小对接触孔蚀刻停止层下方的应力层材料磷化硅的损伤。
另外，本发明还提供了一种刻蚀方法，利用工艺气体包含二氧化硫的干法刻蚀去除氮氧化硅和/或氮化硅。
所述刻蚀方法相对于利用湿法刻蚀去除氮氧化硅和/或氮化硅，干法刻蚀的精度更高，并且对被刻蚀表面的污染较小，另外，该刻蚀方法的工艺气体不含有氟，较易于进行废气处理。在用于集成电路制造工艺时，该刻蚀方法对可能位于氮氧化硅和/或氮化硅的功能层下方的氧化硅(SiO2)、磷化硅或硅的刻蚀速率很低，可以避免对下层材料的破坏。
附图说明
图1是一种接触插塞的形成方法在形成接触孔后的剖面示意图。
图2是一种接触插塞的形成方法在形成接触插塞后的一张剖面照片。
图3是本发明实施例的鳍式场效应晶体管的结构示意图。
图4是本发明实施例的接触插塞的形成方法的流程示意图。
图5至图14是本发明实施例的接触插塞的形成方法完成各步骤后的剖面示意图。
图15a是利用本发明实施例的刻蚀方法刻蚀氮氧化硅之前的剖面照片。
图15b是利用本发明实施例的刻蚀方法刻蚀氮氧化硅之后的剖面照片。
附图标记说明：
100、200-衬底；101、201-鳍部；102-锗硅层；103-磷化硅层；104、205-接触孔蚀刻停止层；105-介质层；206-第一介质层；208-第二介质层；202-隔离层；203-第一应力层；204-第二应力层；106、209-硬掩模层；10、20-接触孔；210-栅极结构；211-侧墙；212-栅极介电层；213-金属栅极；207-刻蚀阻挡层；220a-沟槽；230a-开口；220-第一掩模叠层；221-第一底部抗反射涂层；222-第一含硅底部抗反射层；223-第一光刻胶层；230-第二掩模叠层；231-第二底部抗反射涂层；232-第二含硅底部抗反射层；233-第二光刻胶层；1-氮氧化硅层。
具体实施方式
以下结合附图和具体实施例对本发明的接触插塞的形成方法和刻蚀方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
本实施例选择了具体环境下的较优结构描述本发明，具体以FinFET为例进行描述，然而，本发明还可以适用于其他MOS晶体管(例如平面型晶体管或静电感应晶体管)、非MOS晶体管的半导体器件、其他集成电路、电子结构等。
图1是一种接触插塞的形成方法在形成接触孔后的剖面示意图。参照图1，在衬底100上形成有晶体管，该晶体管具有FinFET的结构，即在衬底100上形成有鳍部101，FinFET包括PMOS晶体管和NMOS晶体管，其源漏区形成于鳍部101上，其中PMOS晶体管包括p型离子掺杂的源漏区，在PMOS晶体管的源漏区形成有锗硅(SiGe)层102以调整应力，NMOS晶体管包括n型离子掺杂的源漏区，在NMOS晶体管的源漏区形成有磷化硅(SiP)层103以调整应力，并且在锗硅层102和磷化硅层103表面还形成有接触孔蚀刻停止层104以提高器件的性能。
在FinFET上方依次形成有介质层105和硬掩模层106，在介质层105中形成了暴露出上述源漏区的接触孔10，接触孔10后续用于填充导电材料以形成FinFET的接触插塞。为了提高接触插塞的性能，在形成接触孔10之后填充导电材料之前，位于介质层105上方的硬掩模层106和被接触孔10暴露的接触孔蚀刻停止层104可以去除。
一种接触插塞的形成方法中，以氮化钛作为硬掩模层106的材料，为了去除这层氮化钛，通常利用包括SC1清洗液的湿法刻蚀，但是发明人研究发现，这道湿法刻蚀容易对接触孔蚀刻停止层104、接触孔蚀刻停止层104下方的磷化硅层103以及位于p型离子掺杂源漏区的硅层(未示出)造成损伤，导致FinFET的性能不良。
一种接触插塞的形成方法中，在去除硬掩模层106之后，利用另外一道干法刻蚀去除被接触孔10暴露的接触孔蚀刻停止层104，接触孔蚀刻停止层104的材料通常包括氮化硅，从而可以利用例如包括二氟甲烷(CH2F2)和氧气(O2)的干法刻蚀工艺去除接触孔蚀刻停止层104。但是这道干法刻蚀对介质层105材料(包括氧化硅)的选择比较小(约为2)，因而也容易对介质层105造成破坏，导致晶体管的性能不良。
图2是一种接触插塞的形成方法在形成接触插塞后的一张剖面照片。其中接触插塞的形成利用了上述接触插塞的形成方法，具体利用氮化钛作为硬掩模层材料，并且分别采用湿法刻蚀和干法刻蚀去除硬掩模层和接触孔蚀刻停止层，由图2可以看出，NMOS晶体管的源漏区的介质层105受到破坏，并且磷化硅层103材料减少，使得对应位置的FinFET功能不良。
本发明的实施例包括一种接触插塞的形成方法，利用氮氧化硅和/或氮化硅作为具有FinFET结构的晶体管的硬掩模层，并且利用工艺气体包含二氧化硫的干法刻蚀去除该硬掩模层。但需说明的是，本实施例的接触插塞的形成方法也可以用于其他晶体管或其他集成电路。
图3是用于本实施例的鳍式场效应晶体管(FinFET)的结构示意图。衬底200表面形成有突出于衬底200表面的多个鳍部201，栅极结构210横跨鳍部201。在衬底200上可形成一个或多个晶体管，所述晶体管的源漏区在鳍部201上的栅极结构210两侧形成。
图4是本实施例的接触插塞的形成方法的流程示意图。图5至图14是本发明实施例的接触插塞的形成方法完成各步骤后的剖面示意图。其中，图5、图7、图9、图10及图13中的剖面沿图3中的AA'方向，图6、图8、图11、图12及图14中的剖面沿图3中的BB'方向。需要说明的是，为了清晰起见，图3中并不体现本实施例中的FinFET的细节以及本实施例的接触插塞的形成方法的步骤。
以下结合图3至图14对本实施例所涉及的FinFET的结构以及接触插塞的形成方法作进一步详细地描述。
图5和图6是本发明实施例的接触插塞的形成方法在形成第一掩模层后的剖面示意图。参照图5和图6，本实施例的接触插塞的形成方法包括第一步骤S1：提供衬底200，衬底200上依次形成有晶体管、覆盖所述晶体管的介质层(本实施例包括第一介质层206和第二介质层208)、位于介质层上的硬掩模层209，所述晶体管包括栅极区和源漏区，硬掩模层209的材料包括氮氧化硅和/或氮化硅。
衬底200可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗衬底、绝缘体上锗硅衬底、玻璃衬底或Ⅲ-Ⅴ族化合物衬底，例如氮化镓衬底或者砷化镓衬底等，并且，在衬底200中可以形成有掺杂区域和/或隔离结构。
本实施例中，衬底200的材料例如是单晶硅，鳍部201通过刻蚀衬底200而形成，即衬底200和鳍部201的材料均为单晶硅，在另一实施例中，衬底200表面可形成有半导体层，该半导体层的材料可以是硅、锗、碳化硅或锗硅，鳍部201可以通过刻蚀该半导体层而形成。衬底200和鳍部201的材料选择并不受限制，可以根据工艺需求选择适合的材料，只要能够满足特定的工艺需求则可。鳍部201的形成方法可以是本领域技术人员公知的方法，此处不再赘述。
本实施例中，所述晶体管包括在衬底上形成的PMOS晶体管和NMOS晶体管，从而在多个鳍部201上既包括PMOS晶体管的栅极区和源漏区，也包括NMOS晶体管的栅极区和源漏区。在另一实施例中，衬底200上也可以仅包括PMOS晶体管或NMOS晶体管。
在形成鳍部201后，衬底200上还形成了横跨鳍部201的栅极结构210，栅极结构210定义了晶体管的栅极区。本实施例中，栅极结构210为金属栅极结构，金属栅极结构的形成方法可以为先栅工艺(gate first)或者后栅工艺(gate last)，本实施例中栅极结构210以后栅工艺形成。但是，本发明并不局限于金属栅极结构，栅极结构210可以是例如包括栅介电层和多晶硅栅极的非金属栅极结构。栅极结构210的形成方法并不局限于本实施例公开的方法。
本实施例中，先形成横跨鳍部201的伪栅结构，伪栅结构为后续形成金属栅极结构占据空间位置，伪栅结构包括依次叠加的伪栅氧化层和伪栅极，伪栅结构还包括位于其侧面的侧墙211，侧墙211可以作为后续接触插塞与栅极结构210之间的隔离层。侧墙211可以是单层结构，也可以是包括氮化硅、氮氧化硅、氧化硅的多层结构，并且，具有多层结构的侧墙211可以根据工艺需求非连续多次形成。
隔离层202可形成于衬底200表面，隔离层202覆盖鳍部201之间的衬底200，隔离层202还覆盖鳍部201靠近衬底200的侧面，隔离层202的表面位于鳍部201的顶表面以下约300埃至500埃。在另外的实施例中，在形成隔离层202之前，还可以在鳍部201的顶表面形成隔离层(或称保护层)。隔离层202的材料可以为氧化硅、氮化硅和/或氮氧化硅，本实施例中，隔离层202的材料为氧化硅。
对于本实施例，在形成伪栅结构以及隔离层202之后，可以在位于隔离层202上方且侧墙211两侧的鳍部201中形成所述晶体管的源漏区(本实施例的技术用语“源漏区”包括源区和漏区，下同)。
具体的，首先可执行LDD注入的步骤，该LDD注入的离子类型根据将要形成的半导体器件的电性决定，本实施例的晶体管包括PMOS晶体管和NMOS晶体管，那么，要形成的器件若是PMOS晶体管，LDD注入工艺掺入的杂质离子为磷、砷、锑、铋中的一种或其组合，要形成的器件若是NMOS晶体管，则注入的杂质离子为硼，从而可形成具有不同类型离子轻掺杂的源漏区。
形成所述源漏区的方法还包括：在上述轻掺杂的源漏区形成凹槽，采用外延工艺在所述凹槽内形成应力层。如图6所示，对于PMOS晶体管，在对应的鳍部201上的源漏区形成了第一凹槽，在该第一凹槽内形成第一应力层203，本实施例中第一应力层203的材料包括锗硅(SiGe)，硅和锗硅由于晶格失配从而形成压应力，并且第一应力层203包括呈“Σ”形状的侧面，即具有向伪栅结构底部延伸的顶角，从而能够向PMOS晶体管的沟道区提供较大的压应力以提高PMOS晶体管中空穴的迁移率，进而提高PMOS晶体管的电学性能。在第一应力层203上方，还可以形成硅盖帽层(Si capping layer)。
对于NMOS晶体管，在对应的鳍部201上的源漏区可形成第二应力层204，本实施例中第二应力层204的材料包括磷化硅(SiP)，并且第二应力层204包括伞状的表面，在另一实施例中，第二应力层204还可以包括碳化硅(SiC)，磷化硅和硅之间、碳化硅和硅之间的晶格失配能够向NMOS晶体管的沟道区施加拉应力，可以提高NMOS晶体管中电子的迁移率，进而提高NMOS晶体管的电学性能。
上述掺杂离子的工艺可以是离子注入工艺或原位掺杂工艺，在掺杂工艺结束之后，还可以包括对鳍部201进行退火处理的步骤。
本实施例在形成第一应力层203和第二应力层204后，还包括在衬底200上沉积接触孔蚀刻停止层(CESL)205的步骤，接触孔蚀刻停止层205的材料可包括氮氧化硅(SiON)、氮化硅(SiN)或硅碳氮(SiCN)等，本实施例中接触孔蚀刻停止层205包括在衬底200上形成的约100埃至300埃的氮化硅层。接触孔蚀刻停止层205一方面可以保护衬底200和鳍部201内的半导体器件或互连结构不受后续工艺的影响，另一方面可以作为后续刻蚀工艺的的停止层。
第一介质层206覆盖上述伪栅结构、源漏区以及接触孔蚀刻停止层205，第一介质层206的材料可包括氧化硅，具体可包括利用化学气相沉积(CVD)或高密度等离子体(HDP)制造形成的掺杂或非掺杂的氧化硅，第一介质层206还可以包括低介电常数(k)或超低k介质材料，第一介质层206的厚度约300埃至500埃。
在形成第一介质层206之后，可以利用干法刻蚀或者湿法刻蚀去除伪栅结构中的伪栅极以及伪栅极氧化层，在所形成的凹槽中沉积栅极介电层212和金属栅极213，从而得到本实施例中晶体管的栅极结构210。栅极介电层212优选为高k介电材料，例如是在二氧化铪(HfO2)中引入硅、铝、氮、镧(La)、钽(Ta)等元素并优化各元素比例所得到的高介电常数材料。金属栅极212可以通过多个薄膜堆栈形成，关于金属栅极的形成方法可以采用本领域技术人员公知的方法，此处不再赘述。
本实施例还可包括在第一介质层206和栅极结构210上方形成刻蚀阻挡层207的步骤。刻蚀阻挡层207可包括氮氧化硅和/或氮化硅，其厚度约100埃至300埃，刻蚀阻挡层207可用来保护栅极结构210，还可以作为后续形成的接触插塞的金属研磨停止层。在某些实施例中，也可以不包括刻蚀阻挡层207。
本实施例中，第二介质层208和硬掩模层209依次叠加形成在第一介质层206上方。第二介质层208覆盖了刻蚀阻挡层207，第二介质层208的材料可包括掺杂或非掺杂的氧化硅，还可以包括低k或超低k介质材料。在本实施例中，第二介质层208的材料是由等离子体增强氧化膜(Plasma Enhanced Oxide，简称PEOX)形成，其厚度约300埃至500埃。本实施例将在第一介质层206和第二介质层208中形成接触插塞。在另一实施例中，也可以不形成第二介质层208，硬掩模层209直接形成在第一介质层206上，则在第一介质层206中形成接触插塞。
本实施例中，硬掩模层209覆盖第二介质层208，硬掩模层209的材料为氮氧化硅，在另外的实施例中，硬掩模层209的材料也可以包括氮化硅或含碳材料。硬掩模层209在后续形成接触插塞的过程中，可以作为掩模以刻蚀下方的第二介质层208、刻蚀阻挡层207以及第一介质层206以形成暴露源漏区的接触孔。硬掩模层209相对于下方的第二介质层208来说，耐刻蚀性能好，有利于图案能够很好的转移到下方的第二介质层208、刻蚀阻挡层207以及第一介质层206中，使所形成的接触孔及接触插塞形貌更佳，有利于提高晶体管的良率。
本实施例的接触插塞的形成方法还包括第二步骤S2：执行第一干法刻蚀，以在硬掩模层209中形成与上述源漏区对应的沟槽220a。
图5和图6示出了用于刻蚀硬掩模层209的第一掩模叠层220，第一掩模叠层220用于利用第一光刻图形执行第一干法刻蚀从而在硬掩模层209形成沟槽。图7是在图5基础上利用第一光刻图形刻蚀硬掩模层209之后的剖面示意图。图8是在图6基础上利用第一光刻图形刻蚀硬掩模层209之后的剖面示意图。
参照图5至图8，在硬掩模层209上方形成第一掩模叠层220，第一掩模叠层220包括在硬掩模层209上方依次沉积的第一底部抗反射涂层(ODL)221、第一含硅底部抗反射层(SiARC)222和第一光刻胶层223，形成第一掩模叠层220可以避免图形倒塌，同时在蚀刻中形成保护。具体而言，可以先根据第一光刻图形图案化光刻胶层223，以第一光刻胶层223为掩模刻蚀打开第一硅底部抗反射层222、第一底部抗反射涂层221，以第一硅底部抗反射层222和第一底部抗反射涂层221刻蚀硬掩模层209，在硬掩模层209形成沟槽220a，然后去除剩余的第一掩模叠层220，例如用灰化的方法。
本实施例中，硬掩模层209的材料包括氮氧化硅，并且，刻蚀硬掩模层209的第一干法刻蚀的工艺气体包含二氧化硫(SO2)。具体的，第一干法刻蚀的工艺气体包括二氧化硫、氧气以及氦气(He)，其中，所述二氧化硫的流量为100sccm(标准毫升每分钟)至200sccm，所述氧气的流量为10sccm至50sccm，而所述氦气的流量为20sccm至100sccm。该干法刻蚀过程可以在采用反应离子刻蚀(Reactive ion etching，RIE)方式或者电感耦合等离子体刻蚀(Inductively coupledplasma，ICP)方式的刻蚀机台进行，该干法刻蚀过程中的压强约10mTorr(毫托)至20mTorr，激发功率约500W至800W。但本发明并不局限于此，第一干法刻蚀工艺的具体参数可以根据工艺需求以及所刻蚀材料的性质进行调节。
与利用湿法刻蚀硬掩模层的方法相比，干法刻蚀通常是各向异性刻蚀，刻蚀速率较为恒定，因而刻蚀精度更好，另外实验证明，本实施例中的第一干法刻蚀对位于硬掩模层209下方的第二介质层208的材料PEOX的刻蚀速率很低，从而可以减小或避免该干法刻蚀过程对硬掩模层209下方的材料造成破坏。
参照图8，沟槽220a在源漏区上方形成，本实施例中，沟槽220a平行于衬底200表面方向的截面积大于待形成的接触孔的截面积，并且剩余的硬掩模层209位于部分第二应力层204之间的第二介质层208上方。
本实施例的接触插塞的形成方法还包括第三步骤S3：执行第二干法刻蚀，以在沟槽220a的下方形成贯穿所述介质层(本实施例包括第二介质层208和第一介质层206)的接触孔20。
图9和图10分别是在图7基础上利用第二光刻图形执行第二干法刻蚀前后的剖面示意图。图11和图12分别是在图8基础上利用第二光刻图形执行第二干法刻蚀前后的剖面示意图。其中，图9和图11示出了作为掩模使用的第二掩模叠层230。
参照图9至图12，在形成沟槽220a后的衬底200上形成第二掩模叠层230，第二掩模叠层230包括依次沉积的第二底部抗反射涂层(ODL)231、第二含硅底部抗反射层(SiARC)232和第二光刻胶层233。具体的，利用第二光刻图形图案化第二光刻胶层233，在第二光刻胶层233中形成多个开口230a，开口230a的范围覆盖了剩余的硬掩模层209以及部分沟槽220a。第二干法刻蚀例如包括以下的过程：以图案化的第二光刻胶层233为掩模，刻蚀打开第二含硅底部抗反射层232和第二底部抗反射涂层231，并以第二含硅底部抗反射层232和第二底部抗反射涂层231为掩模，依次刻蚀未被剩余的硬掩模层209阻挡的第二介质层208、刻蚀阻挡层207以及第一介质层206，直至形成贯穿第二介质层208、刻蚀阻挡层207以及第一介质层206的接触孔20。在另一实施例中，第二干法刻蚀例如包括以下的过程：先利用第二含硅底部抗反射层232和第二底部抗反射涂层231作为掩模，先刻蚀一定深度，接着灰化去除剩余的第二掩模叠层230，接着以剩余的硬掩模层209为掩模，继续向下方刻蚀，直至形成接触孔20。但接触孔20的形成过程不限于此，在其他实施例中，也可以采用一次刻蚀工艺刻蚀第二介质层208、刻蚀阻挡层207以及第一介质层206从而形成接触孔20。
上述接触孔20的形成过程中，利用了双重图形技术，首先沉积第一掩模叠层220，利用第一光刻图形执行第一干法刻蚀在硬掩模层209形成了沟槽220a，在去除剩余的第一掩模叠层220后，沉积第二掩模叠层230，利用第二光刻图形执行第二干法刻蚀，包括在第二光刻胶层233先形成开口230a，开口230a和沟槽220a具有小于它们中任意一个截面积的重合区，该重合区为接触孔20的截面，从而可以得到尺寸较小的接触孔20，可以获得较小的工艺节点。
需要说明的是，本实施例在第三步骤S3中利用了第一掩模叠层220和第二掩模叠层230，但在另外的实施例中，第一掩模叠层220和第二掩模叠层230也可以由光刻胶代替，或者第一掩模叠层220和第二掩模叠层230仅包括含硅底部抗反射层和光刻胶。接触孔20的形成方法也可以利用本领域公知的方法。
参照图10和图12，接触孔20位于栅极结构210两侧的源漏区上方，并且贯穿了第二介质层208、刻蚀阻挡层207以及第一介质层206，暴露出源漏区的接触孔刻蚀阻挡层205。本实施例中，出于设计和功能需要，对于部分第二应力层204，其部分表面被接触孔20暴露，而另外一部分表面仍然被第一介质层206覆盖。在另外的实施例中，接触孔20也可以暴露出全部应用于PMOS晶体管的第一应力层203和应用于NMOS晶体管的第二应力层204。
本实施例的接触插塞的形成方法还包括第四步骤S4：执行第三干法刻蚀，以去除剩余的硬掩模层209。
在形成接触孔20后，可将剩余的硬掩模层209以及被接触孔20暴露的接触孔刻蚀阻挡层205去除。
本实施例采用第三干法刻蚀去除剩余的硬掩模层209，并且，第三干法刻蚀还可以将被暴露的接触孔刻蚀阻挡层205去除。本实施例中，第三干法刻蚀的工艺气体包括二氧化硫、氧气以及氦气，其中，所述二氧化硫的流量为100sccm至200sccm，所述氧气的流量为10sccm至50sccm，而所述氦气的流量为20sccm至100sccm。第三干法刻蚀可以在采用反应离子刻蚀(Reactive ion etching，RIE)方式或者电感耦合等离子体刻蚀(Inductivelycoupled plasma，ICP)方式的刻蚀机台进行，刻蚀过程中的气体压强约10mTorr至20mTorr，激发功率约500W至800W。但本发明并不局限于此，第三干法刻蚀的具体参数可以根据工艺需求以及所刻蚀材料的性质进行调节。
本实施例中，硬掩模层209和接触孔刻蚀阻挡层205的材料均包括氮氧化硅和/或氮化硅，第三干法刻蚀可以将二者在同一步骤去除，从而节约工艺。本实施例中，第三干法刻蚀对氮氧化硅的刻蚀速率约500至1000埃每分钟(
Figure BDA0001685948780000131
/min)，对氮化硅的刻蚀速率约500至1000埃每分钟。并且，实验表明，第三干法刻蚀对第二介质层208材料、第一介质层206材料、位于接触孔刻蚀阻挡层205下方的第一应力层203材料(包括锗硅)和第二应力层204材料(包括磷化硅)的刻蚀速率很低，因而第三干法刻蚀对介质层、第一应力层203和第二应力层204的影响较小。
图13是在图10基础上去除剩余的硬掩模层209以及被暴露的接触孔刻蚀阻挡层205之后的剖面示意图。图14是在图12的基础上去除剩余的硬掩模层209和被暴露的接触孔刻蚀阻挡层205之后的剖面示意图。本实施例经过第一至第四步骤，接触孔20暴露出了第一应力层203的表面，以及部分或全部的第二应力层204的表面。
本实施例的接触插塞的形成方法还包括第五步骤S5：在接触孔20中填充导电材料以形成接触插塞。
所述导电材料可以选自钨、铝、银、铬、镍、钯、钼、钛、钽或者铜，或者选自钨、铝、银、铬、镍、钯、钼、钛、钽或者铜的合金。在另一实施例中，导电材料还可包括钴、钼、氮化钛或其组合。
在接触孔20中填充满导电材料之后可以进一步执行平坦化步骤，从而形成FinFET的接触插塞，该接触插塞可与后续在其上方形成的金属互连层电性接触。
本实施例还包括一种刻蚀方法，利用工艺气体包含二氧化硫的干法刻蚀去除氮氧化硅和/或氮化硅。
图15a利用是本实施例的刻蚀方法刻蚀氮氧化硅(SiON)之前的剖面照片。图15b利用是本实施例的刻蚀方法刻蚀氮氧化硅之后的剖面照片。实验利用ICP干法蚀刻机台进行，具体采用的刻蚀条件如下：气体压强为10mTorr，激发功率为800W，二氧化硫的流量是100sccm，氧气流量是20sccm，氦气的流量是50sccm，刻蚀时间是6秒钟，对比图15b和图15a，可以看出经过本实施例的干法刻蚀，氮氧化硅层1明显降低，经测量，刻蚀前后氮氧化硅层1的厚度减少约50埃，可知在上述干法刻蚀条件下氮氧化硅层1的刻蚀速率约500埃每分钟，即能够很好的实现对于氮氧化硅层1的刻蚀。
利用上述干法刻蚀条件对氮化硅进行刻蚀，也得到了相近的结果。本实施例的刻蚀方法中，该干法刻蚀的工艺气体可包括二氧化硫、氧气以及氦气，其中，所述二氧化硫的流量为100sccm至200sccm，所述氧气的流量为10sccm至50sccm，而所述氦气的流量为20sccm至100sccm。在另外的实施例中，氧气和氦气并不是必要的。该干法刻蚀可以采用反应离子刻蚀(Reactive ion etching，RIE)方式或者电感耦合等离子体刻蚀(Inductivelycoupledplasma，ICP)方式的刻蚀机台进行，刻蚀过程中气体压强约10mTorr至20mTorr，激发功率约500W至800W。示例性的，在数种刻蚀条件下得到的对氮氧化硅和/或氮化硅的刻蚀速率约500至1000埃每分钟。
本实施例中的刻蚀方法可以用于半导体工艺、集成电路制造中对氮氧化硅和/或氮化硅的刻蚀。由于该工艺气体包含二氧化硫的干法刻蚀对硅、氧化硅的刻蚀速率很低，优选的，可以在以氮氧化硅和/或氮化硅作为半导体器件制造中的保护层(或硬掩模层)时并且要求对下方的氧化硅、掺杂或非掺杂的硅的刻蚀选择较高的情况下，利用本实施例中的刻蚀方法。但本发明不限于此，该刻蚀方法还可以用于其他包括对氮氧化硅和/或氮化硅进行刻蚀的工艺。
另外需要说明的是，图15a和图15b中的照片仅用于提供含二氧化硫的干法刻蚀方法去除氮氧化硅层1的实验结果，图中其余信息与本实施例所涉及的接触插塞的形成方法并无直接关联。
还需要说明的是，以上仅为本实施例的刻蚀方法在一种具体环境下的应用，尤其是指一种利用含二氧化硫的干法刻蚀去除氮氧化硅和/或氮化硅的方法，对于不同的干法刻蚀设备、不同制备方法得到的氮氧化硅和/或氮化硅以及不同的刻蚀参数，刻蚀速率会有差别，均属于本实施例的刻蚀方法根据工艺需要在不同条件下的变形，并不能构成对该刻蚀方法的限制。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (7)

1.一种接触插塞的形成方法，其特征在于，包括：
提供衬底，所述衬底上依次形成有晶体管、覆盖所述晶体管的介质层、位于介质层上的硬掩模层，所述晶体管包括栅极区和源漏区，所述源漏区覆盖有接触孔蚀刻停止层，所述硬掩模层的材料包括氮氧化硅和/或氮化硅；
执行第一干法刻蚀，以在所述硬掩模层中形成与所述源漏区对应的沟槽；
执行第二干法刻蚀，以在所述沟槽的下方形成贯穿所述介质层的接触孔，所述接触孔暴露出所述接触孔蚀刻停止层；
执行第三干法刻蚀，以去除剩余的所述硬掩模层和被所述接触孔暴露出的所述接触孔蚀刻停止层；以及
在所述接触孔中填充导电材料以形成接触插塞，其中，所述第三干法刻蚀的工艺气体包含二氧化硫。
2.如权利要求1所述的接触插塞的形成方法，其特征在于，所述第一干法刻蚀的工艺气体包含二氧化硫。
3.如权利要求1所述的接触插塞的形成方法，其特征在于，所述接触孔蚀刻停止层的材料包括氮氧化硅和/或氮化硅。
4.如权利要求1所述的接触插塞的形成方法，其特征在于，所述第三干法刻蚀的工艺气体还包含氧气。
5.如权利要求4所述的接触插塞的形成方法，其特征在于，所述二氧化硫的流量为100～200sccm，所述氧气的流量为10～50sccm。
6.如权利要求5所述的接触插塞的形成方法，其特征在于，所述第三干法刻蚀的工艺气体还包含氦气，所述氦气的流量为20～100sccm。
7.如权利要求1所述的接触插塞的形成方法，其特征在于，所述晶体管是鳍式场效应晶体管。
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