CN102446724A - 一种制作栅极的方法 - Google Patents

Abstract

本发明公开了一种制作栅极的方法：在半导体衬底，沉积栅氧化层和多晶硅层；依次沉积第一硬掩膜层和第二硬掩膜层后，涂覆光刻胶层；对光刻胶层进行光刻，得到具有栅极图形的光刻胶层；以具有栅极图形的光刻胶层为掩膜，采用各向异性刻蚀第二硬掩膜层，得到具有栅极图形的第二硬掩膜层；以具有栅极图形的第二硬掩膜层为掩膜，采用各向同性刻蚀第一硬掩膜层，得到具有特征尺寸缩小的栅极图形的第一硬掩膜层，去除剩余的第二硬掩膜层；以具有特征尺寸缩小的栅极图形的第一硬掩膜层为掩膜，采用各向异性依次刻蚀多晶硅层和栅氧化层，得到栅极后，去除剩余的第一硬掩膜层。该方法可以缩小所制作的栅极特征尺寸。

Description

一种制作栅极的方法

技术领域

本发明涉及半导体器件的制作技术，特别涉及一种制作栅极的方法。

背景技术

在半导体器件的制作过程中，包括栅极的制作，图1为现有技术半导体器件的栅极制作方法流程图，结合图2a～图2e所示的现有技术制作半导体器件的栅极过程剖面示意图，进行详细说明：

步骤101、如图2a所示，在硅衬底101上依次生成栅氧化层102和多晶硅层103；

在本步骤之前，首先在硅衬底101内通过双阱工艺形成P阱和N阱(在图中未示出)，然后在硅衬底101上形成浅槽隔离(在图中未示出)，隔离P阱和N阱，后续再分别在P阱和N阱上方的硅衬底101上制作栅极；

在本步骤中，采用热氧化方法生长得到栅氧化层102，厚度为20埃～50埃；采用化学气相沉积方法沉积多晶硅层103，厚度为5000埃左右；

步骤102、如图2b所示，在多晶硅层103上沉积硬掩膜层104；

在本步骤中，硬掩膜层104为氮氧化硅(SION)层或者抗反射层，沉积的厚度为500埃～800埃；

步骤103、如图2c所示，在硬掩膜层104上涂覆光刻胶层105，然后按照栅极图形对光刻胶层105进行曝光和显影后，得到具有栅极图形的光刻胶层105；

在本步骤中，光刻胶层105的厚度可以为几十埃～几百埃；

步骤104、如图2d所示，以具有栅极图形的光刻胶层105为掩膜，依次刻蚀硬掩膜层104、多晶硅层103及栅氧化层102，形成栅极106；

在本步骤中，刻蚀采用的是各向异性刻蚀方法，也就是等离子体物理刻蚀方法，刻蚀形成的栅极106的特征尺寸与光刻胶层105上形成的栅极图形的特征尺寸相同；

在本步骤中，刻蚀过程中会将栅极图形的光刻胶层105都刻蚀掉；

步骤105、如图2e所示，湿法去除剩余的硬掩膜层104。

在上述过程中，硬掩膜层105用于一方面，在刻蚀过程中作为多晶硅层104表面的保护，防止还未刻蚀到硅衬底101时，光刻胶层106就已经消耗完后，损伤多晶硅层103表面；另一方面，可以使得涂覆光刻胶层105比较薄，不容易在光刻过程中倒塌；再一方面，还可以在光刻光刻胶层105过程中的曝光工艺时抗反射。

采用现有技术的方法虽然可以得到栅极，但是由于光刻工艺的限制，所形成的栅极特征尺寸无法更小，也就是得到的栅极特性尺寸大于等于10纳米。但是，随着半导体器件越来越集成，需要其中的栅极特征尺寸也越来越小，常常小于10纳米，采用现有的光刻工艺无法得到特征尺寸更小的栅极。

发明内容

有鉴于此，本发明提供一种制作栅极的方法，该方法制作的栅极特征尺寸能够缩小。

为达到上述目的，本发明实施的技术方案具体是这样实现的：

一种制作栅极的方法，该方法包括：

提供一半导体衬底，依次沉积栅氧化层和多晶硅层；

在多晶硅层上依次沉积第一硬掩膜层和第二硬掩膜层后，在第二硬掩膜层表面涂覆光刻胶层；

对光刻胶层进行光刻，得到具有栅极图形的光刻胶层；

以具有栅极图形的光刻胶层为掩膜，采用各向异性刻蚀第二硬掩膜层，得到具有栅极图形的第二硬掩膜层；

以具有栅极图形的第二硬掩膜层为掩膜，采用各向同性刻蚀第一硬掩膜层，得到具有特征尺寸缩小的栅极图形的第一硬掩膜层，去除剩余的第二硬掩膜层，所述特征尺寸缩小为比第二硬掩膜层具有的栅极图形的特征尺寸小；

以具有特征尺寸缩小的栅极图形的第一硬掩膜层为掩膜，采用各向异性依次刻蚀多晶硅层和栅氧化层，得到栅极后，去除剩余的第一硬掩膜层。

所述第一硬掩膜层为氮化硅层，厚度为500～800埃。

所述第二硬掩膜层由依次沉积的非定形碳层和氮氧化硅层组成，所述非定形碳的沉积厚度为400埃～780埃，所述氮氧化硅层的沉积厚度为100～20埃。

所述第一硬掩膜层具有的特征尺寸缩小的栅极图形的特征尺寸小于10纳米。

所述各向同性刻蚀方法在反应腔中进行，反应腔的压力为5-20千帕斯特，源电极电压为200-500伏，偏置电压bias为50-200伏，四氟化碳气体的含量为50-300标准立方厘米每分钟SCCM。

所述去除剩余的第二硬掩膜层采用干法刻蚀。

由上述技术方案可见，本发明在制作栅极时，在多晶硅层与光刻胶层之间依次沉积第一硬掩膜层和第二硬掩膜层，首先，对第二硬掩膜层以具有栅极图形的栅极为掩膜，采用各向异性刻蚀后，形成具有栅极图形的第二硬掩膜层；然后，在以该具有栅极图形的第二硬掩膜层为掩膜，采用各向同性刻蚀，从而在第一硬掩膜层得到特征尺寸变小的栅极图形，以具有特征尺寸变小的栅极图形的第一硬掩膜层为掩膜，刻蚀多晶硅层和栅氧化层，得到特征尺寸变小的栅极，该特征尺寸变小指的是比光刻在光刻胶层的栅极特征尺寸缩小。这样，本发明就可以基于两层硬掩膜层及利用各向同性刻蚀工艺使得所制作的栅极特征尺寸缩小到10纳米以内，以适应越来越集成的半导体器件的制作要求。

附图说明

图1为现有技术半导体器件的栅极制作方法流程图；

图2a～图2e为现有技术制作半导体器件的栅极过程剖面示意图；

图3为本发明半导体器件的栅极制作方法流程图；

图4a～图4i为本发明制作半导体器件的栅极过程剖面示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

从现有技术在半导体器件上制作栅极的过程可以看出，在光刻胶层采用光刻工艺形成的栅极图形的特征尺寸，决定了最终所形成栅极的特征尺寸。也就是说，所形成栅极的特征尺寸等于在光刻胶层所形成栅极图形的特征尺寸。由于光刻工艺的限制(比如其中的曝光工艺限制)，在光刻胶层所形成栅极图形的特征尺寸无法进一步缩小，一般会大于等于10纳米，所以所形成的栅极特征尺寸也无法进一步缩小，无法达到越来越集成的半导体器件所需要的栅极特征尺寸。

因此，为了使得在半导体器件所形成栅极的特征尺寸越来越小，本发明在制作栅极时，在多晶硅层与光刻胶层之间依次沉积第一硬掩膜层和第二硬掩膜层，首先，对第二硬掩膜层以具有栅极图形的栅极为掩膜，采用各向异性刻蚀后，形成具有栅极图形的第二硬掩膜层；然后，再以该具有栅极图形的第二硬掩膜层为掩膜，采用各向同性刻蚀，从而在第一硬掩膜层得到特征尺寸变小的栅极图形，以具有特征尺寸变小的栅极图形的第一硬掩膜层为掩膜，刻蚀多晶硅层和栅氧化层，得到特征尺寸变小的栅极，该特征尺寸变小指的是比光刻在光刻胶层的栅极特征尺寸缩小。

在本发明中，第二硬掩膜层可以采用依次沉积的非定形碳层及氮氧化硅层组成，第一硬掩膜层采用氮化硅层。两层硬掩膜层要保证刻蚀选择比比较大，易于采用不同的刻蚀方式分别进行刻蚀。

图3为本发明半导体器件的栅极制作方法流程图，结合图4a～图4i所示的本发明制作半导体器件的栅极过程剖面示意图，进行详细说明：

步骤301、如图4a所示，在硅衬底101上依次生成栅氧化层102和多晶硅层103；

在本步骤之前，首先在硅衬底101内通过双阱工艺形成P阱和N阱(在图中未示出)，然后在硅衬底101上形成浅槽隔离(在图中未示出)，隔离P阱和N阱，后续再分别在P阱和N阱上方的硅衬底101上制作栅极；

在本步骤中，采用热氧化方法生长得到栅氧化层102，厚度为20埃～50埃；采用化学气相沉积方法沉积多晶硅层103，厚度为5000埃左右；

步骤302、如图4b所示，在多晶硅层103上沉积第一硬掩膜层401；

在本步骤中，所沉积的第一硬掩膜层厚度为500埃～800埃，采用的材料为氮化硅层，保证对后续所沉积的第二硬掩膜层406有很好的选择比；

在本步骤中，可以采用化学气相沉积方法沉积第一硬掩膜层401；

步骤303、如图4c所示，在第一硬掩膜层401上沉积第二硬掩膜层402；

在本步骤中，第二硬掩膜层包括依次沉积的非定形碳层及氮氧化硅层，其中，非定形碳的沉积厚度为400埃～780埃，沉积的氮氧化硅层为100～20埃左右，氮氧化硅层沉积的原因是使得第二硬掩膜层更好的与上层要涂覆的光刻胶层接触，防止两者之间的叠错；

在本步骤中，可以采用化学气相沉积方法沉积第二硬掩膜层402；

步骤304、如图4d所示，在第二硬掩膜层402上涂覆光刻胶层105，然后按照栅极图形对光刻胶层进行曝光和显影后，得到具有栅极图形的光刻胶层105；

在本步骤中，光刻胶层105的厚度一般为几十纳米，由于光刻工艺的限制，所形成的栅极图形的特征尺寸至少大于10纳米；

步骤305、如图4e所示，以具有栅极图形的光刻胶层105为掩膜，采用各向异性方法刻蚀第二硬掩膜层402，在第二硬掩膜层402上形成栅极图形；

在本步骤中，在刻蚀过程中，光刻胶层105被消耗完，在第二硬掩膜层402上形成的栅极图形的特征尺寸与在光刻胶层105上形成的栅极图形的特征尺寸相同；

在本步骤中，采用的各向异性方法采用现有的方法，也就是等离子体物理刻蚀方法，在反应腔中采用离子轰击第二硬掩膜层404的方法得到；

步骤306、如图4f所示，以具有栅极图形的第二掩膜层402为掩膜，采用各向同性方法刻蚀第一硬掩膜层401，在第一硬掩膜层401上形成特征尺寸缩小的栅极图形；

在本步骤中，在第一硬掩膜层401形成的栅极图形的特征尺寸比在第二硬掩膜层402上形成栅极图形的特征尺寸缩小，可以小于10纳米，至于缩小的程度与各向同性方法刻蚀所采用的等离子体能量和浓度的关系，则可以进行试验测量得知，保证各向同性方法刻蚀所采用的等离子体能量和浓度，可以得到所要求的在第一硬掩膜层401上形成栅极图形的缩小特征尺寸；

在本步骤中，各向同性方法刻蚀实际上就是等离子体化学刻蚀；

在本步骤中，各向同性方法可以采用含氟的气体在反应腔中进行，具体地，反应腔的压力为5-20千帕斯特(mT)，源电极电压(TCP)为200-500伏，偏置电压(bias)为50-200伏，四氟化碳气体的含量为50-300标准立方厘米每分钟(SCCM)；

在本步骤中，第二掩膜层402的表面层在刻蚀时也会逐渐被刻蚀；

步骤307、如图4g所示，干法去除掉第二硬掩膜层406；

在本步骤中，干法去除采用二氧化硫与氧气的混合气体进行，并在反应腔中进行，反应腔的压力为5-50mT，源电极电压为400-1000伏，偏置电压为50-400伏，通入的氧气剂量为50-200sccm，通入的二氧化硫剂量为25-150sccm。

步骤308、如图4h所示，以具有特征尺寸缩小的栅极图形的第一硬掩膜层401为掩膜，对多晶硅层103及栅氧化层102进行刻蚀后，形成栅极106；

在本步骤中，采用的各向异性刻蚀方法，所形成的栅极特征尺寸与第一硬掩膜层401上形成特征尺寸缩小的栅极图形的特征尺寸相同，小于10纳米；

在本步骤中，可以采用现有的各向异性刻蚀方法进行，也就是等离子体物理刻蚀方法，在反应腔中采用离子轰击第二硬掩膜层404的方法得到；采用的工艺参数只要保证能够刻蚀多晶硅层103及栅氧化层102即可；

步骤309、如图4i所示，采用湿法去除掉第一硬掩膜层401。

采用图3的过程就可以在半导体器件上形成特征尺寸比较小的栅极了。

以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种制作栅极的方法，该方法包括：

提供一半导体衬底，依次沉积栅氧化层和多晶硅层；

在多晶硅层上依次沉积第一硬掩膜层和第二硬掩膜层后，在第二硬掩膜层表面涂覆光刻胶层；

对光刻胶层进行光刻，得到具有栅极图形的光刻胶层；

以具有栅极图形的光刻胶层为掩膜，采用各向异性刻蚀第二硬掩膜层，得到具有栅极图形的第二硬掩膜层；

以具有栅极图形的第二硬掩膜层为掩膜，采用各向同性刻蚀第一硬掩膜层，得到具有特征尺寸缩小的栅极图形的第一硬掩膜层，去除剩余的第二硬掩膜层，所述特征尺寸缩小为比第二硬掩膜层具有的栅极图形的特征尺寸小；

以具有特征尺寸缩小的栅极图形的第一硬掩膜层为掩膜，采用各向异性依次刻蚀多晶硅层和栅氧化层，得到栅极后，去除剩余的第一硬掩膜层。

2.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层为氮化硅层，厚度为500～800埃。

3.如权利要求1所述的方法，其特征在于，所述第二硬掩膜层由依次沉积的非定形碳层和氮氧化硅层组成，所述非定形碳的沉积厚度为400埃～780埃，所述氮氧化硅层的沉积厚度为100～20埃。

4.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层具有的特征尺寸缩小的栅极图形的特征尺寸小于10纳米。

5.如权利要求1所述的方法，其特征在于，所述各向同性刻蚀方法在反应腔中进行，反应腔的压力为5-20千帕斯特，源电极电压为200-500伏，偏置电压bias为50-200伏，四氟化碳气体的含量为50-300标准立方厘米每分钟SCCM。

6.如权利要求1所述的方法，其特征在于，所述去除剩余的第二硬掩膜层采用干法刻蚀。

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