CN101436545A - 制造闪速单元的方法 - Google Patents
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Abstract
一种制造半导体器件的闪速单元的方法包括在硬质掩模图样上和/或上方沉积损害防止膜，以防止在使用蒸汽处理室(VPC)工艺去除硬质掩模时对栅极图样的ONO膜的损害。
Description
本申请基于35 U.S.C 119要求第10-2007-0117284号(于2007年11月16日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件，更具体地，涉及一种制造半导体器件的闪速单元(flash cell)的方法。
背景技术
如实例图1所示，闪速单元可以包括在硅衬底上和/或上方形成的隧道氧化层(tunnel oxide layer)。在隧道氧化层上和/或上方形成浮栅(floating gate)并且可以在浮栅上和/或上方形成具有ONO(氧化物/氮化物/氧化物)结构的介电膜(dielectric film)。然后在介电膜上和/或上方形成控制栅极。在控制栅极上和/或上方形成硬质掩模(hard mask)，且该硬质掩模用来保护闪速单元中的控制栅极多晶硅(control gate poly)。
如实例图2所示，对闪速单元的ONO膜的损害归因于硬质掩模。可以使用正硅酸乙酯(tetra ethyl ortho silicate)(TEOS)、氧化硅(SiO2)或氮化物(Si3N4)作为硬质掩模。在用以形成栅极图样的蚀刻工艺期间，ONO膜通常在大约150埃到200埃之间的范围内被损害。然而，当氮化物用作硬质掩模时，如实例图2所示ONO膜的氮化物被严重地损害。甚至当TEOS用作硬质掩模时，ONO也会被损害，因此，在施加电压(1V)时，耦合率(couplingratio)减小，结果栅极电压降低，这使器件的性能恶化。
发明内容
本发明实施例涉及一种半导体器件，更具体地，涉及一种制造半导体器件的闪速单元的方法。
本发明实施例涉及一种制造闪速单元的方法，该方法在去除硬质掩模期间使对ONO膜的损害最小化。
本发明实施例涉及一种制造半导体器件的闪速单元的方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上和/或上方顺序形成隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜、控制栅极和硬质掩模；在包括硬质掩模的半导体衬底的整个表面上和/或上方沉积损害防止膜(damage-prevention film)以防止对ONO膜的损害；以及然后使用蒸汽处理室(vapor process chamber)(VPC)工艺来去除硬质掩模。
本发明实施例涉及一种制造半导体器件的闪速单元的方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上方形成包括隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜和控制栅极的栅极图样；在栅极图样上方形成硬质掩模图样；在包括栅极图样和硬质掩模的半导体衬底的整个表面上方形成保护膜；以及然后通过实施蒸汽处理室(VPC)工艺来至少去除硬质掩模。
本发明实施例涉及一种制造闪速单元的方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上方形成栅极图样；在栅极图样的上方并接触该栅极图样的最上表面形成硬质掩模图样；在半导体衬底的整个表面上方形成硅膜作为保护膜，以便硅膜形成在硬质掩模图样的最上表面上方以及同样形成在硬质掩模图样和栅极图样的侧壁上方；以及然后去除硅膜和硬质掩模。
本发明实施例涉及一种方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上方形成栅极图样；在栅极图样上方形成硬质掩模图样；在半导体衬底和硬质掩模图样的最上表面上方以及同样在硬质掩模图样和栅极图样的侧壁上方形成氧化硅(SiO2)和氮化硅(Si3N4)中的一个作为保护膜；以及然后去除硬质掩模。
根据本发明实施例，硬质掩模图样可以由正硅酸乙酯(TEOS)或氮化物形成。损害防止膜可以由SiO2和Si3N4中的一个形成并且可以具有在大约100埃到200埃之间范围内的厚度。可以使用中温氧化物(medium temperature oxide)(MTO)工艺和低温氧化物(low temperature oxide)(LTO)工艺中的一种来实施沉积损害防止膜的步骤。当使用MTO工艺时，可以在大约600℃到700℃之间范围内的温度下使用硅烷气体来沉积损害防止膜。当使用LTO工艺时，可以在大约300℃到500℃之间范围内的温度下使用DCS气体来沉积损害防止膜。
附图说明
实例图1和图2示出了闪速单元和对闪速单元的ONO膜产生的损害。
实例图3A到图3D示出了根据本发明实施例制造半导体器件的闪速单元的方法的顺序视图。
具体实施方式
现在将详细地参照本发明的实施方式和在附图中示出的实施例。在任何可能的地方，在整个附图中使用相同的标号以表示相同或相似的部件。
如实例图3A中所示，通过生长工艺(growth process)在半导体衬底31上和/或上方形成隧道氧化膜32。然后可以通过使用低压化学气相沉积(LPCVD)进行沉积来在隧道氧化膜32上和/或上方形成浮栅多晶硅(Floating gate poly)33。随后，使用LPCVD在浮栅多晶硅33上和/或上方顺序沉积包括第一氧化膜、氮化膜和第二氧化膜的ONO膜34。然后可以使用LPCVD在ONO膜34上和/或上方形成控制栅极多晶硅35。随后，在控制栅极多晶硅35上和/或上方形成硬质掩模36，该硬质掩模36用来防止对控制栅极多晶硅35的损害。可以使用TEOS膜和氮化膜中的一个作为硬质掩模36。
如实例图3B所示，然后可以将光刻胶施加至硬质掩模36，并且使用曝光和显影工艺(exposing and developing process)来图样化该光刻胶以形成光刻胶图样37。根据本发明实施例，然后使用光刻胶图样37作为蚀刻掩模来蚀刻硬质掩模36以形成硬质掩模图样。随后，去除光刻胶图样37的剩余部分。可选地，可以不去除光刻胶图样37。然后可以使用硬质掩模图样作为蚀刻阻挡物(etchbarrier)来顺序蚀刻控制栅极多晶硅35、ONO膜34、浮栅多晶硅33和隧道氧化膜32。根据本发明实施例，可以使用光刻胶图样37作为蚀刻掩模来顺序蚀刻硬质掩模36、控制栅极多晶硅35、ONO膜34、浮栅多晶硅33和隧道氧化膜32，以及然后去除光刻胶图样37的剩余部分。
如实例图3C所示，作为蚀刻工艺的结果，在半导体衬底31上和/或上方形成栅极图样40。在包括硬质掩模图样36-1和栅极图样40(即，控制栅极多晶硅图样35-1、ONO膜图样34-1、浮栅多晶硅图样33-1和隧道氧化膜图样32-1)的半导体衬底31的整个表面及其侧壁上和/或上方沉积用于防止对ONO膜34损害的损害防止膜38。意味着，可以沉积损害防止膜38以覆盖栅极图样的最上表面和侧壁。可以在包括栅极图样40的半导体衬底31的表面上和/或上方沉积损害防止膜38。特别地，可以在硬质掩模图样36-1的最上表面和栅极图样40的侧壁上和/或上方形成损害防止膜38。根据本发明实施例的损害防止膜38可以由SiO2和Si3N4中的一个形成，并具有在大约100埃到200埃之间范围内的厚度。
在用以形成栅极图样的蚀刻工艺期间，如果不保护ONO膜，对ONO膜的损害可能导致在大约150埃到200埃之间的范围内减小厚度。由于这个原因，损害防止膜38优选地具有在大约150埃到200埃之间范围内的厚度。同样，为了使热量预算(thermal budget)最小化并且使损害防止膜38的SiO2或Si3N4的品质最佳化，不使用诸如氧化、RTP、TEOS和HTO的方法，而是使用中温氧化物(MTO)工艺和低温氧化物(LTO)工艺中的一种来形成损害防止膜38。当使用MTO工艺时，在大约600℃到700℃之间范围内的温度下使用硅烷气体来在硬质掩模36上和/或上方沉积损害防止膜38。当使用LTO工艺时，在大约300℃到500℃之间范围内的温度下使用二氯硅烷(dichlorosilane)(DCS)气体来在硬质掩模36上和/或上方沉积损害防止膜38。
如实例图3D所示，实施使用HF蒸汽(HF vapor)的蒸汽处理室(VPC)工艺以去除损害防止膜38和硬质掩模36。此时，损害防止膜38保护了栅极图样40的侧壁。因此，在去除硬质掩模期间，根据本发明实施例制造闪速单元的方法使对ONO膜的损害最小化，从而稳定地确保栅极施加电压毫无损失。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的。
Claims (20)
1.一种制造半导体器件的闪速单元的方法，包括：
在半导体衬底上方形成包括隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜和控制栅极的栅极图样；
在所述栅极图样上方形成硬质掩模图样；
在包括所述栅极图样和所述硬质掩模的所述半导体衬底的整个表面上方形成保护膜；以及然后
通过实施蒸汽处理室(VPC)工艺至少去除所述硬质掩模。
2.根据权利要求1所述的方法，其中，所述硬质掩模图样由正硅酸乙酯(TEOS)形成。
3.根据权利要求1所述的方法，其中，所述硬质掩模图样由氮化物形成。
4.根据权利要求1所述的方法，其中，所述保护膜由氧化硅(SiO2)膜形成。
5.根据权利要求4所述的方法，其中，所述氧化硅(SiO2)膜具有在大约100埃到200埃之间范围内的厚度。
6.根据权利要求1所述的方法，其中，所述保护膜包括氮化硅(Si3N4)膜。
7.根据权利要求6所述的方法，其中，所述氮化硅(Si3N4)膜具有在大约100埃到200埃之间范围内的厚度。
8.根据权利要求1所述的方法，其中，所述保护膜具有在大约100埃到200埃之间范围内的厚度。
9.根据权利要求1所述的方法，其中，通过实施中温氧化物(MTO)工艺来实现形成所述保护膜。
10.根据权利要求9所述的方法，其中，实施所述MTO工艺包括在大约600℃到700℃之间范围内的温度下使用硅烷气体来沉积所述保护膜。
11.根据权利要求1所述的方法，其中，通过实施低温氧化物(LTO)工艺来实现形成所述保护膜。
12.根据权利要求11所述的方法，其中，实施所述LTO工艺包括在大约300℃到500℃之间范围内的温度下使用二氯硅烷(DCS)气体来沉积所述保护膜。
13.根据权利要求1所述的方法，其中，至少去除所述硬质掩模包括使用氟化氢(HF)蒸汽来实施所述蒸汽处理室(VPC)工艺。
14.根据权利要求1所述的方法，其中，形成所述保护膜包括在所述硬质掩模图样的最上表面以及在所述硬质掩模图样和所述栅极图样的侧壁上方沉积所述保护膜。
15.根据权利要求1所述的方法，其中，形成所述栅极图样包括：
在所述半导体衬底上方顺序形成所述隧道氧化膜、所述浮栅多晶硅、所述ONO膜和所述控制栅极多晶硅；
在所述控制栅极多晶硅的最上表面上方形成硬质掩模；
在所述硬质掩模上方形成光刻胶图样；
使用所述光刻胶图样作为蚀刻掩模来蚀刻所述硬质掩模以形成所述硬质掩模图样；
去除所述光刻胶图样；以及然后
使用所述硬质掩模图样作为掩模来顺序蚀刻所述控制栅极多晶硅、所述ONO膜、所述浮栅多晶硅和所述隧道氧化膜。
16.一种制造闪速单元的方法，包括：
在半导体衬底上方形成栅极图样；
在所述栅极图样的上方并且接触所述栅极图样的最上表面形成硬质掩模图样；
在所述半导体衬底的整个表面上方形成硅膜作为保护膜以便所述硅膜形成在所述硬质掩模图样的最上表面上方以及同样形成在所述硬质掩模图样和所述栅极图样的侧壁上方；以及然后
去除所述硅膜和所述硬质掩模。
17.根据权利要求16所述的方法，其中，形成所述硅膜包括通过在大约600℃到700℃之间范围内的温度下使用硅烷气体实施中温氧化物(MTO)工艺来沉积具有厚度在大约100埃到200埃之间范围内的氧化硅(SiO2)。
18.根据权利要求16所述的方法，其中，形成所述硅膜包括通过在大约300℃到500℃之间范围内的温度下使用二氯硅烷(DCS)气体实施低温氧化物(LTO)工艺来沉积具有厚度在大约100埃到200埃之间范围内的氮化硅(Si3N4)。
19.根据权利要求16所述的方法，其中，所述硬质掩模图样包括正硅酸乙酯(TEOS)和氮化膜中的一个。
20.一种方法，包括：
在半导体衬底上方形成栅极图样；
在所述栅极图样上方形成硬质掩模图样；
在所述半导体衬底和所述硬质掩模图样的最上表面上方以及同样在所述硬质掩模图样和所述栅极图样的侧壁上方形成氧化硅(SiO2)和氮化硅(Si3N4)中的一个作为保护膜；以及然后
去除所述硬质掩模。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
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