CN103346124B - 改善半导体器件良率的方法 - Google Patents

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Abstract

本发明公开了一种改善半导体器件良率的方法，通过在NMOS栅极离子注入工艺完成后，先沉积一PEOX膜，再沉积一LTO膜，克服了现有技术中由于进行热退火工艺，使得注入NMOS上的栅极结构中的离子扩散至PMOS的栅极结构中，从而影响PMOS电学性能的问题；也克服了由于PEOX膜非常疏松，导致注入NMOS的栅极中的离子聚团析出在栅极表面，从而在后续的刻蚀工艺完成后，损伤NMOS有源区的问题；同时又克服了由于LTO膜张应力大，对下层膜敏感，会受到表面原子扩散速率的影响，而导致NMOS和PMOS上所沉积的LTO膜的厚度不同，影响后续的刻蚀工艺，导致半导体器件良率的降低的问题，从而提高了半导体器件的良率。

Description

改善半导体器件良率的方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种改善半导体器件良率的方法。
背景技术
半导体器件如存储器（动态随机存取存储器和静态随机存取存储器）以其自身固有的特色：高的集成度、高的集成密度和高的制造难度而标志着一个国家或者一个公司的集成电路技术的总体水平。国际上动态随机存取存储器（Dynamic Random Access Memory，DRAM）的集成度一直以每三年翻两番的速度增长，静态随机存取存储器（Static Random Access Memory，SRAM）也以类似的速度在发展。目前，国际上已研制出采用0.35um技术的16兆位的SRAM。测试芯片已有64兆位的CMOS（Complementary Metal OxideSemiconductor，互补金属氧化物半导体）SRAM。SRAM特别是高速缓冲SRAM，是具有高性能计算机的基本构件，高速测试系统和高速数据采集系统也需要使用高速SRAM。另一方面，据有关资料报导，存储器要占世界整个半导体产品市场销售额的30%左右，SRAM占各种存储器的总额的22%左右，并且以21%的平均年增长率在增长。SRAM还有一个特点是制作CMOS SRAM的主要工艺技术可以直接扩展到IC（Integrated Circuit，集成电路）其他类别的电路的生产制造中去，例如通过逻辑电路和专用集成电路等，因此，SRAM作为IC领域中一个极为重要的部分，其良率的重要性是显而易见的。
然而，目前在制造SRAM的过程中，SRAM中的上拉管PMOS和下拉管NMOS是采用一个栅极结构的，如图1所示，图1是NMOS和PMOS共用多晶硅栅的俯视结构示意图；在半导体衬底上形成有P阱区101和N阱区102，在P阱区101内设置一区域为N型有源区104，在N阱区内设置一区域为P型有源区105，在P阱区101和N阱区102上表面沉积一共用多晶硅栅极层103；图2是NMOS和PMOS共用多晶硅栅的剖面结构示意图；在半导体衬底上形成有P阱区101和N阱区102，在P阱区101和N阱区102中形成一浅沟槽隔离结构106，用以隔离NMOS和PMOS结构，在P阱区101和N阱区102上表面沉积一共用多晶硅栅极层103；由于NMOS和PMOS之间的电性差异，通常会在NMOS的栅极结构中注入离子，以抑制多晶硅耗尽效应的发生，减小栅氧化层的电性厚度，所以在进行完NMOS的栅极离子注入工艺后，通常会采用三种方法来制作栅极硬掩膜：
图3是现有技术中采用方法一进行热退火工艺时，注入NMOS栅极的离子水平扩散的结构示意图；如图3所示，方法一在进行完NMOS的栅极离子注入工艺后，进行热退火工艺，再沉积一层低温氧化膜（Low Temperature Oxide，简称LTO），这种方法虽然在进行完后续的刻蚀工艺后，未发现有源区损伤，但是由于热退火工艺的高温，使得注入NMOS栅极的离子107水平扩散至PMOS的栅极结构中，从而影响PMOS的电学性能，进而会降低SRAM的良率。
图4是现有技术中采用方法二进行刻蚀工艺后，NMOS有源区受到损伤的剖面结构示意图；图5是现有技术中采用方法二进行刻蚀工艺后，NMOS有源区受到损伤的俯视结构示意图；如图4和图5所示，方法二在进行完NMOS的栅极离子注入工艺后，沉积一层等离子增强氧化膜（Plasma Enhanced Oxide，简称PEOX），PEOX又称为射频低温等离子体增强二氧化硅薄膜，其是由硅烷和一氧化二氮在温度为400℃的条件下反应生成，PEOX非常疏松，会使多晶硅与注入离子聚集析出，所以，在进行后续的刻蚀工艺形成N型栅极结构108后，无法避免的会使NMOS的有源区受到损伤，如图4中在NMOS有源区上形成缺陷凹口，如图5中的缺陷110，从而降低SRAM的良率。
图6是现有技术中采用方法三进行硬掩膜层沉积后，NMOS和PMOS栅极上的膜厚结构示意图；如图6所示，方法三在进行完NMOS的栅极离子注入工艺后，不进行退火工艺，而直接沉积一层400A的LTO，然而，由于LTO是臭氧和正硅酸乙酯在400℃的低温下反应生成，LTO多孔疏松且张应力大，对下层膜敏感，会受到表面原子扩散速度的影响，NMOS栅极中的注入离子一定程度的聚集在NMOS栅极层的表面，从而使得NMOS和PMOS上所沉积的LTO膜109的厚度不同，进而影响后续的刻蚀工艺，导致SRAM良率的降低。
中国专利（公开号：CN101567313A）公开了一种栅极制造方法，包括：提供一衬底；在所述衬底上依次形成栅氧化层、多晶硅层、硬掩膜层和图案化光阻层；以所述图案化光阻层为掩膜，刻蚀所述硬掩膜层，形成图案化硬掩膜层，同时所述图案化光阻层被部分移除；以剩余的图案化光阻层和所述图案化硬掩膜层为掩膜，刻蚀所述多晶硅层和栅氧化层，同时所述剩余的图案化光阻层被完全移除，所述图案化硬掩膜层被部分移除；移除剩余的图案化硬掩膜层，形成栅极。
上述发明虽然可以避免光阻残渣现象的出现，提高了半导体器件的良率，并可节约生产成本，提高生产效率，但是上述发明仍然未能克服由于进行热退火工艺，使得注入NMOS上的栅极结构中的离子扩散至PMOS的栅极结构中，从而影响PMOS电学性能的问题；也未能克服由于PEOX非常疏松，导致注入NMOS的栅极上的离子聚团析出在栅极表面，从而在进行后续的刻蚀工艺后，损伤NMOS有源区的问题；同时又未能克服由于只沉积LTO膜，而LTO膜张应力大，对下层膜敏感，会受到表面原子扩散速率的影响，而导致NMOS和PMOS上所沉积的LTO膜厚不同，影响后续的刻蚀工艺，导致半导体器件良率的降低的问题。
发明内容
针对上述存在的问题，本发明公开一种改善半导体器件良率的方法，以克服现有技术中由于进行热退火工艺，使得注入NMOS上的栅极结构中的离子扩散至PMOS的栅极结构中，从而影响PMOS电学性能的问题；也克服由于PEOX非常疏松，导致注入NMOS的栅极上的离子聚团析出在栅极表面，从而在进行后续的刻蚀工艺后，损伤NMOS有源区的问题；同时又克服由于只沉积LTO膜，而LTO膜张应力大，对下层膜敏感，会受到表面原子扩散速率的影响，而导致NMOS和PMOS上所沉积的LTO膜厚不同，影响后续的刻蚀工艺，导致半导体器件良率降低的问题。
为了实现上述目的，本发明采用的技术方案为：
一种改善半导体器件良率的方法，应用于在一衬底上制备栅极的工艺中，所述衬底包括第一阱区和第二阱区，其中，包括以下步骤：
于所述衬底的上表面沉积一共用栅极层，并对位于所述第一阱区上方的共用栅极层进行离子注入工艺；
沉积一PEOX膜覆盖所述共用栅极层的上表面；
继续沉积一LTO膜覆盖所述PEOX膜的上表面；
利用光刻、刻蚀工艺，并去除剩余的PEOX膜和LTO膜，形成第一类型栅极结构和第二类型栅极结构；
其中，PEOX膜为等离子增强氧化膜。
上述的改善半导体器件良率的方法，其中，所述第一阱区为P阱区，所述第二阱区为N阱区，并于所述P阱区上方形成所述第一类型栅极结构，于所述N阱区上方形成所述第二类型栅极结构。
上述的改善半导体器件良率的方法，其中，所述第一类型栅极结构为N型栅极结构，所述第二类型栅极结构为P型栅极结构。
上述的改善半导体器件良率的方法，其中，所述离子注入工艺采用的离子源为磷。
上述的改善半导体器件良率的方法，其中，所述PEOX膜和所述LTO膜共同构成一硬掩膜层。
上述的改善半导体器件良率的方法，其中，利用等离子增强化学气相淀积的方法进行所述PEOX膜的沉积工艺。
上述的改善半导体器件良率的方法，其中，所述PEOX膜的沉积在390℃～410℃的温度条件下进行。
上述的改善半导体器件良率的方法，其中，所述PEOX膜的厚度为
上述的改善半导体器件良率的方法，其中，利用低温化学气相淀积的方法进行所述LTO膜的沉积工艺。
上述的改善半导体器件良率的方法，其中，利用等离子增强化学气相淀积的方法进行所述LTO膜的沉积工艺。
上述的改善半导体器件良率的方法，其中，所述LTO膜的沉积在390℃～410℃的温度条件下进行。
上述的改善半导体器件良率的方法，其中，所述LTO膜的厚度为
上述的改善半导体器件良率的方法，其中，所述刻蚀工艺采用干法刻蚀或者湿法刻蚀。
上述发明具有如下优点或者有益效果：
本发明通过在NMOS栅极注入离子工艺完成后，先沉积一层PEOX膜，再沉积一层LTO膜，克服了现有技术中由于进行热退火工艺，使得注入NMOS上的栅极结构中的离子扩散至PMOS的栅极结构中，从而影响PMOS电学性能的问题；也克服了由于PEOX膜非常疏松，导致注入NMOS的栅极上的离子聚团析出在栅极表面，从而在后续的刻蚀工艺完成后，损伤NMOS有源区的问题；同时又克服了由于只沉积LTO膜，而LTO膜张应力大，对下层膜敏感，会受到表面原子扩散速率的影响，而导致NMOS和PMOS上所沉积的LTO膜的厚度不同，影响后续的刻蚀工艺，导致半导体器件良率的降低的问题，从而提高了半导体器件的良率。
具体附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是NMOS和PMOS共用多晶硅栅的俯视结构示意图；
图2是NMOS和PMOS共用多晶硅栅的剖面结构示意图；
图3是现有技术中采用方法一进行热退火工艺时，注入NMOS栅极的离子水平扩散的结构示意图；
图4是现有技术中采用方法二进行刻蚀工艺后，NMOS有源区受到损伤的剖面结构示意图；
图5是现有技术中采用方法二进行刻蚀工艺后，NMOS有源区受到损伤的俯视结构示意图；
图6是现有技术中采用方法三进行硬掩膜层沉积后，NMOS和PMOS栅极上的膜厚结构示意图；
图7是本发明的改善半导体器件良率的流程示意图；
图8是本发明实施例提供的NMOS栅极注入离子工艺后的结构示意图；
图9是本发明实施例提供的淀积PEOX膜后的结构示意图；
图10是本发明实施例提供的淀积LTO膜后的结构示意图；
图11是本发明实施例提供的进行刻蚀工艺后，NMOS的结构示意图；
图12是本发明实施例提供的进行刻蚀工艺后，PMOS的结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
图7是本发明的改善半导体器件良率的流程示意图；如图所示，首先提供一衬底，该衬底上包括P阱区和N阱区，在P阱区和N阱区的上表面沉积一共用栅极层，利用等离子增强化学气相淀积的方法沉积一PEOX膜，在PEOX膜上表面利用低温化学气相淀积的方法沉积一LTO膜，PEOX膜和LTO膜构成一硬掩膜层，再进行后续的光刻工艺和刻蚀工艺，从而可以在P阱区内形成N型栅极结构，在N阱区内形成P型栅极结构。
该方法优选的应用于65nm或者55nm的技术节点的栅极工艺中，且优选应用于逻辑电路的半导体制造中，更适于应用于存储器的半导体制造中。
实施例：
图8是本发明实施例提供的NMOS栅极注入离子工艺后的结构示意图；如图所示，一衬底包括P阱区201和N阱区202，在P阱区201内设置一区域为NMOS的N型有源区204，在N阱区202内设置一区域为PMOS的P型有源区205，P阱区201和N阱区202通过一浅沟槽隔离结构203隔离，以隔离后续工艺中在N型有源区204与P型有源区205形成的N型有源结构和P型有源结构，浅沟槽隔离结构203形成于N阱区与P阱区相邻的区域，其深度会大于后续工艺中形成的N型有源结构和P型有源结构的深度，但小于P阱区和N阱区的深度，在P阱区和N阱区上沉积一共用栅极层206，共用栅极层206为多晶硅层，对P阱区上的共用栅极层206的区域进行离子注入工艺，离子207为磷（P）离子。
图9是本发明实施例提供的淀积PEOX膜后的结构示意图；如图所示，在进行完NMOS的P阱对应于共用栅极层206区域的离子注入工艺后，利用等离子增强化学气相淀积的方法，在390℃～410℃的温度条件下，如390℃、395℃、400℃、405℃、410℃等，采用硅烷和一氧化二氮进行PEOX膜208的沉积，PEOX膜的厚度为 如等，PEOX膜208覆盖于共用栅极层206的上表面，先沉积PEOX膜能够克服由于LTO膜沉积于共用栅极206，LTO膜张应力大，对下层膜敏感，会受到表面原子扩散速率的影响，而导致NMOS和PMOS上所沉积的LTO膜厚不同，影响后续的刻蚀工艺，导致半导体器件良率的降低的问题。
图10是本发明实施例提供的淀积LTO膜后的结构示意图；如图所示，在PEOX膜208沉积完成后，利用低温化学气相淀积的方法，在390℃～410℃的温度条件下，如390℃、395℃、400℃、405℃、410℃等，采用正硅酸乙酯和臭氧进行LTO膜209的沉积，LTO膜209的厚度为如LTO膜209覆盖于PEOX膜208的上表面，在PEOX膜上再沉积LTO膜能够克服由于PEOX膜非常疏松，导致注入NMOS的栅极上的离子聚团析出在栅极表面，从而在后续的刻蚀工艺完成后，损伤NMOS有源区的问题。
其中，PEOX膜和LTO膜构成一硬掩膜层，且在制作硬掩模层的工艺中，未进行热退火，从而克服了由于进行热退火工艺，使得注入NMOS上的栅极结构中的离子扩散至PMOS的栅极结构中，从而影响PMOS电学性能的问题。
图11是本发明实施例提供的进行刻蚀工艺后，NMOS的结构示意图；图12是本发明实施例提供的进行刻蚀工艺后，PMOS的结构示意图；如图11和12所示，在进行完LTO膜的沉积工艺后，于LTO膜上涂布光刻胶，如采用旋转涂布法，而后进行前烘、曝光、后烘、坚膜和显影的光刻工艺步骤，再利用干法刻蚀或者湿法刻蚀的方法进行刻蚀工艺，从而在半导体器件上形成N型栅极结构210和P型栅极结构213，再对半导体器件进行阱区有源区离子注入工艺，使P阱区内的对应于N型栅极结构210的两侧，形成有N型有源结构211和212，使N阱区内的对应于P型栅极结构213的两侧，形成有P型有源结构214和215。从而完成半导体器件的栅极工艺，且克服了现有技术中的上述三个问题，进而提高了半导体器件的良率。
综上所述，本发明通过在NMOS栅极注入离子工艺完成后，先沉积一层PEOX膜，再沉积一层LTO膜，克服了现有技术中由于进行热退火工艺，使得注入NMOS上的栅极结构中的离子扩散至PMOS的栅极结构中，从而影响PMOS电学性能的问题；也克服了由于PEOX膜非常疏松，导致注入NMOS的栅极上的离子聚团析出在栅极表面，从而在后续的刻蚀工艺完成后，损伤NMOS有源区的问题；同时又克服了由于只沉积LTO膜，而LTO膜张应力大，对下层膜敏感，会受到表面原子扩散速率的影响，而导致NMOS和PMOS上所沉积的LTO膜的厚度不同，影响后续的刻蚀工艺，导致半导体器件良率的降低的问题，从而提高了半导体器件的良率。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (12)

1.一种改善半导体器件良率的方法，应用于在一衬底上制备栅极的工艺中，所述衬底包括第一阱区和第二阱区，其特征在于，包括以下步骤：
于所述衬底的上表面沉积一共用栅极层，并对位于所述第一阱区上方的共用栅极层进行离子注入工艺；
沉积一PEOX膜覆盖所述共用栅极层的上表面；
继续沉积一LTO膜覆盖所述PEOX膜的上表面；
其中，所述PEOX膜和所述LTO膜共同构成一硬掩膜层，且在制作硬掩模层的工艺中，未进行热退火；
利用光刻、刻蚀工艺，并去除剩余的PEOX膜和LTO膜，形成第一类型栅极结构和第二类型栅极结构；
其中，PEOX膜为等离子增强氧化膜。
2.如权利要求1所述的改善半导体器件良率的方法，其特征在于，所述第一阱区为P阱区，所述第二阱区为N阱区，并于所述P阱区上方形成所述第一类型栅极结构，于所述N阱区上方形成所述第二类型栅极结构。
3.如权利要求1或2中任意一项所述的改善半导体器件良率的方法，其特征在于，所述第一类型栅极结构为N型栅极结构，所述第二类型栅极结构为P型栅极结构。
4.如权利要求1所述的改善半导体器件良率的方法，其特征在于，所述离子注入工艺采用的离子源为磷。
5.如权利要求1所述的改善半导体器件良率的方法，其特征在于，利用等离子增强化学气相淀积的方法进行所述PEOX膜的沉积工艺。
6.如权利要求5所述的改善半导体器件良率的方法，其特征在于，所述PEOX膜的沉积在390℃～410℃的温度条件下进行。
7.如权利要求6所述的改善半导体器件良率的方法，其特征在于，所述PEOX膜的厚度为
8.如权利要求1所述的改善半导体器件良率的方法，其特征在于，利用低温化学气相淀积的方法进行所述LTO膜的沉积工艺。
9.如权利要求8所述的改善半导体器件良率的方法，其特征在于，利用等离子增强化学气相淀积的方法进行所述LTO膜的沉积工艺。
10.如权利要求8所述的改善半导体器件良率的方法，其特征在于，所述LTO膜的沉积在390℃～410℃的温度条件下进行。
11.如权利要求10所述的改善半导体器件良率的方法，其特征在于，所述LTO膜的厚度为
12.如权利要求1所述的改善半导体器件良率的方法，其特征在于，所述刻蚀工艺采用干法刻蚀或者湿法刻蚀。
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