CN104282538B - 一种制作半导体器件的方法 - Google Patents
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Abstract
本发明公开了一种制作半导体器件结构的方法，包括：步骤a：根据工艺需要在所述半导体器件的布局图中增加标记层，以覆盖彼此互连的多晶硅部分；步骤b：采用布尔运算来形成具有所需的离子注入图案的掩膜版；步骤c：使用上述掩膜版进行离子注入。根据本发明的制备半导体器件的方法，解决在多晶硅离子注入时产生的交叉扩散问题，避免了相邻的半导体器件的有源区接收相反类型的离子注入和避免对隔离侧墙的影响，进而提高了制备的半导体器件结构的性能。
Description
技术领域
本发明涉及半导体制造工艺，特别涉及一种制作半导体器件的方法。
背景技术
随着半导体集成电路(IC)工业技术日益的成熟，超大规模的集成电路的迅速发展，元器件尺寸越来越小，芯片的集成度越来越高。因器件的高密度，小尺寸的要求对半导体工艺影响也日益突出。在现有的先进工艺中（如45纳米以下工艺代中），会采用多晶硅栅预注入工艺，在多晶硅栅刻蚀工艺步骤之前，对互补金属氧化物有半导体器件（CMOS）中的NMOS器件的栅极进行五族元素的预注入，而对PMOS器件的栅极进行三族元素的预注入。其目的是降低栅电阻以及降低多晶硅栅耗尽问题，以达到调节CMOS器件阈值电压（Vt）以及开启电流的目的。然而，随着IC集成度不断的增大需要器件尺寸持续按比例缩小，不断缩小的半导体器件的物理尺寸，使得互补金属氧化物半导体器件产生很多问题，例如在多晶硅离子注入时引起的交叉扩散现象（crocss-diffusion）。由于这个现象，共同使用一个多晶硅线（ploy line）的相邻的器件之间可能会存在较高的转换阈值电压（Vt）。
静态随机存储器（SRAM）作为半导体存储器中的一类中重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。如图1所示，是一个静态随机存储器单元的版图结构100，包括有源区101、多晶硅栅102和接触孔（未示出）这三个层次。在图1中，区域103所标出来的为下拉管（Pull Down MOS），该器件为一NMOS器件，区域104所标出来的为上拉管（Pull Up MOS），该器件为一PMOS器件。对上述静态随机存储器单元进行多晶硅栅注入，通常工艺会对下拉管的NMOS器件进行五族元素的预注入，即对图1中区域103进行五族元素的预注入，而对上拉管的PMOS器件进行三族元素的预注入，即对图1中区域104进行三族元素的预注入。但是，在对多晶硅进行注入时发生的交叉扩散现象，使静态随机存储器单元中的上拉阈值电压（Pull Up Vt）与下拉阈值电压（pull down Vt）不匹配，影响静态随机存储器单元的性能和静态随机存储器单元的最小阈值电压（Vmin）
目前通常采用缩小或者放大注入层的栅极-漏极-源极（GDS）的分界线以使相关区域的光罩（reticle）的关键尺寸变小或者变大，来解决在多晶硅注入时产生的交叉扩散现象。如图1所示，在根据现有技术进行多晶硅注入时会在下拉管的区域103和上拉管的区域104之间形成危险（risk）区域105，在区域105中的有源区（AA）接收了相反的离子注入，例如，NMOS区域中的有源区被注入了P-型的掺杂剂，反之，PMOS区域中的有源区被注入了N-型的掺杂剂，这将使多晶硅栅极结构的隔离侧墙产生副作用并且使静态随机存储器单元的阈值电压和饱和电流（Idsat）不匹配。现有技术没有有效地解决交叉扩散的问题，并且也影响了隔离侧墙结构。
因此，需要一种新的方法，以解决在对互补金属氧化物半导体器件进行多晶硅注入时产生的交叉扩散的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了有效解决上述问题，本发明提出了一种制作半导体器件的方法，包括下列步骤：步骤a：根据工艺需要在所述半导体器件的布局图中增加标记层，以覆盖彼此互连的多晶硅部分；步骤b：采用布尔运算来形成具有所需的离子注入图案的掩膜版；步骤c：使用上述掩膜版进行离子注入。
优选地，所述彼此互连的多晶硅为下方没有有源区的多晶硅部分。
优选地，所述工艺需要为工艺拆分的硅数据。
优选地，所述工艺拆分的硅数据决定克服多晶硅掺杂离子交叉扩散问题所需的最小面积。
优选地，所述半导体器件的布局图为栅极-漏极-源极的布局图。
根据本发明的制备半导体器件的方法，解决在多晶硅离子注入时产生的交叉扩散问题，避免了相邻的半导体器件的有源区接收相反类型的离子注入和避免对隔离侧墙的影响，进而提高了制备的半导体器件结构的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为根据现有技术对互补金属氧化物半导体器件中的多晶硅栅极进行离子注入方法的半导体器件的版图结构；
图2为根据本发明的一个实施方式的互补金属氧化物半导体器件的结构剖视图；
图3为根据本发明的一个实施方式对互补金属氧化物半导体器件中的多晶硅栅极进行离子注入方法的半导体器件的版图结构；
图4为根据本发明的一个实施方式对互补金属氧化物半导体器件中的多晶硅栅极进行离子注入方法的半导体器件的掩膜层示意图；
图5为是根据本发明的一个实施方式对互补金属氧化物半导体器件中的多晶硅栅极进行离子注入的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何改进制作半导体器件结构的工艺来解决现有技术中的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明中的方法在互补金属氧化物半导体器件结构的PMOS区域和NMOS区域上实施多晶硅栅注入。下述实施例是以单个的PMOS区域和单个NMOS区域进行说明。图2示出了根据本发明的一个实施方式的互补金属氧化物半导体器件的结构剖视图。
如图2所示，在P型硅衬底200a上形成N型阱（未示出），在所述硅衬底上形成浅沟槽隔离，在所述浅沟槽隔离之间的区域形成有源区201a。在所述硅衬底200a的表面上从下往上依次形成栅氧化层202a、多晶硅栅极203a、硅化钨层和氮化硅层204a，并依次刻蚀硅化钨层和氮化硅层204a、多晶硅栅极203a、栅氧化层202a，在所述有源区201a上方形成晶体管的栅极结构205a。在所述栅极结构205a的侧壁形成侧墙206a，所述侧墙由氧化硅侧墙和氮化硅侧墙。在N型硅衬底200b上形成P型阱（未示出），在所述硅衬底上形成浅沟槽隔离（未示出），在所述浅沟槽隔离之间的区域形成有源区201b。在所述硅衬底200b的表面上从下往上依次形成栅氧化层202b、多晶硅栅极203b、硅化钨层和氮化硅层204b，并依次刻蚀硅化钨层和氮化硅层204b、多晶硅栅极203b、栅氧化层202b，在所述有源区201b上方形成晶体管的栅极结构205b。在所述栅极结构205b的侧壁形成侧墙206b，所述侧墙由氧化硅侧墙和氮化硅侧墙。在所述多晶硅栅极以及有源区上依次覆盖接触孔刻蚀停止层和层间介质层207，进行接触孔的刻蚀，以形成接触孔208。在接触孔208形成之后，对所述互补金属氧化物半导体器件中的多晶硅栅极进行离子注入。
图3示出了根据本发明的一个实施方式对互补金属氧化物半导体器件中的多晶硅栅极进行离子注入的半导体器件中最优化的栅极-源极-漏极布局的版图结构。
如图3所示，工艺拆分多晶硅线上相邻的一个MOS器件与另一个MOS器件交叉处硅的数据，以确定交叉处的区域面积大小，该区域面积可以有效的避免多晶硅离子注入时产生的交叉扩散问题。具体的，通过一组不同面积大小的标记层（marking layer）的splittest key采用测试（test）光罩来执行拆分（split），然后测试这些split test key的DPT，来看不同面积大小的标记层所对应的DPT的窗口（window）在哪里，从而确定较好的面积大小。这样会搜集几轮数据，在搜集到足够多的数据后，可以得到不同面积大小与已知参数的关系，就可以参考已有数据来确定最优的面积大小，即最小面积，根据该面积大小以形成最优化的标记层。所述工艺拆分的硅数据决定克服多晶硅掺杂离子交叉扩散问题所需的最小面积。根据该区域面积形成标记层（marking layer），该标记层位于多晶硅线上，其中，一个MOS器件为PMOS器件，另一个MOS器件为NMOS器件，或者一个MOS器件为NMOS器件，另一个MOS器件为PMOS器件，且根据该区域形成标记层（marking layer）沉积形成在多晶硅线上，多晶硅线为下方没有有源区的多晶硅部分。具体的，根据工艺需要在所述半导体器件的布局图中增加标记层，以覆盖彼此互连的多晶硅部分，半导体器件的布局图为栅极-漏极-源极（GDS）的布局图。然后，采用布尔运算（boolean operation）制作出相应区域最优化的离子注入掩膜层，其为深色调的掩膜层，所述掩膜层包括标记层和该区域相应的光罩，光罩为没有经过处理的NMOS离子注入的掩膜层或者PMOS离子注入的图案的掩膜层。具体的，根据最小面积来形成相同面积的标记层；采用布尔运算来调整该标记层在没有经过调整的掩膜版中的位置，来形成新的掩膜版，根据形成的新掩膜版进行离子注入。以静态随机存储器单元为例，一个静态随机存储器单元的版图结构300，包括有源区301、多晶硅栅302和接触孔（未示出）这三个层次。在图3中，区域303所标出来的为下拉管（Pull Down MOS），该器件为一NMOS器件，区域304所标出来的为上拉管（Pull Up MOS），该器件为一PMOS器件，其中NMOS器件和PMOS器件均包括有源区。拆分共用同一个多晶硅线上相邻的POMS器件和NMOS器件的交叉处硅的数据，以确定交叉处的区域面积大小，该区域面积可以有效的避免多晶硅离子注入时产生的交叉扩散问题。根据该区域面积形成标记层（marking layer）305，该标记层位于多晶硅线上。然后，采用布尔运算制作PMOS区域最优化的离子注入图案的掩膜层，掩膜层包括标记层305和PMOS器件离子注入的光罩306。
如4示出了根据本发明的一个实施方式对互补金属氧化物半导体器件中的多晶硅栅极进行离子注入方法的掩膜层示意图。
如图4所示，根据具有标记层的掩膜层对PMOS区域中的多晶硅栅进行离子注入，所述掩膜层可以为阻挡层。具体的，对PMOS的不同阈值电压区域进行离子注入和常规阈值电压离子注入，掺杂杂质可以是硼、BF2等，剂量可以为1e13～3e15原子/cm2。以静态随机存储器单为例，一个静态随机存储器单元的光罩的示意图400，包括PMOS器件的光罩和标记层组成的静态随机存储器单元的PMOS区域的离子注入掩膜层403，还包括有源区401、多晶硅栅402。根据具有标记层和PMOS器件的光罩对PMOS区域的不同阈值电压区域进行离子注入和常规阈值电压离子注入。
优选的，根据由标记层和NMOS器件的光罩组成的NMOS区域的离子注入的掩膜层对NMOS区域中的多晶硅栅进行离子注入。具体的，对NMOS的不同阈值电压区域进行离子注入和常规阈值电压离子注入，掺杂杂质可以是磷、砷等，剂量为1e13～5e15原子/cm2。
如图5所示，为根据本发明的一个实施方式对互补金属氧化物半导体器件中的多晶硅进行离子注入的方法的工艺流程图
步骤501：提供具有离子阱的半导体衬底，该半导体衬底上方形成有对应该离子阱的多晶硅栅极结构，所述半导体衬底还包括有源区；
步骤502：，处理多晶硅线上相邻的PMOS器件与NMOS器件交叉处硅的数据，以确定交叉处的区域面积大小，该区域面积可以有效的避免多晶硅离子注入时产生的交叉扩散问题，多晶硅线是彼此互连的多晶硅，其为下方没有有源区的多晶硅部分；
步骤503：在多晶硅层上根据所述区域形成标记层，以形成最优化的栅极-源极-漏极布局；
步骤504：采用布尔运算制作POMS区域或者NMOS区域最优化的离子注入掩膜层，其是由标记层和MOS器件相应的光罩组成的；
步骤505：根据具有标记层的掩膜层对MOS区域中的多晶硅栅进行离子注入。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
Claims (5)
1.一种制作半导体器件的方法，其特征在于，所述方法包括下列步骤：
步骤a：根据工艺需要确定多晶硅线上相邻的两个金属氧化物半导体MOS器件的交叉处的区域面积大小，并根据所述面积大小在所述半导体器件的布局图中增加标记层，以覆盖彼此互连的多晶硅部分；
步骤b：采用布尔运算来形成具有所需的离子注入图案的掩膜版，所述掩膜版由所述标记层和相应的光罩组成；
步骤c：使用上述掩膜版进行离子注入。
2.如权利要求1所述的方法，其特征在于，所述彼此互连的多晶硅为下方没有有源区的多晶硅部分。
3.如权利要求1所述的方法，其特征在于，所述工艺需要为工艺拆分的硅数据。
4.如权利要求3所述的方法，其特征在于，所述工艺拆分的硅数据决定克服多晶硅掺杂离子交叉扩散问题所需的最小面积。
5.如权利要求1所述的方法，其特征在于，所述半导体器件的布局图为栅极-漏极-源极的布局图。
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|---|---|---|---|---|
| CN115377214A (zh) * | 2022-10-26 | 2022-11-22 | 合肥新晶集成电路有限公司 | 半导体结构及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101127356A (zh) * | 2006-08-16 | 2008-02-20 | 株式会社瑞萨科技 | 半导体存储器件 |
| CN101136403A (zh) * | 2006-08-28 | 2008-03-05 | 国际商业机器公司 | 半导体器件及其制造方法 |
| CN101308786A (zh) * | 2007-05-15 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的离子注入方法 |
| CN102610574A (zh) * | 2012-03-31 | 2012-07-25 | 上海华力微电子有限公司 | 提高静态随机存储器写入冗余度的方法 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101127356A (zh) * | 2006-08-16 | 2008-02-20 | 株式会社瑞萨科技 | 半导体存储器件 |
| CN101136403A (zh) * | 2006-08-28 | 2008-03-05 | 国际商业机器公司 | 半导体器件及其制造方法 |
| CN101308786A (zh) * | 2007-05-15 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的离子注入方法 |
| CN102610574A (zh) * | 2012-03-31 | 2012-07-25 | 上海华力微电子有限公司 | 提高静态随机存储器写入冗余度的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |