CN104662666B - 具有屏蔽层的深耗尽型mos晶体管及其方法 - Google Patents

具有屏蔽层的深耗尽型mos晶体管及其方法 Download PDF

Info

Publication number
CN104662666B
CN104662666B CN201380049126.1A CN201380049126A CN104662666B CN 104662666 B CN104662666 B CN 104662666B CN 201380049126 A CN201380049126 A CN 201380049126A CN 104662666 B CN104662666 B CN 104662666B
Authority
CN
China
Prior art keywords
drain
blind zone
source
doping
undoped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380049126.1A
Other languages
English (en)
Other versions
CN104662666A (zh
Inventor
托马斯·霍夫曼
卢西恩·施弗伦
斯科特·E·汤姆森
普什卡·拉纳德
王晶
保罗·E·格雷戈瑞
萨辛·R·森库萨勒
兰斯·斯卡德
赵达龙
泰穆尔·巴克希彻维
刘宇杰
王凌泉
张伟民
萨米尔·普拉德汉
迈克尔·杜安
桑·焕·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Triple Fujitsu Semiconductor Co., Ltd.
Original Assignee
Triple Fujitsu Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Triple Fujitsu Semiconductor Co Ltd filed Critical Triple Fujitsu Semiconductor Co Ltd
Publication of CN104662666A publication Critical patent/CN104662666A/zh
Application granted granted Critical
Publication of CN104662666B publication Critical patent/CN104662666B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在硅衬底上制造的有效地设定阈值电压、控制短沟道效应并且控制过量的结泄漏的半导体晶体管结构可以包括具有源极和漏极结构的晶体管栅极。高掺杂的屏蔽区位置从衬底的表面向下嵌入竖直的距离。通过可以外延形成的基本未掺杂的沟道层，将高掺杂的屏蔽区与衬底的表面分开。源极/漏极结构可以包括高出衬底的表面源极/漏极延伸区。屏蔽区优选定位为位于源极/漏极区域和源极/漏极延伸部分之间的分界面处或者刚好位于分界面下方。晶体管栅极可以形成在硅衬底的表面水平的下方并且在源极/漏极结构的重掺杂部分的上方或下方。

Description

具有屏蔽层的深耗尽型MOS晶体管及其方法
技术领域
以下公开一般涉及半导体器件和加工并且更具体地涉及与减少晶体管器件中的亚阈值漏电流相关的方法，该公开包括低泄漏晶体管的结构和制造方法。
背景技术
许多集成电路设计中使用执行特定功能的各种电池。集成电路可包括逻辑器、存储器、控制器、和其他的功能块。在半导体工艺中，通常使用CMOS工艺制造半导体集成电路。晶体管形成在半导体衬底中，并且通常涉及导致栅极以及相邻的源极和漏极的制造步骤的序列，该源极和漏极形成在沟道中。晶体管的关键设定为阈值电压。设定阈值电压的已知方法是将掺杂剂放置在与源极和漏极的掺杂剂相反的极性的沟道区域中。沟道掺杂的变形包括大量地输送掺杂材料以填充沟道的容积。其他的技术包括使用环型注入(pocketimplant)(也被称为环状掺杂(halo doping))，其中，沟道掺杂的离子注入被限制到小的空间，该小的空间仅邻接源极和漏极的每个边缘，使得沟道容积的其余部分可基本上保持未掺杂，从而精确地设定阈值电压。然而，随着器件缩小，掺杂剂的精确放置越来越困难，环状掺杂工艺并不完美，并导致杂散的掺杂材料位于沟道区域中不期望的位置处，使得精确设定阈值电压非常困难。在绘制电路设计时，阈值电压变化已经成为日益严重的问题和限制，否则其能够利用晶体管尺寸缩放的优势。作为不精确的阈值电压设定的结果，当晶体管的尺寸随时间持续缩放时，供应电压并未随时间持续进行相关的期望的缩小。电源未缩放阻碍了设计者创建改进的、减小的功率集成电路的能力。
虽然低阈值电压器件往往具有更高的亚阈值漏功率，但是低阈值电压器件一般用于高速电路。因此，设计师往往设计较高的阈值电压。较高阈值电压的常见器件设计为在晶体管沟道中输送掺杂剂，该掺杂剂具有与源极和漏极中的掺杂剂的极性相反的极性。在晶体管沟道中设置掺杂剂的优点在于控制短沟道效应得到了相对改进。然而，当关键尺寸减小时，同时沟道中每单位容积的掺杂剂数量相对增大，很有可能在重掺杂的源极/漏极区域和沟道区域之间形成结，从而产生用于结泄漏的路径。
附图说明
为了更完整的理解本文和其优点，现在参照以下说明并且参照附图，其中，相同的附图编号表示相同的零件，其中：
图1示出深耗尽型沟道(DDC)晶体管的实施例的横截面视图；
图2A和2B示出用于缩放DDC晶体管以控制短沟道效应的示例性方案；
图3示出用于制造具有升高的外延LDD区域的DDC晶体管的工艺流的实施例；
图4A-4F示出当DDC晶体管基本按图3所提供的工艺流进行制造时的DDC晶体管的示意性横截面视图；
图5A-5D示出具有不同源极漏极结构和不同沟道掺杂分布的DDC晶体管的各种实施例的横截面视图以及掺杂分布对比；
图6A-6B示出对于在LDD注入区域具有或不具有Ge PAI的示例性DDC晶体管的Vt滚降(roll-off)差和DIBL差；
图7示出具有或不具有Ge PAI以影响有效沟道长度改变的DDC晶体管的横向净掺杂分布；
图8A-8C示出用于制造具有凹陷的栅极结构的示例性工艺的步骤；
图9A-9D除了示出用于导致阈值电压变化的屏蔽注入剂量的走向之外，还示出具有不同源极/栅极形状的示例性DDC晶体管结构通道部分和专门相对于其放置的屏蔽区域；
图10A-10B示出具有相对于各个源极/漏极结构定位的屏蔽区的DDC晶体管结构；
图11A-11B示出未掺杂的SiGe层厚度对根据某些实施例的示例性DDC晶体管的亚阈值漏电流的影响；
图12A-12C示出屏蔽区相对于SiGe突起的位置的定位并且与SiGe突起的位置未对准的影响；
图13是示出用于在晶体管上实现多个晶体管器件的制造工艺的流程图；
图14A-14B示出当掺杂材料注入通过具有不同厚度的ISSG氧化层时的屏蔽区掺杂分布差异；
图15示出注入通过具有不同厚度的ISSG氧化层的屏蔽区的示例性亚阈值漏电流走向；
图16示出支持多个晶圆(die)的半导体晶片(wafer)，其中每个半导体晶片能够支持多个电路块，每个块具有一个或多个晶体管类型。
具体实施方式
尽管电子器件通常构造为仿佛晶体管在结构和性能上是相同的，实际上，几乎不可能制造出两个完全相同的晶体管，尤其是纳米级晶体管。当考虑如何在同一晶圆上匹配宽间隔(其可以分开为数万纳米)的晶体管的性能，如何在同一晶片中匹配邻近的晶圆上的晶体管的性能，如何匹配在不同晶片上的晶体管的性能，或者甚至如何匹配在不同的制造设施处制造的晶体管时，该问题甚至更加严重。由于工艺差异，半导体器件的任一特征(包括使得晶体管的电压特性发生变化的功函数、阶梯高度、或随机掺杂剂波动)可能会发生变化，例如在图案中的能够改变沟道、栅极、或间隔大小的变化，或者在沉积或注入步骤中的能够导致差异的变化。
当晶体管尺寸缩小时，晶体管匹配的问题会增加。阈值电压失配的增加通常与晶体管面积的平方根成反比。对于某些晶体管属性(例如亚阈值电流或阈值电压变化)，纳米级晶体管中的匹配变化可以大到足以损害功能性，最终导致低的良品率。此外，涉及将掺杂剂引入到晶体管沟道的许多共同的CMOS处理技术能够导致沟道附近的掺杂剂配置显著变化，从而影响晶体管工作时的电压。
许多集成电路设计使用执行特定功能的各种电池。集成电路可以包括逻辑器、存储器、控制器、和其他的功能模块。在半导体工艺中，通常使用CMOS工艺制造半导体集成电路。晶体管形成在半导体衬底中，并且通常涉及导致栅极以及相邻的源极和漏极的制造步骤的序列，源极和漏极形成在沟道中。晶体管的关键属性为阈值电压，阈值电压确定晶体管能被导通时的电压。低阈值电压器件一般用于高速电路。虽然可以根据用于电路模块的设计参数和期望特性使用一系列阈值电压设定，但是高阈值电压器件一般用于低功率电路。从说明书中已知对于器件来说阈值电压中的变化是不期望的。通常以与栅氧化层相邻的直接沟道注入的方式或者以与源极和漏极相邻的环型注入或环注入的方式，通过将掺杂剂嵌入到晶体管沟道中设定阈值电压。在注入的沟道区域中，由于随机掺杂剂波动，阈值电压的变化可能会出现。当关键尺寸缩小时，由于与晶体管沟道的尺寸相对应的掺杂更大，变化问题会恶化，因此当受影响的沟道的容积更小时，对掺杂剂波动产生更大的影响。实际上，尽管已经改进CMOS技术以允许关键尺寸持续缩小，但是由于晶体管变化的持久性，相关的并且期望的电压下降并未随之而来。
本文公开了具有改进的阈值电压变化并且从而允许电压缩放的晶体管。提供了允许可靠设定阈值电压以及改进的迁移率、跨导、驱动电流、强本体系数、和减小的结电容的结构和制造方法的实施例。更具体地，公开了一种针对不同的晶体管器件类型导致不同的Vt目标的掺杂分布的实施例。
图1示出具有增强体系数并且具有更精确地设定阈值电压Vt的能力的深度耗尽沟道(DDC)晶体管100。示例性DDC晶体管100包括栅电极102、源极104、漏极106、和位于基本未掺杂的沟道110上方的栅极电介质128。分别与源极104和漏极106相邻定位的轻掺杂的源极和漏极延伸(LDD或SDE)132朝向彼此延伸并且设定晶体管沟道长度。
DDC晶体管100示出为N-沟道晶体管，其具有由N型掺杂材料制成的源极和漏极，并形成在设置有P阱114的衬底(作为P型掺杂硅衬底)上，其中P阱114形成在衬底116上。此外，图1中的N-沟道DDC晶体管包括由P型掺杂材料制成的高掺杂的屏蔽区112和由P型掺杂材料制成的阈值电压设定区。基本未掺杂的沟道110优选利用外延生长硅层形成，该外延生长硅层使用意图导致未掺杂的晶体硅的工艺配方。虽然基本未掺杂的沟道110在本文中可以被指代为“未掺杂的沟道”，但是应当理解由于在其它的固有外延工艺中不可避免地引入一些外来材料，存在最低水平或基线水平的掺杂剂。在一般情况下，“未掺杂沟道”优选具有小于5×1017原子/cm3的浓度。然而，期望将沟道110保持在未掺杂的状态。在“未掺杂沟道”上施加变化。例如，未掺杂沟道可以是单晶硅、碳化硅、硅锗、锗或其他的半导体材料。
可以实施DDC晶体管100的特征以导致各种晶体管器件类型。这些晶体管器件类型包括但不限于：P-FET、N-FET、专门针对数字或模拟电路应用的FET、高压FET、高/中/低频FET、被优化以在不同的电压或电压范围下工作的FET、低/高功率FET、以及低/中/高阈值电压晶体管(即，低Vt、中Vt、或高Vt-也被分别称为LVt、RVt、或HVt)等。通常通过电气特性(例如，阈值电压、迁移率、跨导、线性度、噪声、功率)区分晶体管器件类型，这反过来使得其本身适用于特定的应用(例如，信号处理或数据存储)。由于复杂的集成电路(例如，诸如芯片上的系统(SoC))可以包括具有不同晶体管器件类型以实现期望的电路性能的许多不同的电路模块，所以期望使用能被容易制造的晶体管结构，以导致各种不同的晶体管器件类型。
用于形成DDC晶体管的方法可以从形成屏蔽区112开始。在某些实施例中，通过在衬底116上设置P阱114并且在其上注入屏蔽区掺杂材料来形成屏蔽区。通常，从极性方面来看，屏蔽区掺杂材料与阱掺杂匹配。可以使用其它方法(例如原位掺杂外延硅沉积或随后为离子注入的外延硅沉积)形成屏蔽区，以导致从栅极11向下嵌入竖直距离的重掺杂的屏蔽区112。优选屏蔽区112被定位为使得屏蔽区的顶表面大致位于栅氧化层的底部下方Lg/1.5至Lg/5的距离处(其中Lg为栅长度)。虽然也可以在STI(shallow trench isolation，浅沟槽隔离)之后实施屏蔽区112的形成，但是屏蔽区优选在STI之前形成。硼(B)、铟(I)、或其他P型材料可用于NMOS屏蔽区材料。砷(As)、锑(Sb)、或磷(P)或者其它的N型材料可用于PMOS屏蔽区的材料。屏蔽区112被认为重掺杂有大量的掺杂浓度，其在约5×1018至5×1020掺杂剂原子/cm3之间变化。一般而言，如果屏蔽区112掺杂剂水平在范围的较高端，屏蔽区112可以同时用作阈值电压设定区。
虽然可以具有例外，但是在一般情况下，期望采取措施来抑制或者至少控制掺杂剂从屏蔽区向上迁移。在放置屏蔽区掺杂剂之后出现的所有工艺步骤优选在选定的热预算内执行。此外，在相继的工艺中，对于在随后的工艺中趋向于迁移的那些掺杂剂或对于使用更高温度时的灵活性，可以在屏蔽区上或在屏蔽区之内结合锗(Ge)、碳(C)、或其它的掺杂剂迁移阻力层，以减小掺杂剂向上迁移。可以通过离子注入法、原位掺杂外延生长或其它的工艺形成掺杂剂迁移阻力层。
可选的阈值电压设定区111通常定位在屏蔽区112的上方。阈值电压设定区111可以与屏蔽区相邻结合到屏蔽区的中，或者与屏蔽区竖直偏置。在某些实施例中，阈值电压设定区111通过注入到屏蔽区112、三角(delta)掺杂、受控原位沉积、或原子层沉积形成。在替代的实施例中，可以通过使用预定的热循环配方将掺杂材料从屏蔽区112受控地向外扩散到未掺杂的外延硅层的方式形成阈值电压设定区111。通过限定适于实现器件期望的阈值电压的阈值电压设定区111的掺杂浓度和厚度，获得阈值电压。注意，如果屏蔽区112的浓度足够高，那么这样的屏蔽区112可以同时用作阈值电压设定区，并且不需要单独的阈值电压设定区。优选将阈值电压设定区111制造为栅极电介质128下方的限定距离，使得基本未掺杂沟道层直接与栅极电介质128相邻。考虑到阈值电压设定区111相对于栅极的位置，用于阈值电压设定区111的掺杂浓度取决于期望的用于器件的阈值电压。阈值电压设定区111可以具有约1×1018掺杂剂原子/cm3至约1×1019掺杂剂原子每cm3之间的掺杂浓度。另一方面，阈值电压设定区111可以被设计为掺杂浓度约为屏蔽区112的掺杂浓度的三分之一至二分之一。
虽然可以使用选择的外延沉积，但是优选以整体外延硅沉积的方式形成沟道的最终层。在屏蔽区112和可选的阈值电压设定区111的上方构造沟道110，其具有适合器件的电气规格的选定厚度。基本未掺杂的沟道区域110的厚度通常从约5-25nm的范围内变化，其中，较厚的未掺杂的沟道区域110用于较低的Vt器件。为了实现期望的最终未掺杂的沟道区域110的厚度，可以使用热循环以使得掺杂剂从屏蔽区112向外扩散到外延层的一部分，以导致所形成的外延硅的一部分具有一定程度的掺杂浓度，使得向外扩散的掺杂浓度能够用作具有相对较薄的未渗透沟道区域110的阈值电压设定区111。为了控制掺杂剂向外扩散通过各种器件类型的程度，在选定的器件中可以利用由C、Ge、或类似物制成的迁移阻力层。优选在执行整体外延沉积之后并且在形成沟道区域110之后形成隔离结构，但是隔离结构还可以提前形成，尤其当选择的外延用于形成沟道区域110时。
通过使用常规制造方法形成栅极堆叠部102以及LDD 132、垫片130、和源极104与漏极106结构，来完成DDC晶体管100，栅极堆叠部可以为多晶硅栅极或金属栅极，应注意，热预算保持在选定的约束内，以避免掺杂剂从先前形成的屏蔽区和阈值电压设定区111的不期望的迁移。在常规的场效应晶体管(FET)中，通常通过将“阈值电压注入物”直接注入到沟道中设定阈值电压，从而将阈值电压升高到可接受的水平，该阈值电压减小晶体管亚阈值漏，同时仍然允许晶体管快速导通。阈值电压注入通常导致掺杂剂渗透通过整个沟道区域。另一方面，在常规FET中，也可以通过各种被称为“环”注入、高角度注入、或环型注入的技术设定阈值电压(Vt)。这些注入在晶体管源极和漏极附近建立了局部的、梯度的、延伸到沟道中一定距离的掺杂剂分布。环注入和沟道注入的两者将掺杂剂引入到沟道，从而导致沟道中的掺杂剂的随机波动，其能够影响用于器件的实际阈值电压。这些常规的阈值电压设定方法导致在晶体管之间以及在晶体管阵列之内不期望的阈值电压变化。此外，这些常规的阈值电压设定方法降低了器件的迁移率和沟道跨导。
屏蔽区112提供了能够用于容纳本体偏置的强本体。连接部126可以形成到DDC晶体管的屏蔽区112，以对阈值压力提供进一步控制。施加的偏置可以是反向偏置或正向偏置，并且能够导致阈值电压显著变化。偏置可以是静态的或动态的，并且能够施加到隔离的晶体管，或者施加到共享共同的阱的晶体管的群组。偏置可以是静态的以将阈值电压设定在固定的设定点，或者偏置可以是动态的以改变晶体管的操作条件或需求。名称为“Electronic Devices and Systems，and Methods for Making and Using the Same”的正在申请中的美国专利No.8,273，617公开了各种合适的偏置技术，其全部公开内容通过引用结合于此。
在上述引用的美国专利No.8,273，617、Lucian Shifren等人于2010年9月30日提交的名称为“Advanced Transistors with Threshold Voltage Set Dopant Structures”的美国专利申请序列No.12/895,785、名称为“Advanced Transistors with PunchThrough Suppression”的美国专利No.8,421,162、于2010年12月17日提交的名称为“LowPower Semiconductor Transistor Structure and Method of Fabrication Thereof”的美国专利申请序列No.12/971,834、以及于2010年12月17日提交的发明名称为“Transistorwith Threshold Voltage Set Notch and Method of Fabrication Thereof”的美国专利申请序列No.12/971,955中也公开了适于在DDC晶体管中使用的晶体管结构和制造的其它示例，这些文献各自的内容全部通过引用结合于此。
当DDC晶体管的栅极长度缩小时，基本未掺杂的外延层的厚度通常缩小，以对沟道保持静电控制。然而，对于DDC晶体管结构，在没有缩放LDD结的深度的情况下缩放基本未掺杂的外延层的厚度能够导致短沟道控制的损失。此外，当缩放基本未掺杂的外延层的厚度时，没有缩放LDD结的深度还可以导致亚阈值漏电流增加并且LDD结至屏蔽区之间的距离减小。例如，对于具有20nm的栅极长度的DDC晶体管来说，仅通过缩放基本未掺杂的外延层的厚度，不可能满足100mV/V的DIBL目标和/或100mV/dec的亚阈值摆幅目标(swing target)。
如果当基本未掺杂的外延层的厚度缩放时缩小源极/漏极延伸的结深，可以降低缩小的DDC晶体管上的短沟道效应。这部分是由于这样的事实：当源极漏极结深减小时，源极至漏极的电场线可能将会连接，导致短沟道控制增强以及短沟道效应降低。通常，当源极漏极延伸的结深减小时，DIBL和亚阈值摆幅(swing)的两者降低。例如，对于具有20nm的栅极长度的DDC晶体管来说，除了通过将基本未掺杂的外延层缩放到5nm之外，还可以通过将源极漏极延伸的结深缩放到5nm，满足100mV/V的目标DIBL和100mV/dec的目标亚阈值摆幅。
然而，当LDD结深Xj缩小时，LDD区域的阻力指数增加，并且从而成为用于输送影响晶体管的电气性能的高驱动电流的瓶颈。如图2A所示，在一个实施例中，可以包括具有深源极210和深漏极212以及与栅极205相邻的源极/漏极延伸区210-T、212-T的起始点DDC晶体管200。DDC晶体管200可以包括优选与屏蔽区217相邻定位并且位于屏蔽区217下方的抗穿通区域219，屏蔽区反过来优选与阈值电压设定区215相邻定位并且位于阈值电压设定区215的下方，所有这些通过未掺杂的硅层与栅极205分离。在图2B中，提供了具有深源极230和深漏极232的替代的DDC晶体管202，深源极230和深漏极232与图2A中的源极210和漏极212相比具有更大的竖向长度。DDC晶体管202还示出为具有抗穿通区域239，抗穿通区域优选与屏蔽区237相邻定位并且位于屏蔽区237的下方，屏蔽区反过来优选与阈值电压设定区235相邻定位并且位于阈值电压设定区的下方，所有这些通过未掺杂硅层与栅极225分离。DDC晶体管202还示出为具有邻近栅极225的升高的源极/漏极延伸区230-T、232-T。根据通过源极/漏极延伸区域230-T、232-T的升高和变厚的影响所提供的期望的电气特性，升高的源极/漏极延伸区230-T、232-T可以比标准值厚一定的百分比(大约20％-100％厚)，以便影响期望的结深，同时物理缩放全部晶体管尺寸。升高的源极/漏极延伸区230-T、232-T可以以多种不同的方式形成，包括但不限于：a)使用标准离子注入技术形成初始源极/漏极延伸区210-T、212-T，以及通过在外延硅沉积的作用下将厚度加入到初始源极/漏极区域210-T、212-T形成升高的源极/漏极延伸区230-T、232-T；b)形成如参照图8更全面描述的嵌入式栅极结构，并且在嵌入式栅极结构周围有效地形成“升高的”源极/漏极延伸区；或者c)其他方法。可以通过以离子注入的方式引入掺杂剂、通过使用外延掺杂的沉积材料、或者通过其结合实现源极/漏极的掺杂。可以设计源极/漏极延伸区230-T、232-T的尺寸，以便栅极225的底角227定位为使得基本等量的源极/漏极延伸区从栅极225的底角227竖直向下延伸，使得实际上，源极/漏极延伸区230-T、232-T的容积的一半或者源极/漏极延伸区230-T、232-T的厚度的一半基本在栅极225的底角上方。可以通过使用升高的外延掺杂的沉积材料实现升高的源极/漏极延伸区230-T、232-T，以有效地减小源极/漏极延伸区230-T、232-T的寄生电阻。通过沿上方缩放源极/漏极延伸区并且通过在保持相似浅结深的同时增加其厚度，可以提供用于栅极225的限定栅极长度的降阻源极/漏极延伸区。当与屏蔽区237和阈值电压设定区235结合时，如果使用升高的源极/漏极延伸区230-T、232-T，断开状态的泄漏电流将会减小，否则，该电流将会与DDC晶体管200冲突。如图2A和2B所示，虽然不是按比例绘制，当将源极/漏极延伸区230-T、232-T和相邻的深源极230和深漏极232基本升高DDC晶体管200的源极/漏极延伸区210-T、212-T的竖直厚度的20％到100％时，如果能够继续保持同样的基本未掺杂的硅深度，可以实现具有减小的断开状态的泄漏电流的DDC晶体管202。
图3示出用于制造具有升高的外延LDD区域(也被称为源极/漏极延伸区)的DDC晶体管的工艺流300的一个实施例，其用于示例性先进工艺节点，例如，28nm或20nm工艺技术。图4A-4F示出工艺流300的各种工艺步骤之后的示例性最终结构。从参照图1的先前描述的DDC沟道堆叠部成形开始(步骤305)，在步骤310中，沉积并且生成栅极堆叠部。图4A示出在步骤310后，具有生成的栅极堆叠部的经过部分制造的DDC晶体管(屏蔽区等未示出)的横截面表示。在步骤315中，在常规的工艺条件下，使用例如离子注入物，可选执行第一浅LDD注入(全部处理之后结深应该为～10-15nm)。图4B示出在步骤315的可选LDD注入402之后的经过部分制造的DDC晶体管的横截面表示。在步骤320中，使用常规的沉积和深蚀刻制造狭窄偏移间隔器(其宽度应该优选小于～10nm以使寄生电阻最小化)。图4C示出在按照步骤320形成狭窄偏移间隔器404之后的经过部分制造的DDC晶体管的横截面表示。在步骤325中，升高的LDD掺杂层(其具有5nm至20nm范围内的厚度)可以外延增长。图4D示出在按照步骤325形成升高的LDD 406掺杂外延层(doped epitaxially layer)之后的经过部分制造的DDC晶体管的横截面表示。虽然也可以基于器件电气规格使用具有合适掺杂水平的其它半导体材料(例如，SiGe、SiC)，但是升高的LDD掺杂外延层优选掺杂硅。在某些实施例中，升高的LDD外延层在增长时可以未掺杂或原位掺杂n型或p型掺杂剂种类，基于器件是否用于NMOS还是PMOS选择掺杂剂的极性。在原位掺杂LDD外延层406的情况下，可以在不同的步骤形成两个分离的LDD外延层-一个用于NMOS(原位掺杂的n型LDD外延层)并且一个用于PMOS(原位掺杂的p型LDD外延层)。如果形成分别用于NMOS和PMOS DDC晶体管的两个分离的LDD外延层，在各个LDD外延层406的成形期间，使用掩蔽层保护互补装置。升高的LDD外延层的掺杂浓度选定为足够高，以减小源极/漏极的寄生电阻。LDD外延层掺杂浓度可以基本在约5×1019至8×1020原子/cm3的范围内。
在形成未掺杂LDD外延层406的实施例中，未掺杂LDD外延层可以同时在NMOS和PMOS DDC晶体管的两者上增长。在这种情况下，第二LDD离子注入可以在步骤330中执行，以将新沉积的LDD外延层406掺杂到期望的掺杂浓度水平。图4E示出在执行附加的掺杂剂注入以建立升高的掺杂源极/漏极延伸408之后的经过部分制造的DDC晶体管的横截面表示。可以通过常规的光束注入或者通过其他的掺杂技术(例如，离子掺杂、固体源掺杂)进行附加注入。用于该步骤的注入条件和材料可以是：对于NMOS来说，具有在1-5keV范围的能量和在1e14-5e15原子/cm2范围内的剂量的砷(As)；对于PMOS来说，具有在0.5-2keV范围内的能量和在1e14-1e15原子/cm2范围内的剂量的硼(B)。可以使用影响N型或P型的其它掺杂剂物质(包括给定极性内的掺杂剂物质的组合)和其它的掺杂条件以用于该LDD注入步骤中。例如，用于PMOS LDD的附加选项可以包括铟。用于NMOS LDD的其它选项可以包括磷或锑。相似的材料选项可以适用源极/漏极区域。
在步骤335中，可以沉积第二间隔器以设定用于形成深源极/深漏极区域的合适的掩蔽。使用沉积和深蚀刻步骤沿着第一间隔器的线条形成该第二间隔器，但是第二间隔器可以由不同的材料(例如，用于第二间隔器或第一间隔器的氮化硅、氮氧化物、或氧化硅层)制成。第二间隔器可以比第一间隔器宽，以将深源极/漏极与沟道区域隔开，并且防止深源极/漏极侵入到沟道区域。第二间隔器的宽度可以在15-25nm的范围内。图4F示出在形成第二间隔器410后的经过部分制造的DDC晶体管的横截面表示。在步骤340中，形成深源极/漏极区域，接着是掺杂剂激活退火(activation anneal)。图4F还示出在形成深源极/漏极412和掺杂剂激活退火之后的经过制造的DDC晶体管的横截面表示。注意，可以通过蚀刻和外延沉积填充(可以使用原位掺杂或沉积前掺杂扩散执行外延填充)、离子注入、或其组合的方式形成深源极/漏极区域412。
注意，图3和图4A-4F所示的该器件架构&流适用于所有可能的栅极-堆叠部集成方案选项，例如：使用“前栅极”或“后栅极”集成方案的聚/SiON和高K/金属栅极。此外，工艺过程的顺序不限于图3和图4A-4F所述的顺序。例如，可以按序列在不同的步骤执行DDC沟道成形步骤305，例如，在形成源极/漏极区域之后，序列也可以包括使用选择的外延增长形成具体到每个器件未掺杂的沟道区域。
另一方面，如果升高的LDD外延层形成为原位掺杂外延层，那么可能不需要LDD离子注入步骤。在这种情况下，如果适于获得最终期望的掺杂浓度水平，那么可以在LDD外延层成形步骤之后任选地添加附加的掺杂剂推进退火，以使最初包含在LDD外延层的掺杂剂扩散到衬底，从而利用器件的沟道制成低电阻接触。在这种情况下，典型的退火可能在900-1000℃的温度范围内，持续时间在0.1-5.0秒的范围内。热预算应该仍然保持足够低使得已经位于衬底中的掺杂剂(即，在阈值电压设定区和屏蔽区中的掺杂剂)不会过渡扩散到基本未掺杂的沟道区域。
升高的LDD器件架构与没有升高端的DDC架构相比具有一些附加的功能优势。(相对于沟道水平)LDD结深Xj的增大的缩放能够忍受最小寄生电阻。该缩放的LDD结深为器件提供了更好的短沟道控制，并且因此能够使用于阈值电压设定区和/或屏蔽区的掺杂剂浓度减小。因此，可以使用较少的注入剂量用于阈值电压设定区和屏蔽区，以制造具有给定目标性能的DDC晶体管。屏蔽区的掺杂浓度的降低具体能够导致结泄漏电流的减小。
图5A-5C示出具有不同源极漏极结构和不同的沟道掺杂剂配置的DDC晶体管的三个实施例。图5D示出用于这些实施例的沟道掺杂剂配置曲线。图5A示出不具有升高的LDD的DDC晶体管的实施例，并且相应的沟道掺杂剂配置图5D示为图5D中标记的曲线(a)。
图5B示出具有深扩散源极/漏极区域和升高的LDD的DDC晶体管的实施例。对于该具体的实施例，未执行LDD注入步骤。相反，(利用注入步骤或者通过形成原位掺杂外延层)掺杂升高的LDD外延层，并且执行附加的掺杂剂推进退火步骤，以将最初含在升高的LDD外延层中的掺杂剂打到衬底中，从而可以利用DDC晶体管的沟道制造低电阻接触。在这种情况下，退火可以在800-1050℃的温度范围内，持续时间在0.1-30秒的范围内。掺杂剂推进退火还可以为在约1100-1300℃范围内的闪光退火或者激光退火。掺杂剂推进退火步骤的热预算应该足够低以减小掺杂剂从屏蔽区和阈值电压设定区迁移到基本未掺杂的沟道区域。图5D中标记的曲线(b)示出用于该实施例的沟道掺杂剂配置。在该DDC晶体管的各种实施例中，基本未掺杂的外延层的厚度可以在接近5-35nm的范围内，可以通过注入约2-12keV的能量以及约1.1×1013原子/cm3的剂量的掺杂剂，形成屏蔽区，LDD外延层掺杂浓度可以在接近5×1019-5×1020原子/cm3的范围内，并且源极/漏极掺杂浓度可以在接近1×1020-5×1021原子/cm3的范围内。
图5C示出具有浅扩散源极/漏极区域和升高的LDD的DDC晶体管的实施例。对于该实施例，不执行LDD注入和深源极漏极注入步骤。相反，(利用注入步骤或者通过形成原位掺杂外延层)掺杂升高的LDD外延层，并且执行附加的掺杂剂推进退火步骤，以将最初含在升高的LDD外延层中的掺杂剂打到衬底中，以在衬底上形成浅扩散源极/漏极区域和扩散的LDD。在这种情况下，退火可以在800-1050℃的温度范围内，持续时间在0.1-30秒的范围内。掺杂剂推进退火还可以为在约1100-1300℃范围内的闪光退火或者激光退火。掺杂剂推进退火步骤的热预算应该足够低以减小掺杂剂从屏蔽区和阈值电压设定区迁移到基本未掺杂的沟道区域。图5D中标记的曲线(c)示出用于该实施例的沟道掺杂剂配置。在该DDC晶体管的各种实施例中，基本未掺杂的外延层的厚度可以在接近5-35nm的范围内，可以通过注入约2-12keV的能量以及约1.1×1013原子/cm2的剂量的掺杂剂，形成屏蔽区，LDD外延层掺杂浓度可以在接近5×1019-5×1020原子/cm3的范围内，并且源极/漏极掺杂浓度可以在接近1×1020-5×1021原子/cm3的范围内。在某些实施例中，用于掺杂剂推进退火步骤的热预算设定为预定值，该值在推进退火步骤之后减少扩散的源极/漏极区域掺杂剂配置和屏蔽区掺杂剂配置之间的重叠，以减小DDC晶体管的泄漏电流。通常，在这两种掺杂配置重叠的区域中，扩散的源极漏极的掺杂浓度和屏蔽区的掺杂浓度在接近1×1017-1×1019原子/cm3的范围内。在图5A-5C的三个DDC晶体管实施例的各者中，为了简化器件模型的目的，不考虑分离的阈值电压设定区。
表I示出所模拟的用于图5A-5C的三个实施例的饱和电流、关态电流、有效电流、和RDF(random dopant fluctuation，随机掺杂波动)。表II示出所模拟的用于图5A-5C的三个实施例的亚阈值摆幅(SS)和DIBL(drain induced barrier lowering，漏极引入的势垒降低)。表I示出在三个实施例中，具有浅扩散源极/漏极的DDC晶体管实施例具有最低的RDF，并且其有效电流比具有深扩散源极漏极和扩散LDD的DDC晶体管实施例高。表II示出在三个实施例中，具有浅扩散源极/漏极和扩散(升高的)LDD的DDC晶体管具有最低的DIBL。
表I
根据上述表格，与具有深扩散源极/漏极的DDC晶体管实施例相比，对于关态电流的有效值而言，具有浅扩散的源极/漏极的DDC晶体管实施例能够具有增强的有效电流和可比的关态电流。与具有深扩散源极/漏极的实施例相比，具有浅扩散源极/漏极的DDC晶体管的实施例还具有较低的亚阈值摆幅和DIBL。
通过增加用于LDD注入的剂量，LDD区域的寄生电阻可以进一步减小并且DDC晶体管的性能能被进一步提高。当LDD注入剂量增加时，可以通过有增加的短沟道效应导致的器件降解限制能够用于LDD注入的最大剂量。在DDC晶体管的一个实施例中，通过在LDD注入区域沟道部分执行Ge预非晶化注入(PAI)(其在LDD掺杂区成形之前或之后进行)降低由增加的LDD注入剂量导致的短沟道效应。通过执行离子注入实施Ge PAI以将Ge嵌入到未掺杂的沟道结构中，其中，可以试验确定Ge的剂量并且选择能量以导致未掺杂的沟道结构的Ge部分从顶表面延伸到沟道中一定距离或者延伸通过沟道的竖直距离。Ge PAI可以在形成DDC掺杂区之前或之后执行。在DDC掺杂区形成之前执行Ge PAI的优势在于如果执行高温退火以使硅再结晶，可以在形成屏蔽区和任选的阈值电压设定区之前进行一个(或多个)高温步骤。如果在形成DDC掺杂区之后形成Ge预非结晶，那么应当小心以保持在热预算范围内，从而避免掺杂剂从DDC掺杂区不期望的扩散。用于Ge预非结晶的示例性剂量和能量可以为约1×1011-5×1013原子/cm2以及约1-16keV的能量，其导致期望的Ge浓度，该Ge浓度可以与LDD掺杂剂的浓度相等或者可以为更小的浓度数量级。示例性退火条件可以包括550-900℃的温度范围达约10-100秒的时间为、闪光退火、或其组合。
图6A-6B示出如通过在LDD注入区域沟道部分中具有Ge PAI的DDC晶体管和不具有Ge PAI的DDC晶体管之间的衰减差所测量的Vt衰减的改进，其中，Vt衰减可以计算为用于具有1μm的栅极长度(Lg)的DDC晶体管和用于具有30nm的栅极长度(Lg)的DDC晶体管的阈值电压(Vtsat)之间的差值。图6A示出在LDD注入区域沟道部分具有GePAI的情况下，使用增加的LDD注入剂量Vt衰减得以改善。图6B示出对于具有30nm的栅极长度、在LDD注入区域中具有和不具有Ge PAI注入的DDC晶体管而言的DIBL改进。该图示出在LDD注入区域中具有GePAI的情况下，尤其在较高的LDD注入剂量时，DIBL得以改善。
除了降低短沟道效应，在LDD注入区域执行Ge PAI还可以使DDC晶体管的有效沟道长度增加。在LDD注入区域具有Ge PAI的晶体管的有效长度会比在LDD注入区域不具有GePAI的晶体管增加近1纳米。实际上，Ge PAI使得LDD被推开。图7示出具有或不具有Ge PAI的DDC晶体管的横向净掺杂配置，该图示出通过在LDD注入区域中的Ge PAI所实现的有效沟道长度的增加。对于在LDD注入区域中具有Ge PAT的DDC晶体管来说，有效沟道长度的增加还有助于改善DDC晶体管的DIBL特性。
在DDC晶体管的替代实施例中，当通过使用凹陷的栅极结构使LDD区域的寄生电阻最小时，缩放LDD结深。实际上，凹陷的栅极结构引起栅极的底部相对于LDD区域下降，使得缩小延伸过栅极的底部的LDD区域。图8A-8C示出在工艺流的各种工艺步骤之后的最终结构，该工艺步骤用于制造具有凹陷栅极结构的DDC晶体管。图8A示出在形成多晶硅虚拟栅极810和侧壁间隔器之后的经过部分制造的DDC晶体管800的横截面表示。使用常规方法形成预缩放的LDD结构。图8B示出在移除虚拟栅极和残留的间隔器812并且在基本未掺杂的沟道区域形成凹陷815之后的经过部分制造的DDC晶体管的横截面表示。可以通过以下形成凹陷815：在移除虚拟栅极810之后执行附加蚀刻，以故意向下蚀刻到未掺杂的沟道813中的竖直距离。可以利用有效地蚀刻受控的硅量的湿蚀刻、通过离子干蚀刻、或其组合执行附加蚀刻。基于先形成的LDD结构811的期望的尺寸，确定进入到未掺杂沟道813中的竖直蚀刻的量，例如，该量可以为2nm到8nm。图8C示出在凹陷820中形成高k栅极电介质和金属栅极结构之后的经过部分制造的DDC晶体管的横截面表示。
虽然图中未示出，环注入还可以与上述技术和实施例结合使用，以进一步调整DDC晶体管的阈值电压。与具有环注入的常规的晶体管相比，对于就长度和宽度而言尺寸相同的晶体管来说，具有环注入的DDC晶体管具有短沟道特性，例如低泄漏、DIBL、和AVt(阈值电压变化)。可以优选通过在利用相同的掩蔽之后执行用于LDD注入步骤的环注入，增加用于制造DDC晶体管的工艺流以增加环注入步骤。因此，换注入可以增加到DDC工艺流中，而无需任何额外的掩蔽步骤。
除了上述的屏蔽区掺杂浓度和厚度、基本未掺杂的沟道层厚度、和阈值电压设定区掺杂浓度和厚度，环注入剂量可以更改DDC晶体管的阈值电压，从而仍然允许其它方法获得目标阈值电压。例如，屏蔽区注入剂量和环注入剂量的不同组合可以用于获得目标区域电压。在一个实施例中，低环注入剂量可以在接近5×1012-2×1013原子/cm2的范围内，并且高环注入剂量可以在接近1×1013-4×1013原子/cm2的范围内。使用一定程度的环状掺杂的好处在于能够减少屏蔽区注入剂量，并且从而减小泄漏电流。
对于具有嵌入SiGe源极/漏极的DDC晶体管，通过将屏蔽区定位在与源极/漏极结构突起几乎相同的深度处，使得屏蔽区的峰值掺杂浓度与源极/漏极结构突起的位置基本对准，亚阈值漏电流可以获得进一步减小。对于具有不同源极/漏极结构(包括SiGe源极/漏极结构)的PMOS DDC晶体管以及具有不同源极/漏极结构(包括SiGe源极/漏极结构)的NMOSDDC晶体管来说，该技术可以提供减小的亚阈值漏电流。图9A示出具有基本未掺杂的沟道区域910和SiGe源极/漏极结构905的DDC晶体管沟道部分的一个实施例。通常使用常规的湿蚀刻工艺形成SiGe源极/漏极结构905，该工艺蚀刻硅衬底中的区域，在该区域上，选择的外延增长能够进一步与扩散、离子注入或其组合结合以形成掺杂填充，从而建立SiGe源极/漏极905。SiGe源极漏极905包括宝石形突起907并且屏蔽区915峰值浓度部分位于与SiGe源极/漏极905的宝石形突起907基本对准的位置处。SiGe源极/漏极905的上部909用于定位SiGe源极/漏极延伸的区域(如果有的话)。
除了DDC晶体管设计满足阈值电压的规格之外，还期望满足目标亚阈值漏电流。可以基于基本未掺杂的沟道区域910的厚度以及屏蔽区915的掺杂浓度和位置，将DDC晶体管的阈值电压设定为目标值。如图9A所示，示出横向延伸、基本平坦的屏蔽区915(其使用基本均匀的离子注入工艺可以获得)位于突起907附近，以提供阈值电压控制，同时避免过量的结泄漏。当用于设定阈值电压时，根据用于防止结泄漏的期望的特性，屏蔽区915优选具有约3nm至等于或大于40nm的有限厚度。屏蔽区915的厚度还取决于在下方是否具有抗穿通区域；如果使用较厚的抗穿通区域，那么可以使用较薄的屏蔽区915。注意，屏蔽区中的掺杂浓度取决于注入屏蔽区时使用的离子注入剂量，并且，从而注入剂量可以被设定为预定值，从而实现目标阈值电压。在图9A所示的示例中，没有提供分离的阈值电压设定区。在替代的实施例中，可以包括分离的阈值电压设定区，以增加阈值电压的绝对值。在另一个替代实施例中，光环状掺杂区可以替代阈值电压设定区使用。
图9B示出作为一般情况，在更高的屏蔽注入剂量的情况下，阈值电压实现了更大的绝对值。用于注入屏蔽区的注入能量以及来自屏蔽注入剂量的一些影响，往往决定屏蔽区的位置。然而，将屏蔽区放置在沟道下方一定竖直距离的主要工艺条件为注入能量，并且因此注入能量应该被预先选择为预定值，该值使屏蔽区相对于源极和栅极尺寸定位，以满足目标阈值泄漏电流。优选使用产生大致平坦的、基本均匀的(例如，小于或等于+/-5％的变化)、横向延伸的屏蔽区的离子注入工艺。例如，在图9A的结构的情况下，减小亚阈值漏电流的有效结构为峰值屏蔽区915掺杂浓度定位为与SiGe突起907的位置大致对准，并且使得屏蔽区915刚好落在SiGe源极/漏极905的上部909的下方。
图9C示出具有SiGe源极/漏极925的DDC晶体管沟道部分的替换实施例，其中，LDD区域成形步骤被消除，但是代替图9A所示的呈角度的上部909，SiGe源极漏极925的形状被修改以模拟LDD区域的大致形状，其中，如果执行LDD区域成形步骤，将会形成该LDD区域。更具体地，SiGe源极/漏极925的上部929被设计为基本竖直，或者在未示出的其它实施例中可以稍微向内扣向沟道，以生成期望的有效栅极长度929-Lg。可以通过多种不同的方式获得尺寸的修改，例如，通过执行用于蚀刻源极/漏极区域的两步式工艺。在第一步骤中，可以包括反应性离子轰击的离子蚀刻可以用于将沟槽腐蚀到硅中基本竖直的距离。然后，也可以具有第二步骤，该步骤使用湿蚀刻以在蚀刻材料时雕刻遵循硅的结晶面的倾斜的形状。SiGe源极漏极925可以填充有选择的外延硅，该外延硅具有通过使用例如扩散或分开执行的离子注入而引入到其中的掺杂剂。使用SiGe源极漏极925的修改形状可以是有利的，这是由于作为消除分开形成的LDD区域的结果有效沟道长度929-Lg被因此增加了，并且还因为消除分开形成的LDD区域减小了LDD区域掺杂剂可能向外扩散到沟道区域的问题。对于具有修改的SiGe源极/漏极925形状的DDC晶体管实施例，可以通过在与切口927基本相同的深度处，将横向延伸的、基本平坦的屏蔽区935定位到基本未掺杂的沟道区域930(其可以通过应用基本均匀的离子注入工艺(例如，小于或等于+/-5％的变化)来实现)的下方，来实现亚阈值漏电流的进一步减小，其中，由于湿蚀刻切口形成在修改的SiGe源极/漏极925中。在用于设定阈值电压时，基于用于防止结泄漏所期望的特性，屏蔽区935优选具有为约3nm至等于或大于40nm的有限厚度。屏蔽区935的厚度还取决于其下是否具有抗穿通区域(未示出)了如果使用较厚的抗穿通区域，那么可以使用较薄的屏蔽区935。在图9C所示的示例中，未设置返利的阈值电压设定区。在替代的实施例中，可以包括分开的阈值电压设定区，以增大阈值电压的绝对值。在又一个替代实施例中，光环状掺杂区可以代理阈值电压设定区使用。
图9D设置为示出使用非SiGe源极/漏极结构的DDC晶体管沟道部分的代表性实施例。在图9D所示的示例中，具有两侧向内延伸到未掺杂的沟道区域950中的源极/漏极延伸区949和深源极/漏极区域945。在源极/漏极延伸区949的底切处并且在源极/漏极延伸区949和深源极/漏极945接触的位置处具有分界面部分947。具有高掺杂的屏蔽区955，其与阈值电压设定层956一起在源极/漏极区域945之间横向延伸，并且可以与源极/漏极区域945的内边缘抵接。通过基本未掺杂的沟道部分950，高掺杂的屏蔽区955与衬底顶表面分离，该未掺杂的沟道部分优选包括外延硅(但是也可以使用其它的半导体材料，例如，碳化硅、硅锗、锗、或其组合)。注意，基本未掺杂的沟道部分950可以包括碳和/或锗或用作抑制掺杂剂从重掺杂区迁移的其它种类，不论抑制掺杂剂从源极/漏极延伸区949和/或源极/漏极区域945迁移，还是从高掺杂屏蔽区955和阈值电压设定层956迁移，或者从两者迁移。在图9D中，提供分离的阈值电压设定区，但是其他实施例省略了分离的阈值电压设定区956。在各种实施例中，可以包括分离的阈值电压设定区956，以增大阈值电压的绝对值。在又一个实施例纵，光环状掺杂区可以替代阈值电压设定区使用。
如在图9D中所示，示出基本平坦的屏蔽区(其可以使用基本均匀的离子注入工艺(例如，小于或等于+/-5％)获得，可以使用离子注入工具和技术获得)以及阈值电压控制设定区域956位于分界面部分947附近，以提供阈值控制，同时避免过量的结泄漏。屏蔽层955和可选的阈值电压设定区956的配置被定位到足够高以(朝向未掺杂的沟道950的顶部)超出源极/漏极区域945的竖直长度，同时保持位于距未掺杂沟道950的顶部Lg/1.5至Lg/5的距离处的经验规则。并且，为了避免过量的结泄漏，定位屏蔽区955以避免放置在与源极/漏极区域945的重掺杂部分946相同的水平处。相反，屏蔽区955刚好放置在源极/漏极区域945的重掺杂部分946的下方。就掺杂浓度而言，屏蔽层955的峰值浓度可被选择并且定位为刚好在源极/漏极区域945的浓度的竖直深度的下方，其为至少两倍高的因子。通过示例的方式，如果屏蔽区955的峰值浓度为5×1019原子/cm3，那么，这样的峰值浓度定位在掺杂浓度为1×1020原子/cm3的源极/漏极区域945的竖直部分的下方。注意，屏蔽区955的厚度通常不会延伸通过源极/漏极区域945的底部。用于屏蔽区955的示例性配置可以是任何地方，该地方为从围绕分界面部分947到如从分界面部分947处开始测量的源极/漏极区域945的竖直长度下方的距离的75％。屏蔽区955的可以与这样的长度一样厚：该长度从分界面部分947到如从分界面部分947处开始测量的源极/漏极区域945的竖直长度下方的距离的75％，或者可以更薄。用于屏蔽区955的目标掺杂浓度优选保持在约5×1018原子/cm3到1×1020原子/cm3，以在影响用于器件的阈值电压时(本身或与阈值电压设定区结合设定阈值电压)，获得设定耗尽深度、保持电场的DDC优势。将高掺杂屏蔽区955移动到超出沟道的任意高度可以导致过渡的随机掺杂波动并且抑制短沟道控制。将高掺杂屏蔽区955移动到沟道的竖直长度的下方75％之外可能导致过量的亚阈值漏。当用作设定阈值电压时，基于用于防止结泄漏的期望的特性以及源极/漏极区域945的大小，屏蔽区955优选具有约3nm到等于或大于40nm的有限厚度。屏蔽区955的厚度还取决于其下方是否具有抗穿通区域(未示出)；如果使用较厚的抗穿通区域，那么可以使用较薄的屏蔽区955。在所有的源极/漏极构造中，源极/漏极掺杂有将电流电输送通过沟道区域的掺杂材料-掺杂材料具有给定的极性，以限定晶体管是N型FET还是P型FET。例如，可以将砷、磷、锑或其组合用于掺杂源极/漏极区域来限定N型FET，并且可以使用硼、铟、或与N型FET形成材料极性相反的其它材料来限定P型FET晶体管类型。掺杂浓度一般选定为足够高以基于施加的电压驱动期望的电子或正穴的流动。用于源极/漏极区域的示例性浓度与用于峰值掺杂浓度的1×1020到1×1021原子/cm3相似。还要注意，屏蔽区955和阈值电压设定区956与形成源极/漏极区域的掺杂反向地掺杂。
对于DDC晶体管，通过使嵌入的SiGe源极/漏极区域形成梯度，可以在防止过度的结泄漏时实现亚阈值漏电流减小，其中，光掺杂或基本未掺杂的外部区域围绕源极/漏极核心形成。图10A-10B示出具有相对于各自的源极/漏极结构定位的屏蔽区的示例性DDC晶体管结构。图10A示出PMOS SiGe源极漏极结构，该结构具有嵌入到基本未掺杂的沟道区域1015的两侧的外部区域1010和重掺杂SiGe核心1005。对于PMOS源极/漏极结构，所示的示例优选使用填充有外延增长Si或SiGe的湿蚀刻正穴。当使用湿蚀刻工艺时，出现角形状，该湿蚀刻沿着硅衬底的结晶面发生。源极/漏极结构1010、1005的深度可以延伸约40nm到70nm深。源极/漏极结构的实际选定大小和其深度取决于工艺节点和晶体管设计规格。可以使用标准的TCAD建模技术执行源极/漏极结构的大小的细调。外部区域1010被示为设置在核心1005和屏蔽区1020之间，在示例中示出该外部区域与突出部1022对准。还可以具有设置在屏蔽区1020和基本未掺杂的沟道区域1015之间的可选的阈值电压设定区(未示出)。外部区域1010可以与掺杂或微掺杂低于核心10052-3个数量级的掺杂浓度，或者微掺杂低于核心10101-2个数量级的掺杂浓度。优选使用用于形成核心区域1005的工艺形成外部区域1010，其中，使用注入条件、扩散、或其结合掺杂核心区域1005，以限制注入材料扩散到外部区域1010的范围。通常，外延增长用来填充外部区域1010以及核心区域1005。优选的半导体材料为SiGe，但是可以使用其它材料，例如，硅、碳化硅、或其结合。用于形成梯度源极/漏极结构1010、1005的示例性工艺可以为利用未掺杂的硅或SiGe或者利用光掺杂执行第一部分填充步骤，接着为利用外延增长的填充步骤。注意，在又一个变形中，基本未掺杂的外部区域1010可以仅仅是块状硅，其中制成源极/漏极结构1010、1005，其中，屏蔽区1020实际上放置在与源极/漏极结构1010、1005的外边缘分开固定的横向位置处。在外部区域1010为块状硅的情况下，可以使用导致屏蔽区1020的外边缘与源极/漏极结构1010、1005的边缘分开固定的距离的方法，来形成屏蔽区1020。通过使用掩蔽技术可以实现该分离。基本未掺杂的外部区域1010优选具有特定的宽度，例如，可以为1nm至10nm宽。如图10A所示，屏蔽区1020可以定位在与具有源极/漏极结构1010、1005的突出部1022基本相同的深度处，这提供了基本未掺杂的缓冲，以减少结泄漏。虽然用特定的形状示出，但是梯度源极/漏极结构1010、1005可以具有包括图9A-9C所述的上述形状的任意形状。
对于DDC晶体管的具体实施例，通过将包括具有预定厚度的、基本未掺杂的SiGe层用作外部缓冲层，来获得目标泄漏电流和目标驱动电流，其中，屏蔽部分延伸到外部缓冲层的外边缘，使得外部缓冲层在屏蔽区边缘和源极/漏极核心部分中间提供了隔离。用于形成源极/漏极部分的示例性材料包括掺杂的硅或掺杂的硅锗或其它材料，例如碳化硅。图10B示出例如通过离子注入和扩散形成的非湿蚀刻源极/漏极区域1005-ID。可以具有从源极/漏极区域1005-ID延伸一定距离的缓冲层1005-B，以在源极/漏极区域1005-ID和屏蔽区1021之间建立缓冲空间。缓冲层1005-B可以是块状硅的一部分或者可以是在硅中形成有抑制迁移的材料(例如，碳)的区域。缓冲层1005-B定义为具有设计为避免过量的结泄漏的厚度，否则，当缓冲层1005-B不存在时，如果屏蔽区1021转而一直横向延伸到源极/漏极区域1005-ID，由于屏蔽区1021靠近峰值浓度源极/漏极部分1005-PD，过量的结泄漏会出现。缓冲层1005-B可以是块状硅、可以由掺杂剂迁移抑制材料组成、或者可以掺杂到这样的程度：与源极/漏极区域1005-ID的掺杂极性相同但是具有减小的浓度，例如，小约2个数量级的浓度。缓冲层1005-B可以形成有呈角度的离子注入，以输送有限浓度的掺杂剂或者输送锗、碳、或其它半导体和/或抑制掺杂剂迁移的材料。设置重掺杂核心区域以及较轻掺杂的外部缓冲层以用作重掺杂核心区域和屏蔽区的边缘之间的分界面的方案应用到包含浅结、升高的源极/漏极、外延增长源极/漏极、以及注入/扩散的源极/漏极结构的各种结构中。这些源极/漏极结构还可以采用任意期望的形状，同时仍然在屏蔽区和核心区域之间设置缓冲层。
图11A和11B示出未掺杂SiGe层厚度对于按照某些实施例的、具有SiGe源极和漏极凸起的示例性PMOS DDC晶体管的亚阈值漏电流和驱动电流的影响。图11A是示出示例性PMOS DDC晶体管的、作为基本未掺杂的SiGe层厚度的函数的带带隧穿泄漏电流(Iboff)的曲线图。该曲线图示出DDC晶体管的亚阈值漏电流随着基本未掺杂的SiGe外层的厚度的增加而减小。图11B是示出示例性PMOS DDC晶体管的、作为基本上未掺杂的SiGe外层厚度的函数的驱动电流(Idsat)的曲线图。该曲线图示出DDC晶体管的驱动电流随着基本未掺杂的SiGe层的厚度增加而减小。对于DDC晶体管的典型实施例，未掺杂的SiGe层外部厚度可以为约5nm。
图12A-12C示出对于按照某些实施例的示例性PMOS DDC晶体管来说，屏蔽区位置对SiGe突起的位置的影响。图12A示出对于两个不同的屏蔽区位置，即，屏蔽区与宝石状SiGe突起的位置基本对准的位置(如图12C所示)以及屏蔽区与宝石状SiGe突起偏差5nm的位置(如图12B所示)，由作为沟道泄漏电流(Isoff)的函数的带带隧穿(Iboff)最初引起的结泄漏电流。图12A示出对于相同的沟道泄漏电流，具有屏蔽区的、与宝石状SiGe突起的位置基本对准的DDC晶体管具有更低的结泄漏电流。注意，虽然图12A-12C示出由于屏蔽区与SiGe源极/漏极的宝石状突起基本对准而具有减小的泄漏电流的实施例，对于SiGe突起不具有宝石形状(例如，SiGe突起具有圆形形状)的替代的实施例来说，通过将屏蔽层与最大突起的位置基本对准，可以获得相似的泄漏电流降低。
除了调整屏蔽区相对于源极/漏极突起、底切、或切口的位置，还可以通过减小屏蔽区的厚度(即，通过减小屏蔽区掺杂分布的厚度)来减小DDC晶体管的亚阈值漏电流，而无需考虑屏蔽部分相对于源极和漏极的凸起、底切、或切口的位置。在一个实施例中，可以将屏蔽区注入通过氧化层来控制屏蔽区掺杂分布的厚度和深度，其中，氧化层可以由ISSG(蒸汽生成的氧化物)制成。对于特定的注入能量来说，ISSG氧化层的厚度影响被注入的屏蔽区掺杂分布的宽度和深度。当屏蔽区掺杂分布注入通过较厚的ISSG层时，针对给定的能量和离子注入剂量，屏蔽区掺杂分布的宽度和深度通常减小。图13是示出用于在衬底上获得多晶体管器件的制造工艺的流程图，其中，屏蔽部分注入通过ISSG氧化层。虽然讨论了制造NMOS超低阈值电压器件元件(SLVt)、NMOS低阈值电压器件元件(LVT)、NMOS标准或常规阈值电压器件元件(RVT)、NMOS静态随机存取存储器(SRAM)器件元件、PMOS超低阈值电压器件元件(SLVt)、PMOS低阈值电压器件元件(LVT)、PMOS标准或常规阈值电压器件元件(RVT)、以及PMOS静态随机存取存储器(SRAM)器件元件，但是还可以制造具有不同电气特性的其它器件元件。
在图13中，可以在衬底上形成厚度约小于1nm的化学氧化层。化学氧化层可以具有约0.5nm的厚度并且用于在随后的离子注入期间保护衬底表面。基于包括与硅表面的化学反应的任意工艺，可以形成化学氧化层，其中，最终膜为薄的自然氧化层。在步骤1302中，PMOS掩蔽形成在化学氧化层上，该化学氧化层露出要形成PMOS晶体管的区域。在步骤1304中，N阱和可选PMOS抗穿通(APT)层注入到通过PMOS掩蔽露出的区域中。
在PMOS晶体管注入N阱和APT后，移除化学氧化层和PMOS掩蔽。然后，在步骤1306中，新的化学氧化层形成在清洗过的衬底上并且NMOS掩蔽形成在露出形成NMOS晶体管的区域的化学氧化层上。在步骤1308中，在通过NMOS掩蔽露出的区域中注入P阱和可选的NMOS抗穿通(APT)层。在由NMOS掩蔽限定的露出的区域中，执行P型掺杂剂注入(例如，硼)以形成P阱。执行锗注入，该锗注入有效地导致P阱的顶部中的硅衬底非晶化(称为预先非晶化注入或PAI注入)。为了抑制掺杂剂朝着要形成的栅极结构向上迁移，通过离子注入的方式将碳引入到硅中。执行一个或多个退火步骤以使硅再结晶并且去除来自离子注入步骤的损伤。在降低的温度(例如低于1050℃的温度)下实施退火步骤。
在NMOS晶体管注入P阱和APT之后，移除化学氧化层和NMOS掩蔽。在步骤1310中，可以在衬底上形成ISSG氧化层。ISSG氧化层通常在快速热处理室或炉中形成，但是在氧化材料上可以使用纺丝，以提供比先前步骤中形成的化学氧化层更厚并且更密的氧化层。根据期望的特性，ISSG层可以形成能够停止离子注入从而使屏蔽区的厚度减小的目标厚度。在步骤1312中，PMOS SLVt(超低Vt)掩蔽形成在ISSG氧化层上，其露出要形成PMOS SLVt晶体管器件类型的区域，并且在露出的由PMOS SLVt掩蔽限定的区域中注入PMOS屏蔽层掺杂剂，以形成用于PMOS SLVt晶体管器件类型的屏蔽区。在步骤1314中，使用对ISSG氧化层具有选择性的工艺剥离PMOS SLVt掩蔽，以便基本原样保持ISSG氧化层。
在步骤1316中，对要在片上系统(SoC)上形成的附加PMOS晶体管器件类型重复步骤1312和1341。对于包括PMOS LVt(低Vt)晶体管器件类型的SoC，通过在ISSG氧化层上形成PMOS LVt掩蔽，其露出要形成PMOS LVt晶体管器件类型的区域，以在衬底上形成PMOS LVt晶体管，并且在露出的由PMOS LVt掩蔽限定的区域中注入PMOS屏蔽层掺杂剂，以为PMOSLVt晶体管器件类型形成屏蔽区。实际上，对于屏蔽区来说，增加屏蔽注入，使得更高Vt的器件具有更高的掺杂浓度。在为PMOS RVt(常规Vt)晶体管执行掺杂剂注入之后，使用对于ISSG氧化层具有选择性的工艺剥离PMOS RVt掩蔽。对于包括PMOS RVt晶体管器件类型的SoC，通过在ISSG氧化层上形成PMOS RVt掩蔽，其露出要形成PMOS RVt晶体管的区域，以在衬底上形成PMOS RVt晶体管，并且在露出的由PMOS RVt掩蔽限定的区域中，注入PMOS屏蔽层掺杂剂，以为PMOS RVt晶体管形成掩蔽区域。在为PMOS RVt晶体管执行掺杂剂注入之后，使用对ISSG氧化层具有选择性的工艺剥离PMOS RVt掩蔽。对于包括静态随机存取存储器(SRAM)，通过在ISSG氧化层上形成PMOS SRAM掩蔽，其露出要形成PMOS SRAM晶体管的区域，以在衬底上形成具有最高Vt的PMOS SRAM晶体管，并且在露出的由PMOS SRAM掩蔽限定的区域中注入PMOS屏蔽层掺杂剂，以为PMOS SRAM晶体管形成掩蔽区域。在为PMOS SRAM晶体管执行掺杂剂注入之后，使用对于ISSG氧化层具有选择性的工艺剥离PMOS SRAM掩蔽。通常，使用不同的注入能量和/或注入剂量为PMOS SLVt、LVt、RVt、和SRAM晶体管器件类型注入屏蔽层掺杂剂，但是所有的注入被执行通过具有相同厚度的ISSG氧化层。在替代的实施例中，ISSG氧化层可以深蚀刻、通过经由附加的ISSG增长工艺变厚，或者对于不同的晶体管器件类型，可以在屏蔽注入步骤之间剥离ISSG氧化层并使ISSG氧化层重新增长，使得针对PMOSSLVt、LVt、RVt、和SRAM晶体管器件类型的一个或多个屏蔽层掺杂剂注入被执行通过具有不同厚度的ISSG氧化层。
在步骤1318中，针对将执行通过用于NMOS屏蔽区的合适厚度的ISSG氧化层的NMOS屏蔽层注入种类，ISSG氧化层可以深蚀刻到期望减小的厚度。注意，在步骤1318中，NMOS屏蔽层掺杂剂可以被注入通过化学氧化层，而不是ISSG，在这种情况下，会形成化学氧化层而不是ISSG。在一个实施例中，制造的NMOS DDC晶体管的目标是具有相对的浅放置的高掺杂屏蔽区(其非常靠近或邻接LDD区域的底部定位)以及硼掺杂剂，当NMOS DDC晶体管由于注入通过ISSG氧化层尤其对掺杂剂量损失敏感时，屏蔽区可以注入通过化学氧化层。在步骤1320中，NMOS SLVt掩蔽形成在ISSG氧化层上，其露出要形成的NMOS SLVt晶体管器件类型，并且在露出的由NMOS SLVt掩蔽限定的区域中注入NMOS屏蔽层掺杂剂，以为NMOS SLVt晶体管器件类型形成屏蔽区。在步骤1322中，使用对于ISSG氧化层具有选择性的工艺剥离NMOSSLVt掩蔽，使得基本原样保持ISSG氧化层。
在步骤1324中，对要在SoC上形成的附加的NMOS晶体管器件类型重复步骤1320和1322。对于包括NMOS LVt晶体管器件类型的SoC，通过在ISSG氧化层上形成NMOS LVt掩蔽，其露出要形成NMOS LVt晶体管的区域，以在衬底上形成NMOS LVt晶体管，并且在露出的由NMOS LVt掩蔽限定的区域中注入NMOS屏蔽层掺杂剂，以为NMOS LVt晶体管形成掩蔽区域。在为NMOS RVt晶体管执行掺杂剂注入之后，使用对ISSG氧化层具有选择性的工艺，剥离NMOS RVt掩蔽。对于包括NMOS RVt晶体管器件类型的SoC，通过在ISSG氧化层上形成NMOSRVt掩蔽，其露出要形成NMOS RVt晶体管的区域，以在衬底上形成NMOS RVt晶体管，并且在露出的由NMOS RVt掩蔽限定的区域中注入NMOS屏蔽层掺杂剂，以为NMOS RVt晶体管形成屏蔽区。在为NMOS RVt晶体管执行掺杂剂注入后，使用对ISSG氧化层具有选择性的工艺剥离NMOS RVt掩蔽。对于包括静态随机存取存储器(SRAM)的SoC，通过在ISSG氧化层上形成NMOSSRAM掩蔽，其露出要形成NMOS SRAM晶体管的区域，以在衬底上形成NMOS SRAM晶体管，并且在露出的由NMOS SRAM掩蔽限定的区域中注入NMOS掩蔽层掺杂剂，以为NMOS SRAM晶体管形成屏蔽区。在为NMOS SRAM晶体管执行掺杂剂注入之后，使用对于ISSG氧化层具有选择性的工艺，剥离NMOS SRAM掩蔽。通常，将不同的注入能量和/或注入剂量用于为NMOS SLVt、LVt、RVt、和SRAM晶体管器件类型注入屏蔽层掺杂剂，但是所有的注入执行通过具有相同厚度的ISSG氧化层。在替代的实施例中，ISSG氧化层可以被深蚀刻、经由附加的ISSG增长工艺变厚、或者对于不同的晶体管器件类型，在屏蔽注入步骤之间，可以剥离ISSG氧化层并使ISSG氧化层再增长，使得针对NMOS SLVt、LVt、RVt、和SRAM晶体管器件类型的一个或多个屏蔽层掺杂注入执行通过具有不同厚度的ISSG氧化层。
然后，在步骤1326中，使用对硅具有高度选择性的工艺(优选制订的氟化氢方案以清洁地蚀刻期望的膜)剥离ISSG氧化层。另一方面，使用有效地移除有限部分的底层硅(例如，0至3纳米之间)的工艺实施ISSG氧化层剥离，以通过注入步骤移除包括撞出氧和其它破坏的表面部分。
在1326步骤中移除ISSG氧化层之前，可以执行可选的高温退火操作，以激活注入掺杂剂，从而妨碍掺杂剂扩散。理论上，如果最初不激活，在形成ISSG氧化层执行的硼注入会在相继的热步骤中扩散。可以执行可选的高温退火以将代用状态的硼防止在硅结晶晶格中。然后，通过最后的清洗移除ISSG氧化层。ISSG氧化层最后的清洗可以包括氢氟酸清洗以及去离子水冲洗步骤，接着是可选的氢氧化铵-过氧化氢浴，以移除固定量的衬底的表面，从而为下一个工艺序列准备好衬底。
在步骤1328中，未掺杂的外延层形成在衬底上，在其之前进行表面清洁以移除衬底表面上任意残留的氧化物并在形成外延层之前准备好衬底。虽然外延层固有地微掺杂接近1×1017原子/cm3的水平，但是外延层优选未掺杂。外延层为形成在衬底上的晶体管器件元件提供基本未掺杂的沟道层。虽然可以替代使用选择的外延增长工艺，但是外延层可以通过全面增长形成在衬底上。结果，形成常规的COMS特征，其包括在器件元件之间的浅沟槽隔离结构(步骤1330)以及栅极氧化物和栅极成形和可选环/阈值电压注入和LDD注入(步骤1332)。在步骤1334中，在衬底上晶体管器件元件形成附加特征，包括附加侧壁间隔器的形成、连接区域注入、源极漏极注入、激活退火、和I/O器件注入。然后，按照现有技术中已知的制造工艺，为每个器件元件形成栅极、源极和漏极触点，这些触点受到低热预算限制，使得在预定的热预算之内执行工艺，以有效地减少或避免掺杂剂从在基本上未掺杂的沟道下方形成的掺杂区中扩散。
ISSG氧化层厚度以及用来在预定的深度处注入屏蔽区的注入能量决定要注入的屏蔽区掺杂分布的厚度。如14A示出从不同的工艺实施例中获得的屏蔽区掺杂分布，其中，锑注入通过具有不同厚度的ISSG氧化层。图14A中所示的所有屏蔽掺杂分布对应于在注入能量为10keV并且剂量为1.2×1013原子/cm2的情况下执行的锑屏蔽注入。如图14A所示，当ISSG氧化层的厚度增加时，屏蔽掺杂分布的展度减小。此外，当ISSG氧化层的厚度增加时，屏蔽掺杂分布的峰值更加接近衬底表面。图14A还示出ISSG层厚度的较大值会使得屏蔽掺杂剂的剂量损失，其例如通过以下看出：对于注入通过12-14nm厚度的ISSG氧化层的屏蔽掺杂分布，峰值屏蔽掺杂浓度较低。注意，对于浅屏蔽掺杂分布(例如对于注入通过较薄ISSG氧化层的屏蔽掺杂分布)，由于在注入屏蔽区之后执行各种蚀刻和清洗步骤期间的硅损失，所以还会造成大的屏蔽掺杂剂量损失。在具有这样的屏蔽掺杂剂量损失的情况下，上述工艺的各种实施例使屏蔽掺杂注入通过选定的预定ISSG氧化层厚度以获得具有目标峰值浓度、目标峰值位置、目标深度、和目标展度。
图14B示出从各种工艺实施例中获得的屏蔽掺杂分布，其中，使用不同的注入能量和注入剂量，将锑注入通过具有不同厚度的ISSG氧化层。观察到，随着ISSG氧化层厚度的增加，用于在预定的深度出注入屏蔽区的注入能量增加，并且因此，当注入通过较厚的ISSG氧化层时，可以使用更高的注入剂量。当用作注入屏蔽掺杂剂的注入能量不能减小到特定水平以下时，这可以有利地用于获得目标屏蔽掺杂分布。从图14B中还观察到，对于10keV的注入能量，当屏蔽区注入通过较厚的ISSG氧化层时，屏蔽区掺杂分布的宽度减小。
图15示出用于注入通过不同厚度的ISSG氧化层的屏蔽区的亚阈值漏电流。从TCAD仿真中获得泄漏电流，其中，使用10keV的注入能量，1.3×1013原子/cm2的注入剂量注入锑。图15确认：当屏蔽区注入通过较厚的ISSG氧化层时，DDC晶体管的亚阈值漏电流减少。
将屏蔽层注入通过ISSG氧化层具有若干优点，包括能够使屏蔽层朝着栅极的底部向上更高的定位，这将有助于抵抗亚阈值泄漏。此外，具有ISSG氧化物(注入执行通过该氧化物)允许使用比没有ISSG氧化层所需要的注入能量高的注入能量，从而对于制造环境仅具有高能量注入工具的情况来说，提供了合理的制造调节。薄ISSG氧化层还用于提供保护性的氧化物层，离子注入可以执行通过该层，以将衬底中的掺杂剂直接注入到保护性的氧化物的下方。使用ISSG层的附加优势在于它是坚固的并且从而在需要更换它之前能够承受多次注入，与化学氧化层不同，化学氧化层往往随着离子注入变弱并退化，并且因而必须经常移除病更换。ISSG氧化层还承受感光移除技术(包括灰化或湿蚀刻)，其允许立即清洁地并且选择性地将感光掩蔽膜移除到其下方的ISSG层。Lance Scudder等人于2012年5月29日提交的名称为“Method for Substrate Preservation During Transistor Fabrication”的美国专利申请序列No.13/482,394公开了晶体管结构和方法的另一个示例，该结构和方法适于将屏蔽区注入通过ISSG氧化层以在SoC中形成多DDC晶体管器件类型，其全部内容通过引用结合于此。
虽然实施例1300示出，化学氧化层可以用于阱注入并且可以形成随后的ISSG氧化层以用作针对各种屏蔽区和阈值电压设定区注入的缓冲层，但是，ISSG氧化层的形成优选在形成阱(例如N阱和P阱)之前很早地出现在工艺中。示例ISSG工艺可以包括：在通常包括氧气和一些氢气以在硅衬底上形成期望的氧化膜的周围环境中，在获得期望的厚度所需要的时间内(通常仅取为几秒)，使硅衬底承受800℃至825℃的温度。使用ISSG氧化层的优选的序列在注入区域形成之前，其中，指定掺杂区的合成的深度。虽然ISSG氧化层不常用于GePAI步骤，但是ISSG氧化层可以立即在其之后使用以用作要注入的掺杂剂的缓冲层。
图16示出支持多晶圆(如先前所述)的半导体晶片1600。根据本发明，每个晶圆可以支撑多个电路块，每个块具有一个或多个晶体管类型。这样的配置使得建立复杂的SoC集成电路或相似的晶圆，其可选地包括适合模拟电路或数字电路应用的FET以及改进的晶体管，例如DDC晶体管。例如，以下示出单晶圆中的四个典型块：块1644描出具有低阈值电压的深耗尽型沟道(DDC)晶体管的集合的分布，块1645描出具有正常阈值电压的DDC晶体管的集合的分布，块1646描述具有高阈值电压的DDC晶体管的集合的分布，并且块1647描绘出适于静态随机存取存储器单元的DDC晶体管的集合。将会理解，这些晶体管类型是代表性的并且不旨在限制有益地形成在晶圆或晶片上的晶体管器件类型。晶片1600包括可以利用可选的抗穿通注入的半导体衬底1602(通常为硅)和单注入屏蔽区或双注入屏蔽区(未示出)，并且在屏蔽区1604中注入掺杂剂后形成外延覆盖层1606。晶片1600还可以包括位于屏蔽层1604和外延覆盖层1606之间的可选的阈值电压设定区(图16中未示出)。
根据先前实施例、结构和工艺产生的晶体管可以单独形成在晶圆上或者与其它的晶体管类型结合形成在晶圆上。与常规的MOS模拟晶体管或数字晶体管相比，根据所公开的结构和工艺形成的晶体管可以具有由分散的或随机的掺杂变化产生的减少的错配。为了优化运行，这对于依赖紧密配合的晶体管的晶体管电路来说是尤其重要的，这些电路包括广泛使用的不同的配合电路、模拟放大电路和许多数字电路，例如SRAM单元。通过采用上述结构(例如，屏蔽区、未掺杂的沟道或阈值电压设定部分)可以进一步减小改变，以进一步有效地增加器件运行的头上空间。这允许高宽带电子器件具有改进的灵敏度和性能。根据前述实施例、结构和方法产生的晶体管可以预期地向常规的平面晶体管移交不同的优势。例如，针对20nm或28nm的工艺技术，相对于工艺技术中同样尺寸的常规平面晶体管，前述晶体管在阈值电压改变方面可以提供15％至40％的改进。作为另一个实施例，对于20nm或28nm的工艺技术，前述晶体管在DIBL中可以提供10％至30％的改进。对于这样的工艺技术的示例性物理栅极长度约30nm，并且对于逻辑栅极，示例性栅极长度为100至300nm，以及对于SRAM，示例性栅极长度为60-70nm。
虽然参照具体的实施例详细说明了本发明，但是应该理解在不脱离本文所公开的结构和方法的精神和范围的情况下，能够做出各种改变、替换和更改。本领域的技术人员可以确定多种其它的改变、替换、变形、更换、和修改，并且本发明旨在包含落入本文所公开的结构和方法的精神和范围内的所有这些改变、替换、变形、更换、和修改。此外，在说明书中，不旨在以任何方式通过任何陈述限制本发明。

Claims (19)

1.一种形成在硅衬底上的半导体晶体管结构，包括：
晶体管栅极，其位于所述硅衬底的顶表面，所述晶体管栅极具有有效栅极长度Lg，所述晶体管栅极具有底部和两个侧面，所述底部每侧具有限定所述栅极的物理外边界的底角；
源极和漏极延伸区，其位于所述晶体管栅极的两侧，所述源极和漏极延伸区从所述晶体管栅极的每侧向内延伸一定距离，所述源极和漏极延伸区限定形成所述有效栅极长度Lg的两个内边缘，所述源极和漏极延伸区掺杂有预定的掺杂极性；
深源极/漏极掺杂区，其与所述源极和漏极延伸区中的每一者相邻，所述深源极/漏极掺杂区掺杂有与用于所述源极和漏极延伸区的所述掺杂极性相同的预定掺杂极性，所述深源极/漏极掺杂区包括其中具有重掺杂部分的掺杂分布；
其中，在所述晶体管栅极的两侧的所述深源极/漏极掺杂区和所述源极和漏极延伸区彼此电接触，所述电接触的位置形成分界面；
未掺杂的沟道部分，其限定所述源极和漏极延伸区之间的空间和所述深源极/漏极掺杂区之间的空间；以及
屏蔽区，其包括具有与所述深源极/漏极掺杂区和所述源极和漏极延伸区的极性相反的极性的高掺杂区，所述屏蔽区直接位于所述未掺杂的沟道部分的下方，所述屏蔽区在所述深源极/漏极掺杂区之间横向延伸，所述屏蔽区具有5×1018至1×1020原子/cm3的掺杂浓度；
其中，所述屏蔽区位于所述衬底表面下方竖直的深度处，所述屏蔽区不比所述分界面离所述栅极近，并且其中，所述屏蔽区在所述深源极/漏极掺杂区的所述重掺杂部分的上方或下方定位；
并且还包括外部，其限定未掺杂的间隔区，所述未掺杂的间隔区遵循所述深源极/漏极掺杂区和所述源极和漏极延伸区组合的形状，所述外部具有与所述未掺杂的沟道部分邻接的外边缘，所述外边缘限定所述分界面，所述屏蔽区延伸到所述外部的所述外边缘。
2.根据权利要求1所述的半导体晶体管结构，其中，所述源极和漏极延伸区高过所述衬底的表面水平。
3.根据权利要求2所述的半导体晶体管结构，其中，使用外延增长硅形成升高的源极和漏极延伸区。
4.根据权利要求1所述的半导体晶体管结构，其中，所述源极和漏极延伸区和所述深源极/漏极掺杂区形成浅结。
5.根据权利要求1所述的半导体晶体管结构，还包括：
阈值电压设定区，其直接位于所述屏蔽区的上方，所述阈值电压设定区与所述屏蔽区共同延伸并且与所述屏蔽区邻接。
6.根据权利要求5所述的半导体晶体管结构，其中，所述阈值电压设定区和所述屏蔽区两者邻接所述深源极/漏极掺杂区。
7.根据权利要求1所述的半导体晶体管结构，还包括所述未掺杂的沟道部分中的一定浓度的锗，与未使用所述浓度的锗的情况相比，所述浓度的锗足以实现所述Lg的变宽。
8.根据权利要求7所述的半导体晶体管结构，其中，通过离子注入的方式将所述浓度的锗引入到所述未掺杂的沟道部分中。
9.一种形成在硅衬底上的半导体晶体管结构，包括：
晶体管栅极，其通过起始点临时虚拟栅极结构形成，所述起始点临时虚拟栅极结构具有第一水平尺寸和第一竖直尺寸；
源极和漏极延伸掺杂区，其通过使用所述临时虚拟栅极结构作为掩蔽而在所述临时虚拟栅极结构的两侧形成，在所述临时虚拟栅极结构的每侧，所述源极和漏极延伸掺杂区分开第一横向距离并且从而限定有效的栅极长度Lg；
最终晶体管栅极，其在移除所述临时虚拟栅极结构之后形成，所述最终晶体管栅极具有所述第一水平尺寸但是具有第二竖直尺寸，所述第二竖直尺寸创建所述最终晶体管栅极的水平的底部，通过将所述最终晶体管栅极的一部分向下形成到所述硅衬底中一竖直的距离获得所述第二竖直尺寸；
深源极和漏极掺杂区，其毗邻所述源极和漏极延伸掺杂区中的每一者并且通过第二横向距离彼此分开，所述第二横向距离大于所述第一横向距离，所述深源极和漏极掺杂区延伸到所述硅衬底中一竖直的距离，所述深源极和漏极掺杂区具有水平的底部；
其中，使用具有预先选择的极性的掺杂剂掺杂所述源极和漏极延伸掺杂区和所述深源极和漏极掺杂区中的每一者，在所述晶体管栅极的两侧上的所述源极和漏极延伸掺杂区和所述深源极和漏极掺杂区彼此电接触，所述电接触的位置形成分界面；以及
高掺杂的屏蔽区，其具有5×1018至1×1020原子/cm3的掺杂浓度，所述高掺杂的屏蔽区峰值浓度点位于所述深源极和漏极掺杂区的底部的上方，通过未掺杂的沟道层将所述高掺杂的屏蔽区与所述最终晶体管栅极的底部分开，所述高掺杂的屏蔽区在所述深源极和漏极掺杂区之间横向延伸并且具有有限的厚度；
并且还包括外部，所述外部限定未掺杂的间隔区，所述未掺杂的间隔区遵循所述深源极和漏极掺杂区和所述源极和漏极延伸掺杂区组合的形状，所述外部具有与所述未掺杂的沟道层邻接的外边缘，所述外边缘限定所述分界面，所述屏蔽区延伸到所述外部的所述外边缘。
10.根据权利要求9所述的半导体晶体管结构，还包括：
阈值电压设定区，其具有限定的掺杂浓度，所述阈值电压设定区直接位于所述高掺杂的屏蔽区的上方并且在所述深源极和漏极掺杂区之间横向延伸，所述阈值电压设定区与所述高掺杂的屏蔽区共同延伸，通过所述未掺杂的沟道层将所述阈值电压设定区与所述最终晶体管栅极的所述底部分开。
11.根据权利要求9所述的半导体晶体管结构，其中，所述最终晶体管栅极包括金属材料。
12.根据权利要求9所述的半导体晶体管结构，其中，所述屏蔽区位于距所述最终晶体管栅极的所述底部Lg/1.5至Lg/5的距离处。
13.一种形成在硅衬底中的半导体晶体管结构，包括：
屏蔽区，其处于所述硅衬底中，所述屏蔽区包括具有限定的厚度并且横向延伸通过衬底的掺杂区，所述屏蔽区掺杂有为所述屏蔽区建立第一极性的至少一个掺杂剂种类，所述屏蔽区掺杂成具有5×1018至1×1020原子/cm3的掺杂浓度；
未掺杂的沟道部分，其直接位于所述屏蔽区的上方并且将所述屏蔽区与所述硅衬底的顶表面分开；
深源极/漏极结构，其位于所述屏蔽区的两侧，所述深源极/漏极结构延伸比所述屏蔽区的厚度深的限定的深度，所述深源极/漏极结构掺杂有为所述深源极/漏极结构建立与所述第一极性相反的第二极性的至少一个掺杂剂种类；以及
掺杂上部，其延伸到所述硅衬底的所述顶表面，所述掺杂上部为所述沟道部分限定有效的栅极长度，所述掺杂上部具有向内、向外、竖直或者遵循在分界面处的、毗邻所述深源极/漏极结构的弯曲的形状；
其中，所述屏蔽区定位为横向位于与所述分界面相同的平面处或者定位在所述分界面下方一定距离处，而不在所述分界面的上方；
并且还包括外部，所述外部限定未掺杂的间隔区，所述未掺杂的间隔区遵循所述深源极/漏极结构和所述掺杂上部组合的形状，所述外部具有与所述未掺杂的沟道部分邻接的外边缘，所述外边缘限定所述分界面，所述屏蔽区延伸到所述外部的所述外边缘。
14.根据权利要求13所述的半导体晶体管结构，其中，所述外部由未掺杂硅锗制成。
15.根据权利要求13所述的半导体晶体管结构，其中，使用外延生长形成所述深源极/漏极结构。
16.根据权利要求13所述的半导体晶体管结构，还包括：
在所述屏蔽区和所述未掺杂的沟道部分之间的阈值电压设定区。
17.根据权利要求13所述的半导体晶体管结构，其中，使用离子注入形成所述屏蔽区。
18.根据权利要求17所述的半导体晶体管结构，其中，通过预形成的ISSG氧化层形成所述屏蔽区，所述ISSG氧化层建立具有预先选择的深度、厚度和掺杂浓度的屏蔽区。
19.根据权利要求13所述的半导体晶体管结构，其中，所述屏蔽区具有3nm至40nm的厚度。
CN201380049126.1A 2012-09-21 2013-09-17 具有屏蔽层的深耗尽型mos晶体管及其方法 Active CN104662666B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261704310P 2012-09-21 2012-09-21
US61/704,310 2012-09-21
US14/019,187 2013-09-05
US14/019,187 US9041126B2 (en) 2012-09-21 2013-09-05 Deeply depleted MOS transistors having a screening layer and methods thereof
PCT/US2013/060045 WO2014047026A1 (en) 2012-09-21 2013-09-17 Deeply depleted mos transistors having a screening layer and methods thereof

Publications (2)

Publication Number Publication Date
CN104662666A CN104662666A (zh) 2015-05-27
CN104662666B true CN104662666B (zh) 2017-08-22

Family

ID=50338034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380049126.1A Active CN104662666B (zh) 2012-09-21 2013-09-17 具有屏蔽层的深耗尽型mos晶体管及其方法

Country Status (4)

Country Link
US (1) US9041126B2 (zh)
KR (1) KR101811109B1 (zh)
CN (1) CN104662666B (zh)
WO (1) WO2014047026A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6100535B2 (ja) * 2013-01-18 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9496390B2 (en) * 2013-09-11 2016-11-15 United Microelectronics Corporation Vertical transistor device with halo pocket contacting source
KR102180554B1 (ko) * 2013-12-04 2020-11-19 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
US9496149B2 (en) * 2014-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same
US10559469B2 (en) * 2014-04-22 2020-02-11 Texas Instruments Incorporated Dual pocket approach in PFETs with embedded SI-GE source/drain
KR102316220B1 (ko) 2014-11-14 2021-10-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9542518B2 (en) * 2014-11-17 2017-01-10 Qualcomm Incorporated User experience based management technique for mobile system-on-chips
US9741811B2 (en) * 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
JP6513450B2 (ja) * 2015-03-26 2019-05-15 三重富士通セミコンダクター株式会社 半導体装置
JP2016184676A (ja) * 2015-03-26 2016-10-20 力晶科技股▲ふん▼有限公司 半導体記憶装置
US10084083B1 (en) * 2017-10-17 2018-09-25 United Microelectronics Corp. Semiconductor structure and manufacturing method of the same
KR102421763B1 (ko) 2017-11-08 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109065543B (zh) * 2018-07-27 2021-10-19 上海华力微电子有限公司 改善n型sonos器件阈值电压均一性的方法
US20200194555A1 (en) 2018-12-18 2020-06-18 United Microelectronics Corp. Semiconductor device with reduced floating body effects and fabrication method thereof
CN110707151B (zh) * 2019-11-13 2023-04-07 江苏丽隽功率半导体有限公司 一种静电感应晶闸管及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583361A (en) * 1991-03-18 1996-12-10 Canon Kabushiki Kaisha Semiconductor device
CN101032009A (zh) * 2004-06-24 2007-09-05 应用材料股份有限公司 用于形成晶体管的方法

Family Cites Families (459)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021835A (en) 1974-01-25 1977-05-03 Hitachi, Ltd. Semiconductor device and a method for fabricating the same
US3958266A (en) 1974-04-19 1976-05-18 Rca Corporation Deep depletion insulated gate field effect transistors
US4000504A (en) 1975-05-12 1976-12-28 Hewlett-Packard Company Deep channel MOS transistor
US4276095A (en) 1977-08-31 1981-06-30 International Business Machines Corporation Method of making a MOSFET device with reduced sensitivity of threshold voltage to source to substrate voltage variations
US4242691A (en) 1978-09-18 1980-12-30 Mitsubishi Denki Kabushiki Kaisha MOS Semiconductor device
DE3069973D1 (en) 1979-08-25 1985-02-28 Zaidan Hojin Handotai Kenkyu Insulated-gate field-effect transistor
US4315781A (en) 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
JPS56155572A (en) 1980-04-30 1981-12-01 Sanyo Electric Co Ltd Insulated gate field effect type semiconductor device
US4518926A (en) 1982-12-20 1985-05-21 At&T Bell Laboratories Gate-coupled field-effect transistor pair amplifier
JPS59193066A (ja) 1983-04-15 1984-11-01 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置
US4559091A (en) 1984-06-15 1985-12-17 Regents Of The University Of California Method for producing hyperabrupt doping profiles in semiconductors
US5060234A (en) 1984-11-19 1991-10-22 Max-Planck Gesellschaft Zur Forderung Der Wissenschaften Injection laser with at least one pair of monoatomic layers of doping atoms
US4617066A (en) 1984-11-26 1986-10-14 Hughes Aircraft Company Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing
US4578128A (en) 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
US4662061A (en) 1985-02-27 1987-05-05 Texas Instruments Incorporated Method for fabricating a CMOS well structure
JPH0770606B2 (ja) 1985-11-29 1995-07-31 株式会社日立製作所 半導体装置
JPS62128175A (ja) 1985-11-29 1987-06-10 Hitachi Ltd 半導体装置
GB8606748D0 (en) 1986-03-19 1986-04-23 Secr Defence Monitoring surface layer growth
US4780748A (en) 1986-06-06 1988-10-25 American Telephone & Telegraph Company, At&T Bell Laboratories Field-effect transistor having a delta-doped ohmic contact
EP0248988B1 (de) 1986-06-10 1990-10-31 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
US5156990A (en) 1986-07-23 1992-10-20 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
DE3789894T2 (de) 1987-01-05 1994-09-08 Seiko Instr Inc MOS-Feldeffekttransistor und dessen Herstellungsmethode.
GB2206010A (en) 1987-06-08 1988-12-21 Philips Electronic Associated Differential amplifier and current sensing circuit including such an amplifier
EP0312237A3 (en) 1987-10-13 1989-10-25 AT&T Corp. Interface charge enhancement in delta-doped heterostructure
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5034337A (en) 1989-02-10 1991-07-23 Texas Instruments Incorporated Method of making an integrated circuit that combines multi-epitaxial power transistors with logic/analog devices
US4956311A (en) 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
US5208473A (en) 1989-11-29 1993-05-04 Mitsubishi Denki Kabushiki Kaisha Lightly doped MISFET with reduced latchup and punchthrough
JP2822547B2 (ja) 1990-03-06 1998-11-11 富士通株式会社 高電子移動度トランジスタ
KR920008834A (ko) 1990-10-09 1992-05-28 아이자와 스스무 박막 반도체 장치
US5166765A (en) 1991-08-26 1992-11-24 At&T Bell Laboratories Insulated gate field-effect transistor with pulse-shaped doping
KR940006711B1 (ko) 1991-09-12 1994-07-25 포항종합제철 주식회사 델타도핑 양자 우물전계 효과 트랜지스터의 제조방법
JP2851753B2 (ja) 1991-10-22 1999-01-27 三菱電機株式会社 半導体装置およびその製造方法
JPH05315598A (ja) 1992-05-08 1993-11-26 Fujitsu Ltd 半導体装置
US5374569A (en) 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
JPH06151828A (ja) 1992-10-30 1994-05-31 Toshiba Corp 半導体装置及びその製造方法
US5298763A (en) 1992-11-02 1994-03-29 Motorola, Inc. Intrinsically doped semiconductor structure and method for making
US5444008A (en) 1993-09-24 1995-08-22 Vlsi Technology, Inc. High-performance punchthrough implant method for MOS/VLSI
US5625568A (en) 1993-12-22 1997-04-29 Vlsi Technology, Inc. Method and apparatus for compacting integrated circuits with standard cell architectures
JPH08509312A (ja) 1994-02-14 1996-10-01 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 温度依存性が制御される基準回路
KR0144959B1 (ko) 1994-05-17 1998-07-01 김광호 반도체장치 및 제조방법
US5622880A (en) 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
US5889315A (en) 1994-08-18 1999-03-30 National Semiconductor Corporation Semiconductor structure having two levels of buried regions
US5818078A (en) 1994-08-29 1998-10-06 Fujitsu Limited Semiconductor device having a regrowth crystal region
US5559368A (en) 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
EP0717435A1 (en) 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
US6153920A (en) 1994-12-01 2000-11-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer and semiconductor device formed thereby
JPH08250728A (ja) 1995-03-10 1996-09-27 Sony Corp 電界効果型半導体装置及びその製造方法
US5608253A (en) 1995-03-22 1997-03-04 Advanced Micro Devices Inc. Advanced transistor structures with optimum short channel controls for high density/high performance integrated circuits
US5552332A (en) 1995-06-02 1996-09-03 Motorola, Inc. Process for fabricating a MOSFET device having reduced reverse short channel effects
US5663583A (en) 1995-06-06 1997-09-02 Hughes Aircraft Company Low-noise and power ALGaPSb/GaInAs HEMTs and pseudomorpohic HEMTs on GaAs substrate
JP3462301B2 (ja) 1995-06-16 2003-11-05 三菱電機株式会社 半導体装置及びその製造方法
US5624863A (en) 1995-07-17 1997-04-29 Micron Technology, Inc. Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate
US5754826A (en) 1995-08-04 1998-05-19 Synopsys, Inc. CAD and simulation system for targeting IC designs to multiple fabrication processes
KR0172793B1 (ko) 1995-08-07 1999-02-01 김주용 반도체소자의 제조방법
JPH0973784A (ja) 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
US6127700A (en) 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
US5712501A (en) 1995-10-10 1998-01-27 Motorola, Inc. Graded-channel semiconductor device
US5753555A (en) 1995-11-22 1998-05-19 Nec Corporation Method for forming semiconductor device
JPH11500873A (ja) 1995-12-15 1999-01-19 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ ＳｉＧｅ層を具えた半導体電界効果デバイス
US5698884A (en) 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
JPH09270466A (ja) 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1022462A (ja) 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
US5847419A (en) 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US5736419A (en) 1996-11-12 1998-04-07 National Semiconductor Corporation Method of fabricating a raised source/drain MOSFET using self-aligned POCl3 for doping gate/source/drain regions
JPH10163342A (ja) 1996-12-04 1998-06-19 Sharp Corp 半導体装置
JPH10223853A (ja) 1997-02-04 1998-08-21 Mitsubishi Electric Corp 半導体装置
US5918129A (en) 1997-02-25 1999-06-29 Advanced Micro Devices, Inc. Method of channel doping using diffusion from implanted polysilicon
JPH10242153A (ja) 1997-02-26 1998-09-11 Hitachi Ltd 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法
US5936868A (en) 1997-03-06 1999-08-10 Harris Corporation Method for converting an integrated circuit design for an upgraded process
JPH10270687A (ja) 1997-03-27 1998-10-09 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
US5923067A (en) 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US6060345A (en) 1997-04-21 2000-05-09 Advanced Micro Devices, Inc. Method of making NMOS and PMOS devices with reduced masking steps
US6218895B1 (en) 1997-06-20 2001-04-17 Intel Corporation Multiple well transistor circuits having forward body bias
US6218892B1 (en) 1997-06-20 2001-04-17 Intel Corporation Differential circuits employing forward body bias
US6194259B1 (en) 1997-06-27 2001-02-27 Advanced Micro Devices, Inc. Forming retrograde channel profile and shallow LLDD/S-D extensions using nitrogen implants
US6723621B1 (en) 1997-06-30 2004-04-20 International Business Machines Corporation Abrupt delta-like doping in Si and SiGe films by UHV-CVD
US5923987A (en) 1997-06-30 1999-07-13 Sun Microsystems, Inc. Method for forming MOS devices with retrograde pocket regions and counter dopant regions at the substrate surface
US5946214A (en) 1997-07-11 1999-08-31 Advanced Micro Devices Computer implemented method for estimating fabrication yield for semiconductor integrated circuit including memory blocks with redundant rows and/or columns
US5989963A (en) 1997-07-21 1999-11-23 Advanced Micro Devices, Inc. Method for obtaining a steep retrograde channel profile
JP3544833B2 (ja) 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
FR2769132B1 (fr) 1997-09-29 2003-07-11 Sgs Thomson Microelectronics Amelioration de l'isolement entre alimentations d'un circuit analogique-numerique
US5856003A (en) 1997-11-17 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device
JPH11163458A (ja) 1997-11-26 1999-06-18 Mitsui Chem Inc 半導体レーザ装置
US6426260B1 (en) 1997-12-02 2002-07-30 Magepower Semiconductor Corp. Switching speed improvement in DMO by implanting lightly doped region under gate
US6271070B2 (en) 1997-12-25 2001-08-07 Matsushita Electronics Corporation Method of manufacturing semiconductor device
KR100339409B1 (ko) 1998-01-14 2002-09-18 주식회사 하이닉스반도체 반도체소자및그의제조방법
US6088518A (en) 1998-01-30 2000-07-11 Aspec Technology, Inc. Method and system for porting an integrated circuit layout from a reference process to a target process
US6001695A (en) 1998-03-02 1999-12-14 Texas Instruments - Acer Incorporated Method to form ultra-short channel MOSFET with a gate-side airgap structure
US6096611A (en) 1998-03-13 2000-08-01 Texas Instruments - Acer Incorporated Method to fabricate dual threshold CMOS circuits
KR100265227B1 (ko) 1998-06-05 2000-09-15 김영환 씨모스 트랜지스터의 제조 방법
US6072217A (en) 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
US6492232B1 (en) 1998-06-15 2002-12-10 Motorola, Inc. Method of manufacturing vertical semiconductor device
US6262461B1 (en) 1998-06-22 2001-07-17 Motorola, Inc. Method and apparatus for creating a voltage threshold in a FET
US5985705A (en) 1998-06-30 1999-11-16 Lsi Logic Corporation Low threshold voltage MOS transistor and method of manufacture
KR100292818B1 (ko) 1998-07-02 2001-11-05 윤종용 모오스트랜지스터제조방법
US6320222B1 (en) 1998-09-01 2001-11-20 Micron Technology, Inc. Structure and method for reducing threshold voltage variations due to dopant fluctuations
US6143593A (en) 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
US6066533A (en) 1998-09-29 2000-05-23 Advanced Micro Devices, Inc. MOS transistor with dual metal gate structure
US20020008257A1 (en) 1998-09-30 2002-01-24 John P. Barnak Mosfet gate electrodes having performance tuned work functions and methods of making same
US6084271A (en) 1998-11-06 2000-07-04 Advanced Micro Devices, Inc. Transistor with local insulator structure
US6380019B1 (en) 1998-11-06 2002-04-30 Advanced Micro Devices, Inc. Method of manufacturing a transistor with local insulator structure
US6221724B1 (en) 1998-11-06 2001-04-24 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit having punch-through suppression
US6184112B1 (en) 1998-12-02 2001-02-06 Advanced Micro Devices, Inc. Method of forming a MOSFET transistor with a shallow abrupt retrograde dopant profile
US6214654B1 (en) 1999-01-27 2001-04-10 Advanced Micro Devices, Inc. Method for forming super-steep retrograded channel (SSRC) for CMOS transistor using rapid laser annealing to reduce thermal budget
US6245618B1 (en) 1999-02-03 2001-06-12 Advanced Micro Devices, Inc. Mosfet with localized amorphous region with retrograde implantation
JP2000243958A (ja) 1999-02-24 2000-09-08 Toshiba Corp 半導体装置およびその製造方法
US6060364A (en) 1999-03-02 2000-05-09 Advanced Micro Devices, Inc. Fast Mosfet with low-doped source/drain
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6928128B1 (en) 1999-05-03 2005-08-09 Rambus Inc. Clock alignment circuit having a self regulating voltage supply
US6232164B1 (en) 1999-05-24 2001-05-15 Taiwan Semiconductor Manufacturing Company Process of making CMOS device structure having an anti-SCE block implant
US6190979B1 (en) 1999-07-12 2001-02-20 International Business Machines Corporation Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill
US6271547B1 (en) 1999-08-06 2001-08-07 Raytheon Company Double recessed transistor with resistive layer
US6235597B1 (en) 1999-08-06 2001-05-22 International Business Machines Corporation Semiconductor structure having reduced silicide resistance between closely spaced gates and method of fabrication
US6268640B1 (en) 1999-08-12 2001-07-31 International Business Machines Corporation Forming steep lateral doping distribution at source/drain junctions
US6426279B1 (en) 1999-08-18 2002-07-30 Advanced Micro Devices, Inc. Epitaxial delta doping for retrograde channel profile
US6503801B1 (en) 1999-08-18 2003-01-07 Advanced Micro Devices, Inc. Non-uniform channel profile via enhanced diffusion
US6444550B1 (en) 1999-08-18 2002-09-03 Advanced Micro Devices, Inc. Laser tailoring retrograde channel profile in surfaces
DE19940362A1 (de) 1999-08-25 2001-04-12 Infineon Technologies Ag MOS-Transistor und Verfahren zu dessen Herstellung
US6162693A (en) 1999-09-02 2000-12-19 Micron Technology, Inc. Channel implant through gate polysilicon
US7091093B1 (en) 1999-09-17 2006-08-15 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having a pocket dopant diffused layer
US6506640B1 (en) 1999-09-24 2003-01-14 Advanced Micro Devices, Inc. Multiple channel implantation to form retrograde channel profile and to engineer threshold voltage and sub-surface punch-through
US6313489B1 (en) 1999-11-16 2001-11-06 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having a lateral drift region with a retrograde doping profile, and method of making such a device
JP3371871B2 (ja) 1999-11-16 2003-01-27 日本電気株式会社 半導体装置の製造方法
US6449749B1 (en) 1999-11-18 2002-09-10 Pdf Solutions, Inc. System and method for product yield prediction
US6541829B2 (en) 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
GB9929084D0 (en) 1999-12-08 2000-02-02 Regan Timothy J Modification of integrated circuits
US7638380B2 (en) 2000-01-05 2009-12-29 Agere Systems Inc. Method for manufacturing a laterally diffused metal oxide semiconductor device
US6633066B1 (en) 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
US6297132B1 (en) 2000-02-07 2001-10-02 Chartered Semiconductor Manufacturing Ltd. Process to control the lateral doping profile of an implanted channel region
US6797994B1 (en) 2000-02-14 2004-09-28 Raytheon Company Double recessed transistor
US7015546B2 (en) 2000-02-23 2006-03-21 Semiconductor Research Corporation Deterministically doped field-effect devices and methods of making same
US6326666B1 (en) 2000-03-23 2001-12-04 International Business Machines Corporation DTCMOS circuit having improved speed
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6319799B1 (en) 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
US6461928B2 (en) 2000-05-23 2002-10-08 Texas Instruments Incorporated Methodology for high-performance, high reliability input/output devices and analog-compatible input/output and core devices using core device implants
JP2001352057A (ja) 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体装置、およびその製造方法
WO2002001641A1 (fr) 2000-06-27 2002-01-03 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur
DE10034942B4 (de) 2000-07-12 2004-08-05 Infineon Technologies Ag Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung
US6624488B1 (en) 2000-08-07 2003-09-23 Advanced Micro Devices, Inc. Epitaxial silicon growth and usage of epitaxial gate insulator for low power, high performance devices
US6503783B1 (en) 2000-08-31 2003-01-07 Micron Technology, Inc. SOI CMOS device with reduced DIBL
US6391752B1 (en) 2000-09-12 2002-05-21 Taiwan Semiconductor Manufacturing, Co., Ltd. Method of fabricating a silicon-on-insulator semiconductor device with an implanted ground plane
US7064399B2 (en) 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6891627B1 (en) 2000-09-20 2005-05-10 Kla-Tencor Technologies Corp. Methods and systems for determining a critical dimension and overlay of a specimen
US6617217B2 (en) 2000-10-10 2003-09-09 Texas Instruments Incorpated Reduction in well implant channeling and resulting latchup characteristics in shallow trench isolation by implanting wells through nitride
US6448590B1 (en) 2000-10-24 2002-09-10 International Business Machines Corporation Multiple threshold voltage FET using multiple work-function gate materials
DE10061191A1 (de) 2000-12-08 2002-06-13 Ihp Gmbh Schichten in Substratscheiben
US6300177B1 (en) 2001-01-25 2001-10-09 Chartered Semiconductor Manufacturing Inc. Method to form transistors with multiple threshold voltages (VT) using a combination of different work function gate materials
US6852602B2 (en) 2001-01-31 2005-02-08 Matsushita Electric Industrial Co., Ltd. Semiconductor crystal film and method for preparation thereof
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6797602B1 (en) 2001-02-09 2004-09-28 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts
EP1421607A2 (en) 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films
US6821852B2 (en) 2001-02-13 2004-11-23 Micron Technology, Inc. Dual doped gates
KR100393216B1 (ko) 2001-02-19 2003-07-31 삼성전자주식회사 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법
US6432754B1 (en) 2001-02-20 2002-08-13 International Business Machines Corporation Double SOI device with recess etch and epitaxy
US6534373B1 (en) 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. MOS transistor with reduced floating body effect
JP3940565B2 (ja) 2001-03-29 2007-07-04 株式会社東芝 半導体装置及びその製造方法
JP2002299454A (ja) 2001-04-02 2002-10-11 Toshiba Corp 論理回路設計方法、論理回路設計装置及び論理回路マッピング方法
US6576535B2 (en) 2001-04-11 2003-06-10 Texas Instruments Incorporated Carbon doped epitaxial layer for high speed CB-CMOS
US6620671B1 (en) 2001-05-01 2003-09-16 Advanced Micro Devices, Inc. Method of fabricating transistor having a single crystalline gate conductor
US6693333B1 (en) 2001-05-01 2004-02-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator circuit with multiple work functions
US6586817B1 (en) 2001-05-18 2003-07-01 Sun Microsystems, Inc. Device including a resistive path to introduce an equivalent RC circuit
US6489224B1 (en) 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6822297B2 (en) 2001-06-07 2004-11-23 Texas Instruments Incorporated Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness
US6500739B1 (en) 2001-06-14 2002-12-31 Taiwan Semiconductor Manufacturing Company Formation of an indium retrograde profile via antimony ion implantation to improve NMOS short channel effect
US6358806B1 (en) 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel
JP4035354B2 (ja) 2001-07-11 2008-01-23 富士通株式会社 電子回路設計方法及び装置、コンピュータプログラム及び記憶媒体
US6444551B1 (en) 2001-07-23 2002-09-03 Taiwan Semiconductor Manufacturing Company N-type buried layer drive-in recipe to reduce pits over buried antimony layer
EP1427021B1 (en) 2001-09-14 2011-08-31 Panasonic Corporation Semiconductor device
WO2003025984A2 (en) 2001-09-21 2003-03-27 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
AU2002341803A1 (en) 2001-09-24 2003-04-07 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
US6751519B1 (en) 2001-10-25 2004-06-15 Kla-Tencor Technologies Corporation Methods and systems for predicting IC chip yield
US20050250289A1 (en) 2002-10-30 2005-11-10 Babcock Jeffrey A Control of dopant diffusion from buried layers in bipolar integrated circuits
US6521470B1 (en) 2001-10-31 2003-02-18 United Microelectronics Corp. Method of measuring thickness of epitaxial layer
US6770521B2 (en) 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
US6760900B2 (en) 2001-12-03 2004-07-06 Anadigics Inc. Integrated circuits with scalable design
ITTO20011129A1 (it) 2001-12-04 2003-06-04 Infm Istituto Naz Per La Fisi Metodo per la soppressione della diffusione anomala transiente di droganti in silicio.
US6849528B2 (en) 2001-12-12 2005-02-01 Texas Instruments Incorporated Fabrication of ultra shallow junctions from a solid source with fluorine implantation
US7013359B1 (en) 2001-12-21 2006-03-14 Cypress Semiconductor Corporation High speed memory interface system and method
US6662350B2 (en) 2002-01-28 2003-12-09 International Business Machines Corporation FinFET layout generation
US20030141033A1 (en) 2002-01-31 2003-07-31 Tht Presses Inc. Semi-solid molding method
US7919791B2 (en) 2002-03-25 2011-04-05 Cree, Inc. Doped group III-V nitride materials, and microelectronic devices and device precursor structures comprising same
AU2002357376A1 (en) 2002-03-28 2003-10-13 Advanced Micro Devices, Inc. Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same
DE10214066B4 (de) 2002-03-28 2007-02-01 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
US6762469B2 (en) 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US6957163B2 (en) 2002-04-24 2005-10-18 Yoshiyuki Ando Integrated circuits having post-silicon adjustment control
KR100410574B1 (ko) 2002-05-18 2003-12-18 주식회사 하이닉스반도체 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
KR100414736B1 (ko) 2002-05-20 2004-01-13 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법
US6893947B2 (en) 2002-06-25 2005-05-17 Freescale Semiconductor, Inc. Advanced RF enhancement-mode FETs with improved gate properties
US7673273B2 (en) 2002-07-08 2010-03-02 Tier Logic, Inc. MPGA products based on a prototype FPGA
US6849492B2 (en) 2002-07-08 2005-02-01 Micron Technology, Inc. Method for forming standard voltage threshold and low voltage threshold MOSFET devices
US6743291B2 (en) 2002-07-09 2004-06-01 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a CMOS device with integrated super-steep retrograde twin wells using double selective epitaxial growth
JP4463482B2 (ja) 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
US6869854B2 (en) 2002-07-18 2005-03-22 International Business Machines Corporation Diffused extrinsic base and method for fabrication
JP4020730B2 (ja) 2002-08-26 2007-12-12 シャープ株式会社 半導体装置およびその製造方法
KR100464935B1 (ko) 2002-09-17 2005-01-05 주식회사 하이닉스반도체 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
JP2004119513A (ja) 2002-09-24 2004-04-15 Toshiba Corp 半導体装置及びその製造方法
US7226843B2 (en) 2002-09-30 2007-06-05 Intel Corporation Indium-boron dual halo MOSFET
US6743684B2 (en) 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
US6864135B2 (en) 2002-10-31 2005-03-08 Freescale Semiconductor, Inc. Semiconductor fabrication process using transistor spacers of differing widths
DE10251308B4 (de) 2002-11-04 2007-01-18 Advanced Micro Devices, Inc., Sunnyvale Integrierte geschaltete Kondensatorschaltung und Verfahren
US6660605B1 (en) 2002-11-12 2003-12-09 Texas Instruments Incorporated Method to fabricate optimal HDD with dual diffusion process to optimize transistor drive current junction capacitance, tunneling current and channel dopant loss
JP3769262B2 (ja) 2002-12-20 2006-04-19 株式会社東芝 ウェーハ平坦度評価方法、その評価方法を実行するウェーハ平坦度評価装置、その評価方法を用いたウェーハの製造方法、その評価方法を用いたウェーハ品質保証方法、その評価方法を用いた半導体デバイスの製造方法、およびその評価方法によって評価されたウェーハを用いた半導体デバイスの製造方法
KR100486609B1 (ko) 2002-12-30 2005-05-03 주식회사 하이닉스반도체 이중 도핑구조의 초박형 에피채널 피모스트랜지스터 및그의 제조 방법
US7205758B1 (en) 2004-02-02 2007-04-17 Transmeta Corporation Systems and methods for adjusting threshold voltage
JP2006512767A (ja) 2003-01-02 2006-04-13 ピー・デイ・エフ　ソリユーシヨンズ　インコーポレイテツド 歩留まり改善
US6963090B2 (en) 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
KR100499159B1 (ko) 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
US20040175893A1 (en) 2003-03-07 2004-09-09 Applied Materials, Inc. Apparatuses and methods for forming a substantially facet-free epitaxial film
KR100989006B1 (ko) 2003-03-13 2010-10-20 크로스텍 캐피탈, 엘엘씨 씨모스 이미지센서의 제조방법
ATE514190T1 (de) 2003-03-19 2011-07-15 Infineon Technologies Ag Halbleiteraufbau mit hoch dotiertem kanalleitungsgebiet und verfahren zur herstellung eines halbleiteraufbaus
SE0300924D0 (sv) 2003-03-28 2003-03-28 Infineon Technologies Wireless A method to provide a triple well in an epitaxially based CMOS or BiCMOS process
US7294877B2 (en) 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
JP2006524429A (ja) 2003-03-28 2006-10-26 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｎドープシリコン層のエピタキシャル成長のための方法
AU2003236078A1 (en) 2003-04-10 2004-11-04 Fujitsu Limited Semiconductor device and its manufacturing method
US20040206951A1 (en) * 2003-04-18 2004-10-21 Mirabedini Mohammad R. Ion implantation in channel region of CMOS device for enhanced carrier mobility
JP4469139B2 (ja) 2003-04-28 2010-05-26 シャープ株式会社 化合物半導体ｆｅｔ
US7176137B2 (en) 2003-05-09 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for multiple spacer width control
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6794235B1 (en) 2003-06-05 2004-09-21 Texas Instruments Incorporated Method of manufacturing a semiconductor device having a localized halo implant
WO2004112145A1 (ja) 2003-06-10 2004-12-23 Fujitsu Limited パンチスルー耐性を向上させた半導体集積回路装置およびその製造方法、低電圧トランジスタと高電圧トランジスタとを含む半導体集積回路装置
US6808994B1 (en) 2003-06-17 2004-10-26 Micron Technology, Inc. Transistor structures and processes for forming same
US7036098B2 (en) 2003-06-30 2006-04-25 Sun Microsystems, Inc. On-chip signal state duration measurement and adjustment
US7260562B2 (en) 2003-06-30 2007-08-21 Intel Corporation Solutions for constraint satisfaction problems requiring multiple constraints
EP1519421A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
EP1647046A2 (en) 2003-07-23 2006-04-19 ASM America, Inc. DEPOSITION OF SiGE ON SILICON-ON-INSULATOR STRUCTURES AND BULK SUBSTRATES
JP2007504660A (ja) 2003-09-03 2007-03-01 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ダブルゲート電界効果トランジスタ装置を製造する方法、及びそのようなダブルゲート電界効果トランジスタ装置
US6930007B2 (en) 2003-09-15 2005-08-16 Texas Instruments Incorporated Integration of pre-S/D anneal selective nitride/oxide composite cap for improving transistor performance
JP4186774B2 (ja) 2003-09-25 2008-11-26 沖電気工業株式会社 情報抽出装置，情報抽出方法，およびプログラム
US7127687B1 (en) 2003-10-14 2006-10-24 Sun Microsystems, Inc. Method and apparatus for determining transistor sizes
US7109099B2 (en) 2003-10-17 2006-09-19 Chartered Semiconductor Manufacturing Ltd. End of range (EOR) secondary defect engineering using substitutional carbon doping
US7274076B2 (en) 2003-10-20 2007-09-25 Micron Technology, Inc. Threshold voltage adjustment for long channel transistors
US7141468B2 (en) 2003-10-27 2006-11-28 Texas Instruments Incorporated Application of different isolation schemes for logic and embedded memory
US7057216B2 (en) 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US7132323B2 (en) 2003-11-14 2006-11-07 International Business Machines Corporation CMOS well structure and method of forming the same
US6927137B2 (en) 2003-12-01 2005-08-09 Texas Instruments Incorporated Forming a retrograde well in a transistor to enhance performance of the transistor
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
WO2005062354A1 (en) 2003-12-18 2005-07-07 Koninklijke Philips Electronics N.V. A semiconductor substrate with solid phase epitaxial regrowth with reduced junction leakage and method of producing same
US7045456B2 (en) 2003-12-22 2006-05-16 Texas Instruments Incorporated MOS transistor gates with thin lower metal silicide and methods for making the same
DE10360874B4 (de) 2003-12-23 2009-06-04 Infineon Technologies Ag Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren
US7015741B2 (en) 2003-12-23 2006-03-21 Intel Corporation Adaptive body bias for clock skew compensation
US7111185B2 (en) 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
US7005333B2 (en) 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
KR100597460B1 (ko) 2003-12-31 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 및제조방법
US6917237B1 (en) 2004-03-02 2005-07-12 Intel Corporation Temperature dependent regulation of threshold voltage
US7089515B2 (en) 2004-03-09 2006-08-08 International Business Machines Corporation Threshold voltage roll-off compensation using back-gated MOSFET devices for system high-performance and low standby power
US7176530B1 (en) 2004-03-17 2007-02-13 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having n-channel channel-junction field-effect transistor
US7089513B2 (en) 2004-03-19 2006-08-08 International Business Machines Corporation Integrated circuit design for signal integrity, avoiding well proximity effects
US7564105B2 (en) 2004-04-24 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-plannar and FinFET-like transistors on bulk silicon
US7402207B1 (en) 2004-05-05 2008-07-22 Advanced Micro Devices, Inc. Method and apparatus for controlling the thickness of a selective epitaxial growth layer
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7562233B1 (en) 2004-06-22 2009-07-14 Transmeta Corporation Adaptive control of operating and body bias voltages
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US7221021B2 (en) 2004-06-25 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high voltage devices with retrograde well
US7491988B2 (en) 2004-06-28 2009-02-17 Intel Corporation Transistors with increased mobility in the channel zone and method of fabrication
US7169675B2 (en) 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US7462908B2 (en) 2004-07-14 2008-12-09 International Rectifier Corporation Dynamic deep depletion field effect transistor
US7186622B2 (en) 2004-07-15 2007-03-06 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
DE102004037087A1 (de) 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
US7002214B1 (en) 2004-07-30 2006-02-21 International Business Machines Corporation Ultra-thin body super-steep retrograde well (SSRW) FET devices
US7119381B2 (en) 2004-07-30 2006-10-10 Freescale Semiconductor, Inc. Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices
US7071103B2 (en) 2004-07-30 2006-07-04 International Business Machines Corporation Chemical treatment to retard diffusion in a semiconductor overlayer
US7846822B2 (en) 2004-07-30 2010-12-07 The Board Of Trustees Of The University Of Illinois Methods for controlling dopant concentration and activation in semiconductor structures
JP4469677B2 (ja) 2004-08-04 2010-05-26 パナソニック株式会社 半導体装置およびその製造方法
JP4664631B2 (ja) 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
US7189627B2 (en) 2004-08-19 2007-03-13 Texas Instruments Incorporated Method to improve SRAM performance and stability
US8106481B2 (en) 2004-09-03 2012-01-31 Rao G R Mohan Semiconductor devices with graded dopant regions
US20060049464A1 (en) 2004-09-03 2006-03-09 Rao G R Mohan Semiconductor devices with graded dopant regions
WO2006137867A1 (en) 2004-09-17 2006-12-28 California Institute Of Technology Fabrication method for back-illuminated cmos or ccd imagers made from soi wafer
JP4540438B2 (ja) 2004-09-27 2010-09-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7095094B2 (en) 2004-09-29 2006-08-22 Agere Systems Inc. Multiple doping level bipolar junctions transistors and method for forming
US7268049B2 (en) 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
KR100652381B1 (ko) 2004-10-28 2006-12-01 삼성전자주식회사 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법
US7226833B2 (en) 2004-10-29 2007-06-05 Freescale Semiconductor, Inc. Semiconductor device structure and method therefor
DE102004053761A1 (de) 2004-11-08 2006-05-18 Robert Bosch Gmbh Halbleitereinrichtung und Verfahren für deren Herstellung
US7402872B2 (en) 2004-11-18 2008-07-22 Intel Corporation Method for forming an integrated circuit
US20060113591A1 (en) 2004-11-30 2006-06-01 Chih-Hao Wan High performance CMOS devices and methods for making same
US7105399B1 (en) 2004-12-07 2006-09-12 Advanced Micro Devices, Inc. Selective epitaxial growth for tunable channel thickness
KR100642407B1 (ko) 2004-12-29 2006-11-08 주식회사 하이닉스반도체 반도체 메모리 소자의 셀 트랜지스터 제조 방법
KR100613294B1 (ko) 2004-12-30 2006-08-21 동부일렉트로닉스 주식회사 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법
US20060154428A1 (en) 2005-01-12 2006-07-13 International Business Machines Corporation Increasing doping of well compensating dopant region according to increasing gate length
US7193279B2 (en) 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US20060166417A1 (en) 2005-01-27 2006-07-27 International Business Machines Corporation Transistor having high mobility channel and methods
US7531436B2 (en) 2005-02-14 2009-05-12 Texas Instruments Incorporated Highly conductive shallow junction formation
US7404114B2 (en) 2005-02-15 2008-07-22 International Business Machines Corporation System and method for balancing delay of signal communication paths through well voltage adjustment
US20060203581A1 (en) 2005-03-10 2006-09-14 Joshi Rajiv V Efficient method and computer program for modeling and improving static memory performance across process variations and environmental conditions
US7407850B2 (en) 2005-03-29 2008-08-05 Texas Instruments Incorporated N+ poly on high-k dielectric for semiconductor devices
JP4493536B2 (ja) 2005-03-30 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7170120B2 (en) 2005-03-31 2007-01-30 Intel Corporation Carbon nanotube energy well (CNEW) field effect transistor
US7338817B2 (en) 2005-03-31 2008-03-04 Intel Corporation Body bias compensation for aged transistors
US7271079B2 (en) 2005-04-06 2007-09-18 International Business Machines Corporation Method of doping a gate electrode of a field effect transistor
US7605429B2 (en) 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
US7446380B2 (en) 2005-04-29 2008-11-04 International Business Machines Corporation Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS
US7441211B1 (en) 2005-05-06 2008-10-21 Blaze Dfm, Inc. Gate-length biasing for digital circuit optimization
US20060273379A1 (en) 2005-06-06 2006-12-07 Alpha & Omega Semiconductor, Ltd. MOSFET using gate work function engineering for switching applications
US7354833B2 (en) 2005-06-10 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving threshold voltage stability of a MOS device
US20070040222A1 (en) 2005-06-15 2007-02-22 Benjamin Van Camp Method and apparatus for improved ESD performance
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
JP4800700B2 (ja) 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7409651B2 (en) 2005-08-05 2008-08-05 International Business Machines Corporation Automated migration of analog and mixed-signal VLSI design
US7314794B2 (en) 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
US7307471B2 (en) 2005-08-26 2007-12-11 Texas Instruments Incorporated Adaptive voltage control and body bias for performance and energy optimization
US7838369B2 (en) 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
JP2007073578A (ja) 2005-09-05 2007-03-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007103863A (ja) 2005-10-07 2007-04-19 Nec Electronics Corp 半導体デバイス
US7569873B2 (en) 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
US7465642B2 (en) 2005-10-28 2008-12-16 International Business Machines Corporation Methods for forming semiconductor structures with buried isolation collars
JP4256381B2 (ja) 2005-11-09 2009-04-22 株式会社東芝 半導体装置
US8255843B2 (en) 2005-11-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained-silicon semiconductor device
US7462538B2 (en) 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7759206B2 (en) 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
KR101455564B1 (ko) 2005-12-09 2014-10-27 세미이큅, 인코포레이티드 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를 위한 시스템 및 방법
JP2009521801A (ja) 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積
KR100657130B1 (ko) 2005-12-27 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US7633134B2 (en) 2005-12-29 2009-12-15 Jaroslav Hynecek Stratified photodiode for high resolution CMOS image sensor implemented with STI technology
US7485536B2 (en) 2005-12-30 2009-02-03 Intel Corporation Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
JP5145691B2 (ja) 2006-02-23 2013-02-20 セイコーエプソン株式会社 半導体装置
US20070212861A1 (en) 2006-03-07 2007-09-13 International Business Machines Corporation Laser surface annealing of antimony doped amorphized semiconductor region
US7380225B2 (en) 2006-03-14 2008-05-27 International Business Machines Corporation Method and computer program for efficient cell failure rate estimation in cell arrays
JP5283827B2 (ja) 2006-03-30 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
US7351637B2 (en) 2006-04-10 2008-04-01 General Electric Company Semiconductor transistors having reduced channel widths and methods of fabricating same
US7681628B2 (en) 2006-04-12 2010-03-23 International Business Machines Corporation Dynamic control of back gate bias in a FinFET SRAM cell
US7348629B2 (en) 2006-04-20 2008-03-25 International Business Machines Corporation Metal gated ultra short MOSFET devices
US20070257315A1 (en) 2006-05-04 2007-11-08 International Business Machines Corporation Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors
KR100703986B1 (ko) 2006-05-22 2007-04-09 삼성전자주식회사 동작 특성과 플리커 노이즈 특성이 향상된 아날로그트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
WO2007136102A1 (ja) 2006-05-23 2007-11-29 Nec Corporation 半導体装置、集積回路、及び半導体装置の製造方法
US7384835B2 (en) 2006-05-25 2008-06-10 International Business Machines Corporation Metal oxide field effect transistor with a sharp halo and a method of forming the transistor
US7941776B2 (en) 2006-05-26 2011-05-10 Open-Silicon Inc. Method of IC design optimization via creation of design-specific cells from post-layout patterns
JP5073968B2 (ja) 2006-05-31 2012-11-14 住友化学株式会社 化合物半導体エピタキシャル基板およびその製造方法
US7503020B2 (en) 2006-06-19 2009-03-10 International Business Machines Corporation IC layout optimization to improve yield
US7469164B2 (en) 2006-06-26 2008-12-23 Nanometrics Incorporated Method and apparatus for process control with in-die metrology
US7538412B2 (en) 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
GB0613289D0 (en) 2006-07-04 2006-08-16 Imagination Tech Ltd Synchronisation of execution threads on a multi-threaded processor
DE112007001814T5 (de) 2006-07-31 2009-06-04 Applied Materials, Inc., Santa Clara Verfahren zum Bilden kohlenstoffhaltiger Siliziumepitaxieschichten
US7496862B2 (en) 2006-08-29 2009-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for automatically modifying integrated circuit layout
EP2061082B1 (en) 2006-09-07 2015-07-08 Sumco Corporation Method for manufacturing a semiconductor substrate for solid state imaging device
US20080067589A1 (en) 2006-09-20 2008-03-20 Akira Ito Transistor having reduced channel dopant fluctuation
JP2008085253A (ja) 2006-09-29 2008-04-10 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7683442B1 (en) 2006-09-29 2010-03-23 Burr James B Raised source/drain with super steep retrograde channel
US7642150B2 (en) 2006-11-08 2010-01-05 Varian Semiconductor Equipment Associates, Inc. Techniques for forming shallow junctions
US7750374B2 (en) 2006-11-14 2010-07-06 Freescale Semiconductor, Inc Process for forming an electronic device including a transistor having a metal gate electrode
US7741200B2 (en) 2006-12-01 2010-06-22 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
US7696000B2 (en) 2006-12-01 2010-04-13 International Business Machines Corporation Low defect Si:C layer with retrograde carbon profile
US7821066B2 (en) 2006-12-08 2010-10-26 Michael Lebby Multilayered BOX in FDSOI MOSFETS
US7897495B2 (en) 2006-12-12 2011-03-01 Applied Materials, Inc. Formation of epitaxial layer containing silicon and carbon
US8217423B2 (en) 2007-01-04 2012-07-10 International Business Machines Corporation Structure and method for mobility enhanced MOSFETs with unalloyed silicide
US7416605B2 (en) 2007-01-08 2008-08-26 Freescale Semiconductor, Inc. Anneal of epitaxial layer in a semiconductor device
KR100819562B1 (ko) 2007-01-15 2008-04-08 삼성전자주식회사 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법
US20080169516A1 (en) 2007-01-17 2008-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices for alleviating well proximity effects
KR100862113B1 (ko) 2007-01-22 2008-10-09 삼성전자주식회사 공정 변화에 대한 정보를 이용하여 공급전압/공급주파수를제어할 수 있는 장치와 방법
US7644377B1 (en) 2007-01-31 2010-01-05 Hewlett-Packard Development Company, L.P. Generating a configuration of a system that satisfies constraints contained in models
KR100836767B1 (ko) 2007-02-05 2008-06-10 삼성전자주식회사 높은 전압을 제어하는 모스 트랜지스터를 포함하는 반도체소자 및 그 형성 방법
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US7781288B2 (en) 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
US7818702B2 (en) 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US7831873B1 (en) 2007-03-07 2010-11-09 Xilinx, Inc. Method and apparatus for detecting sudden temperature/voltage changes in integrated circuits
US7602017B2 (en) 2007-03-13 2009-10-13 Fairchild Semiconductor Corporation Short channel LV, MV, and HV CMOS devices
US7598142B2 (en) 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
JP2008235568A (ja) 2007-03-20 2008-10-02 Toshiba Corp 半導体装置およびその製造方法
US8394687B2 (en) 2007-03-30 2013-03-12 Intel Corporation Ultra-abrupt semiconductor junction profile
US7496867B2 (en) 2007-04-02 2009-02-24 Lsi Corporation Cell library management for power optimization
US7737472B2 (en) 2007-04-05 2010-06-15 Panasonic Corporation Semiconductor integrated circuit device
CN101030602B (zh) 2007-04-06 2012-03-21 上海集成电路研发中心有限公司 一种可减小短沟道效应的mos晶体管及其制作方法
US7692220B2 (en) 2007-05-01 2010-04-06 Suvolta, Inc. Semiconductor device storage cell structure, method of operation, and method of manufacture
US7586322B1 (en) 2007-05-02 2009-09-08 Altera Corporation Test structure and method for measuring mismatch and well proximity effects
US20080272409A1 (en) 2007-05-03 2008-11-06 Dsm Solutions, Inc.; JFET Having a Step Channel Doping Profile and Method of Fabrication
US20080315206A1 (en) 2007-06-19 2008-12-25 Herner S Brad Highly Scalable Thin Film Transistor
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
US8266567B2 (en) 2007-06-28 2012-09-11 Sagantec Israel Ltd. Semiconductor layout modification method based on design rule and user constraints
US7651920B2 (en) 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
KR100934789B1 (ko) 2007-08-29 2009-12-31 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US7895546B2 (en) 2007-09-04 2011-02-22 Lsi Corporation Statistical design closure
US7795677B2 (en) 2007-09-05 2010-09-14 International Business Machines Corporation Nanowire field-effect transistors
JP2009064860A (ja) 2007-09-05 2009-03-26 Renesas Technology Corp 半導体装置
JP5242103B2 (ja) 2007-09-07 2013-07-24 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト方法
US7675317B2 (en) 2007-09-14 2010-03-09 Altera Corporation Integrated circuits with adjustable body bias and power supply circuitry
US7926018B2 (en) 2007-09-25 2011-04-12 Synopsys, Inc. Method and apparatus for generating a layout for a transistor
US8053340B2 (en) 2007-09-27 2011-11-08 National University Of Singapore Method for fabricating semiconductor devices with reduced junction diffusion
US7704844B2 (en) 2007-10-04 2010-04-27 International Business Machines Corporation High performance MOSFET
US8329564B2 (en) 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
US7948008B2 (en) 2007-10-26 2011-05-24 Micron Technology, Inc. Floating body field-effect transistors, and methods of forming floating body field-effect transistors
DE102007052220B4 (de) 2007-10-31 2015-04-09 Globalfoundries Inc. Verfahren zur Dotierstoffprofileinstellung für MOS-Bauelemente durch Anpassen einer Abstandshalterbreite vor der Implantation
JP5528667B2 (ja) 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US7994573B2 (en) 2007-12-14 2011-08-09 Fairchild Semiconductor Corporation Structure and method for forming power devices with carbon-containing region
US7745270B2 (en) 2007-12-28 2010-06-29 Intel Corporation Tri-gate patterning using dual layer gate stack
US7622341B2 (en) 2008-01-16 2009-11-24 International Business Machines Corporation Sige channel epitaxial development for high-k PFET manufacturability
DE102008006961A1 (de) 2008-01-31 2009-08-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines verformten Kanalgebiets in einem Transistor durch eine tiefe Implantation einer verformungsinduzierenden Sorte unter das Kanalgebiet
JP2011512677A (ja) 2008-02-14 2011-04-21 マックスパワー・セミコンダクター・インコーポレイテッド 半導体素子構造及び関連プロセス
FR2928028B1 (fr) 2008-02-27 2011-07-15 St Microelectronics Crolles 2 Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant.
US7867835B2 (en) 2008-02-29 2011-01-11 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system for suppressing short channel effects
US7750682B2 (en) 2008-03-10 2010-07-06 International Business Machines Corporation CMOS back-gated keeper technique
US7968440B2 (en) 2008-03-19 2011-06-28 The Board Of Trustees Of The University Of Illinois Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering
KR101502033B1 (ko) 2008-04-11 2015-03-12 삼성전자주식회사 Ａｄｃ의 전류 제어 회로 및 방법
EP2112686B1 (en) 2008-04-22 2011-10-12 Imec Method for fabricating a dual workfunction semiconductor device made thereof
JP2009267159A (ja) 2008-04-25 2009-11-12 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造装置及び方法
JP5173582B2 (ja) 2008-05-19 2013-04-03 株式会社東芝 半導体装置
US8225255B2 (en) 2008-05-21 2012-07-17 International Business Machines Corporation Placement and optimization of process dummy cells
DE102008026213B3 (de) 2008-05-30 2009-09-24 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Durchlassstromerhöhung in Transistoren durch asymmetrische Amorphisierungsimplantation
FR2932609B1 (fr) 2008-06-11 2010-12-24 Commissariat Energie Atomique Transistor soi avec plan de masse et grille auto-alignes et oxyde enterre d'epaisseur variable
US8471307B2 (en) 2008-06-13 2013-06-25 Texas Instruments Incorporated In-situ carbon doped e-SiGeCB stack for MOS transistor
US8129797B2 (en) 2008-06-18 2012-03-06 International Business Machines Corporation Work function engineering for eDRAM MOSFETs
US20100012988A1 (en) 2008-07-21 2010-01-21 Advanced Micro Devices, Inc. Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same
US7951678B2 (en) 2008-08-12 2011-05-31 International Business Machines Corporation Metal-gate high-k reference structure
DE102008045037B4 (de) 2008-08-29 2010-12-30 Advanced Micro Devices, Inc., Sunnyvale Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
US7927943B2 (en) 2008-09-12 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for tuning a work function of high-k metal gate devices
CN102165561A (zh) 2008-09-25 2011-08-24 应用材料股份有限公司 使用十八硼烷自我非晶体化注入物的无缺陷接点形成
US20100100856A1 (en) 2008-10-17 2010-04-22 Anurag Mittal Automated optimization of an integrated circuit layout using cost functions associated with circuit performance characteristics
JP5519140B2 (ja) 2008-10-28 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US8103983B2 (en) 2008-11-12 2012-01-24 International Business Machines Corporation Electrically-driven optical proximity correction to compensate for non-optical effects
US8170857B2 (en) 2008-11-26 2012-05-01 International Business Machines Corporation In-situ design method and system for improved memory yield
DE102008059501B4 (de) 2008-11-28 2012-09-20 Advanced Micro Devices, Inc. Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
US20100148153A1 (en) 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US7960238B2 (en) 2008-12-29 2011-06-14 Texas Instruments Incorporated Multiple indium implant methods and devices and integrated circuits therefrom
DE102008063427B4 (de) 2008-12-31 2013-02-28 Advanced Micro Devices, Inc. Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
JP5350815B2 (ja) 2009-01-22 2013-11-27 株式会社東芝 半導体装置
US7829402B2 (en) 2009-02-10 2010-11-09 General Electric Company MOSFET devices and methods of making
US20100207182A1 (en) 2009-02-13 2010-08-19 International Business Machines Corporation Implementing Variable Threshold Voltage Transistors
US8048791B2 (en) 2009-02-23 2011-11-01 Globalfoundries Inc. Method of forming a semiconductor device
US8163619B2 (en) 2009-03-27 2012-04-24 National Semiconductor Corporation Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone
US8178430B2 (en) 2009-04-08 2012-05-15 International Business Machines Corporation N-type carrier enhancement in semiconductors
US8214190B2 (en) 2009-04-13 2012-07-03 International Business Machines Corporation Methodology for correlated memory fail estimations
US7943457B2 (en) 2009-04-14 2011-05-17 International Business Machines Corporation Dual metal and dual dielectric integration for metal high-k FETs
JP2010258264A (ja) 2009-04-27 2010-11-11 Toshiba Corp 半導体集積回路装置およびその設計方法
US8183107B2 (en) 2009-05-27 2012-05-22 Globalfoundries Inc. Semiconductor devices with improved local matching and end resistance of RX based resistors
US8173499B2 (en) 2009-06-12 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a gate stack integration of complementary MOS device
US8227307B2 (en) 2009-06-24 2012-07-24 International Business Machines Corporation Method for removing threshold voltage adjusting layer with external acid diffusion process
US8236661B2 (en) 2009-09-28 2012-08-07 International Business Machines Corporation Self-aligned well implant for improving short channel effects control, parasitic capacitance, and junction leakage
US20110079861A1 (en) 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
CN102034865B (zh) 2009-09-30 2012-07-04 中国科学院微电子研究所 半导体器件及其制造方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
EP2309544B1 (en) 2009-10-06 2019-06-12 IMEC vzw Tunnel field effect transistor with improved subthreshold swing
US8552795B2 (en) 2009-10-22 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate bias control circuit for system on chip
WO2011062788A1 (en) 2009-11-17 2011-05-26 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8114761B2 (en) 2009-11-30 2012-02-14 Applied Materials, Inc. Method for doping non-planar transistors
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
TWI404209B (zh) 2009-12-31 2013-08-01 Univ Nat Chiao Tung 高電子遷移率電晶體及其製作方法
US8343818B2 (en) 2010-01-14 2013-01-01 International Business Machines Corporation Method for forming retrograded well for MOSFET
US8697521B2 (en) 2010-01-21 2014-04-15 International Business Machines Corporation Structure and method for making low leakage and low mismatch NMOSFET
US8048810B2 (en) 2010-01-29 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal gate N/P patterning
US8288798B2 (en) 2010-02-10 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Step doping in extensions of III-V family semiconductor devices
US20110212590A1 (en) 2010-02-26 2011-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature implantation method for stressor formation
US8385147B2 (en) 2010-03-30 2013-02-26 Silicon Storage Technology, Inc. Systems and methods of non-volatile memory sensing including selective/differential threshold voltage features
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8176461B1 (en) 2010-05-10 2012-05-08 Xilinx, Inc. Design-specific performance specification based on a yield for programmable integrated circuits
US8201122B2 (en) 2010-05-25 2012-06-12 International Business Machines Corporation Computing resistance sensitivities with respect to geometric parameters of conductors with arbitrary shapes
JP5614877B2 (ja) 2010-05-28 2014-10-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8361872B2 (en) 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
JP2012060016A (ja) 2010-09-10 2012-03-22 Renesas Electronics Corp 半導体装置の評価方法、評価装置、及びシミュレーション方法
US8450169B2 (en) 2010-11-29 2013-05-28 International Business Machines Corporation Replacement metal gate structures providing independent control on work function and gate leakage current
US8466473B2 (en) 2010-12-06 2013-06-18 International Business Machines Corporation Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
US8656339B2 (en) 2010-12-22 2014-02-18 Advanced Micro Devices, Inc. Method for analyzing sensitivity and failure probability of a circuit
US8299562B2 (en) 2011-03-28 2012-10-30 Nanya Technology Corporation Isolation structure and device structure including the same
US8691650B2 (en) * 2011-04-14 2014-04-08 International Business Machines Corporation MOSFET with recessed channel film and abrupt junctions
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583361A (en) * 1991-03-18 1996-12-10 Canon Kabushiki Kaisha Semiconductor device
CN101032009A (zh) * 2004-06-24 2007-09-05 应用材料股份有限公司 用于形成晶体管的方法

Also Published As

Publication number Publication date
KR101811109B1 (ko) 2017-12-20
KR20150056642A (ko) 2015-05-26
US9041126B2 (en) 2015-05-26
US20140084385A1 (en) 2014-03-27
WO2014047026A1 (en) 2014-03-27
CN104662666A (zh) 2015-05-27

Similar Documents

Publication Publication Date Title
CN104662666B (zh) 具有屏蔽层的深耗尽型mos晶体管及其方法
CN103985636B (zh) 调整多阈值电压的FinFET/三栅极沟道掺杂
US9263549B2 (en) Fin-FET transistor with punchthrough barrier and leakage protection regions
CN103053025B (zh) 具有阈值电压设定掺杂剂结构的先进晶体管
CN103238216B (zh) 对改进型晶体管的源/漏延伸控制
US7105413B2 (en) Methods for forming super-steep diffusion region profiles in MOS devices and resulting semiconductor topographies
CN102388447A (zh) 使用l形间隔部之非对称场效晶体管的制造和结构
CN101432859A (zh) 具有埋置应变层和减少的浮体效应的soi晶体管及其形成方法
US20060273391A1 (en) CMOS devices for low power integrated circuits
CN102362344A (zh) 有具逐渐成形构造的嵌入应变引发材料的晶体管
CN105448916B (zh) 晶体管及其形成方法
CN103426768B (zh) 半导体器件制造方法
CN104037083B (zh) 一种半导体器件的制造方法
CN108538911B (zh) 优化的l型隧穿场效应晶体管及其制备方法
US8877619B1 (en) Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
CN102468166B (zh) 晶体管及其制造方法
CN107068682A (zh) 半导体集成电路器件及其制造方法
US9312378B2 (en) Transistor device
CN102468165B (zh) 晶体管及其制造方法
US9299698B2 (en) Semiconductor structure with multiple transistors having various threshold voltages
CN102487084B (zh) Mosfet及其制造方法
CN100468701C (zh) 互补金属氧化物半导体器件的制造方法
KR101252325B1 (ko) 게이트 도핑이 감소한 반도체 구조 및 이를 형성하기 위한방법
CN106548943A (zh) 晶体管及其形成方法
US20060177985A1 (en) Source/drain extension implant process for use with short time anneals

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: MIE FUJITSU SEMICONDUCTOR LIMITED

Free format text: FORMER OWNER: SUVOLTA INC.

Effective date: 20150807

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150807

Address after: Mie, Japan

Applicant after: Triple Fujitsu Semiconductor Co., Ltd.

Address before: American California

Applicant before: Suvolta, Inc.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant